JPS5846438A - ジヨセフソン効果を用いた加算桁上げ信号発生回路 - Google Patents
ジヨセフソン効果を用いた加算桁上げ信号発生回路Info
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- JPS5846438A JPS5846438A JP56145312A JP14531281A JPS5846438A JP S5846438 A JPS5846438 A JP S5846438A JP 56145312 A JP56145312 A JP 56145312A JP 14531281 A JP14531281 A JP 14531281A JP S5846438 A JPS5846438 A JP S5846438A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はジ嘗セフソン効果を用いた論理集積回路に用い
られる加算器の桁上り信号発生回路に関するものである
。
られる加算器の桁上り信号発生回路に関するものである
。
ジ曽セ７ソン接合を用いたスイッチング・ゲート回路は
低消費電力、高速スイッチング特性を有しており、種々
の論理回路、例えば加算器、乗算器等を、該ジ璽セ７ソ
ン接合ゲート回路で構成した場合、極めて高速の演算速
度をもつ集積回路が実現できる可能性がある。％に、演
算回路として最も基本的な回路である加算器の高速化を
図ることは、加算器を組み合わすことで構成される乗算
器の高速化にもつながり、極めて重要である。
低消費電力、高速スイッチング特性を有しており、種々
の論理回路、例えば加算器、乗算器等を、該ジ璽セ７ソ
ン接合ゲート回路で構成した場合、極めて高速の演算速
度をもつ集積回路が実現できる可能性がある。％に、演
算回路として最も基本的な回路である加算器の高速化を
図ることは、加算器を組み合わすことで構成される乗算
器の高速化にもつながり、極めて重要である。
いま、２つのＮビット２進数Ａ （ＡＮ、 ＡＮ−１，
、、。
、、。
Ａ２＋ ＡＩ）およびＢ （ＢＮ＋ＢＮ−１＋・・・Ｂ
２．Ｂ１）の和を作る（２） 加算器を考える◇ 第ｎ番目のビットの和信号ち、桁上げ信号Ｃｎ ＃′１
２進数Ａ、Ｂの第ｎ番目のビットであるＡｎ 、 Ｂｎ
と第ｉ−１番目のビットの桁上げ信号Ｃｎ−１とから生
成される。その論理式は Ｓｎ ＝ ＡｎＢｎＣｎ−１＋ＡｎＢｎＣｎ−１＋Ａｎ
ＢｎＣｎ−１＋ＡｎＢｎＣｎ−１、Ｃｎ −ＡｎＢｎ＋
ＢｎＣｎ−１＋ＡｎＣｎ−１・＝＋＋（１）で表わすこ
とができる。
２．Ｂ１）の和を作る（２） 加算器を考える◇ 第ｎ番目のビットの和信号ち、桁上げ信号Ｃｎ ＃′１
２進数Ａ、Ｂの第ｎ番目のビットであるＡｎ 、 Ｂｎ
と第ｉ−１番目のビットの桁上げ信号Ｃｎ−１とから生
成される。その論理式は Ｓｎ ＝ ＡｎＢｎＣｎ−１＋ＡｎＢｎＣｎ−１＋Ａｎ
ＢｎＣｎ−１＋ＡｎＢｎＣｎ−１、Ｃｎ −ＡｎＢｎ＋
ＢｎＣｎ−１＋ＡｎＣｎ−１・＝＋＋（１）で表わすこ
とができる。
本式かられかるように、該Ｎビット加算器の加算動作時
間は、最悪の場合、第１ビツトで発生した桁上げ信号が
順次、各ビットの出力を決定し、第Ｎビットの和信号Ｓ
Ｎが出るまでの時間となる。
間は、最悪の場合、第１ビツトで発生した桁上げ信号が
順次、各ビットの出力を決定し、第Ｎビットの和信号Ｓ
Ｎが出るまでの時間となる。
従って、桁上げ信号発生回路で、桁上げ信号を発生させ
るに必賛な時間Ｃｆ用いて、上記の最悪の場合の加算動
作時間ｔは近似的にｔ＝Ｎ−τで与えられる。これから
加算器の高速化を図るＫは桁上げ信号発生回路を高速に
することが必須である◇第１図、第２図にジ冒セフソン
接合集積回路による桁上げ信号発生回路の従来例を示す
。第１図（ａ）の桁上げ信号発生回路は入力電流路１０
．１１．１２（３） を流れる入力電流Ｉｃにより、そのジーセフソン電流の
臨界値Ｉｍが制御される単一のジ曹セ７ンン接合ρより
構成されるゲート回路で、インライン・ゲート回路と呼
ばれる。該ゲート回路においては、入力電流Ｉｃが流わ
ていないときのジ曹セフンン電流臨界値Ｉｍ （０）よ
シ少ないゲート電流Ｉｇをジーセフンン接合１３に流し
た後、入力電流■ｃｔ−入力端入力端往路して、ジ習セ
フンン接合１３を零電圧状態から電圧状態に遷移させ、
抵抗１４で終端された出力線路１５にゲート電流Ｉｇ
を出力電流として注入することで、スイッチング・ゲ
ート回路として動作する。
るに必賛な時間Ｃｆ用いて、上記の最悪の場合の加算動
作時間ｔは近似的にｔ＝Ｎ−τで与えられる。これから
加算器の高速化を図るＫは桁上げ信号発生回路を高速に
することが必須である◇第１図、第２図にジ冒セフソン
接合集積回路による桁上げ信号発生回路の従来例を示す
。第１図（ａ）の桁上げ信号発生回路は入力電流路１０
．１１．１２（３） を流れる入力電流Ｉｃにより、そのジーセフソン電流の
臨界値Ｉｍが制御される単一のジ曹セ７ンン接合ρより
構成されるゲート回路で、インライン・ゲート回路と呼
ばれる。該ゲート回路においては、入力電流Ｉｃが流わ
ていないときのジ曹セフンン電流臨界値Ｉｍ （０）よ
シ少ないゲート電流Ｉｇをジーセフンン接合１３に流し
た後、入力電流■ｃｔ−入力端入力端往路して、ジ習セ
フンン接合１３を零電圧状態から電圧状態に遷移させ、
抵抗１４で終端された出力線路１５にゲート電流Ｉｇ
を出力電流として注入することで、スイッチング・ゲ
ート回路として動作する。
第２図（ａ）の桁上げ信号発生回路は同一の臨界電流値
を有する２つのジ曽セフノン接合１６．１７．！：、こ
れらを電気的圧結合するインダクタンス１８とからなる
ループ回路のゲート電流Ｉｇの臨界電流値Ｉｍを、 こ
れと磁気的に結合する入力電流路１９．２０．２１
を流れる入力電流Ｉｃによシ制御することで、前記ジ纏
セフノン接合１６．１７を零電圧状態から電圧状態に遷
移させ、ゲート電流Ｉｇ を抵抗（４） ２２で終端された出力線路２３に出力電流として注入す
るスイッチング・ゲート回路でインターフェロメタ−・
ゲート回路と呼ばわる。本図のインター７エロメター・
ゲート回路においてはゲート電流Ｉｇはインダクタンス
１８のインダクタンス値ｔ−２＋％分する点に供給され
る。
を有する２つのジ曽セフノン接合１６．１７．！：、こ
れらを電気的圧結合するインダクタンス１８とからなる
ループ回路のゲート電流Ｉｇの臨界電流値Ｉｍを、 こ
れと磁気的に結合する入力電流路１９．２０．２１
を流れる入力電流Ｉｃによシ制御することで、前記ジ纏
セフノン接合１６．１７を零電圧状態から電圧状態に遷
移させ、ゲート電流Ｉｇ を抵抗（４） ２２で終端された出力線路２３に出力電流として注入す
るスイッチング・ゲート回路でインターフェロメタ−・
ゲート回路と呼ばわる。本図のインター７エロメター・
ゲート回路においてはゲート電流Ｉｇはインダクタンス
１８のインダクタンス値ｔ−２＋％分する点に供給され
る。
このようなゲート回路においては出力線路１５．２３に
出力電流としてゲート電流Ｉｇが流れている状態を論理
１に、またジ■セフソン接合１３、または１６および１
７が零電圧状態にあり、出力線路１５．２３に出力電流
が流れていない状態を論理０に対応させる。
出力電流としてゲート電流Ｉｇが流れている状態を論理
１に、またジ■セフソン接合１３、または１６および１
７が零電圧状態にあり、出力線路１５．２３に出力電流
が流れていない状態を論理０に対応させる。
第１図（ｂ）、第２図（ｂ） ｕそれぞれ前記インライ
ン・ゲート回路、インターフェロメタ−・ゲート回路の
制御特性を示したもので、縦軸は零電圧状態より電圧状
態に遷移するＩｇ値、横軸Ｆ１ａ本の入力電流路に流れ
る入力電流の総和である。入力信号Ａｎ、 Ｂｎ、 Ｃ
ｎ−ｘ が全て論理０、従って入力電流路にＦ１ａ本
とも入力電流が流れていない状態は図中冴で表わされ、
該ゲート回路は零電圧状態、従っ（：へ て桁上げ信号出力αは論理０となる。入力信号Ａｎ、
Ｂｎ、 Ｃｎ−１のうち一つだけが論理１の状態、即ち
１本だけ、入力電流路に入力電流Ｉｃ１が流れている状
態は図中５で表わさね、同じく桁上げ信号出力Ｃｎは論
理０の状態にある◇入力信号Ａｎ、 Ｂｎ。
ン・ゲート回路、インターフェロメタ−・ゲート回路の
制御特性を示したもので、縦軸は零電圧状態より電圧状
態に遷移するＩｇ値、横軸Ｆ１ａ本の入力電流路に流れ
る入力電流の総和である。入力信号Ａｎ、 Ｂｎ、 Ｃ
ｎ−ｘ が全て論理０、従って入力電流路にＦ１ａ本
とも入力電流が流れていない状態は図中冴で表わされ、
該ゲート回路は零電圧状態、従っ（：へ て桁上げ信号出力αは論理０となる。入力信号Ａｎ、
Ｂｎ、 Ｃｎ−１のうち一つだけが論理１の状態、即ち
１本だけ、入力電流路に入力電流Ｉｃ１が流れている状
態は図中５で表わさね、同じく桁上げ信号出力Ｃｎは論
理０の状態にある◇入力信号Ａｎ、 Ｂｎ。
Ｃｎ −１のうち２つが論理１の状態、及び入力信号Ａ
ｎ、 Ｂｎ、 Ｃｎ−１全てが論理１の状態はそれぞれ
図中２６、２７で表わされ、該ゲート回路は電圧状態に
遷移し、桁上げ信号出力αは論理１の状態となる。
ｎ、 Ｂｎ、 Ｃｎ−１全てが論理１の状態はそれぞれ
図中２６、２７で表わされ、該ゲート回路は電圧状態に
遷移し、桁上げ信号出力αは論理１の状態となる。
以上の説明により、第１図、第２図のゲート回路が前記
（１）式の論理を満たす桁上は信号発生回路と々ってい
ることがわかる。
（１）式の論理を満たす桁上は信号発生回路と々ってい
ることがわかる。
しかしながら第１図のインライン・ゲート回路において
ジ雪セフソン接合１０のジｌセフソン電流臨界値を制御
電流Ｉｃにより制御できるためには、デバイス構造上、
ジ曹セフソン接合を形成する超電導体薄膜、酸化膜の物
質定数から決まるある値以下にジ冒セフソン接合の接合
長さを／」＼さくすることができず、従ってジ箇セフン
ン接合１０の接合容量Ｃと終端抵抗１４の抵抗値ｒから
決まる時定数（６） ｃｒを小さくできないため、高速スイッチング特性を実
現することができない。また集積回路としての集積度を
上けるという点でも不利である。
ジ雪セフソン接合１０のジｌセフソン電流臨界値を制御
電流Ｉｃにより制御できるためには、デバイス構造上、
ジ曹セフソン接合を形成する超電導体薄膜、酸化膜の物
質定数から決まるある値以下にジ冒セフソン接合の接合
長さを／」＼さくすることができず、従ってジ箇セフン
ン接合１０の接合容量Ｃと終端抵抗１４の抵抗値ｒから
決まる時定数（６） ｃｒを小さくできないため、高速スイッチング特性を実
現することができない。また集積回路としての集積度を
上けるという点でも不利である。
第２図のインターフェロメタ−・ゲート回路では上記の
欠点は取り除かわ、ジ・セフンン接合の幾何学的大きさ
をいくらでも小さくできるため、高速スイッチング特性
を実現することができる。
欠点は取り除かわ、ジ・セフンン接合の幾何学的大きさ
をいくらでも小さくできるため、高速スイッチング特性
を実現することができる。
しかしながら、第２図（ｂ）かられかるように制御Ｎ？
性が制御電流Ｉｃに対し、φ。Ａ（ここでＬはインダク
タンス１８のインダクタンス値、φ。は 磁束量子）の
周期で繰り返すため、図中２４．２５の論理状態を該ゲ
ート回路の零電圧状態、２６．２７の論理状態を該ゲー
ト回路の電圧状態に設定するための、デバイス設計上、
およびデバイス製造上のマージンが狭く、かかる制御特
性を有するゲート回路を集積回路として多数個実現する
ことは難しい。さらに該ゲート回路においては、入力電
流路を３本設けねばならないが、デバイス′□構造上各
々の制御電流路とインダクタンス１８との磁気結合度を
同一にすることは難しく、ためにデバイス設計が極め（
７） て複雑になる。本発明の目的は前記従来の欠点を解決せ
しめたジ冒セフソン効果を用いた加算桁上げ信号発生回
路を提供することにある。
性が制御電流Ｉｃに対し、φ。Ａ（ここでＬはインダク
タンス１８のインダクタンス値、φ。は 磁束量子）の
周期で繰り返すため、図中２４．２５の論理状態を該ゲ
ート回路の零電圧状態、２６．２７の論理状態を該ゲー
ト回路の電圧状態に設定するための、デバイス設計上、
およびデバイス製造上のマージンが狭く、かかる制御特
性を有するゲート回路を集積回路として多数個実現する
ことは難しい。さらに該ゲート回路においては、入力電
流路を３本設けねばならないが、デバイス′□構造上各
々の制御電流路とインダクタンス１８との磁気結合度を
同一にすることは難しく、ためにデバイス設計が極め（
７） て複雑になる。本発明の目的は前記従来の欠点を解決せ
しめたジ冒セフソン効果を用いた加算桁上げ信号発生回
路を提供することにある。
本発明によれば、複数個のジーセ７ソン接合とこれらを
電気的に結合するインダクタンスとよシなるループ回路
を流れるゲート電流の臨界値を、これと磁気的に結合す
る２本の入力電流により制御することで、該ループ回路
を零電圧状態から電圧状態に遷移させ、該ループ回路の
り″−ト電流路に接続された出力線路にゲート電流を注
入するゲート回路を複数個用いて構成される集積回路に
おいて第１の入力電流と亀２の入力電流の和の論理演算
を行なう、第１のゲート回路の抵抗終端される出力線路
を流れる電流と第３の入力電流の積の論理演算を行なう
第２のゲート回路の出力線路と、前記第１の入力電流と
第２の入力電流の積の論理演算を行々う第３のケート回
路の出力線路とを抵抗を介して接続し、該抵抗、前記第
２のゲート回路の出力線路、または前記第３のゲート回
路の出力線路のいずれかに、抵抗終端された線路を接続
（８） したことを特徴とするジ謬セ７ソン効果を用いた加算桁
上げ信号発生回路が得られる〇 前記本発明によれば高速で動作するとともに、デバイス
設計上、デバイ２Ｉ！！造上のマージンを大きくとるこ
とができる。
電気的に結合するインダクタンスとよシなるループ回路
を流れるゲート電流の臨界値を、これと磁気的に結合す
る２本の入力電流により制御することで、該ループ回路
を零電圧状態から電圧状態に遷移させ、該ループ回路の
り″−ト電流路に接続された出力線路にゲート電流を注
入するゲート回路を複数個用いて構成される集積回路に
おいて第１の入力電流と亀２の入力電流の和の論理演算
を行なう、第１のゲート回路の抵抗終端される出力線路
を流れる電流と第３の入力電流の積の論理演算を行なう
第２のゲート回路の出力線路と、前記第１の入力電流と
第２の入力電流の積の論理演算を行々う第３のケート回
路の出力線路とを抵抗を介して接続し、該抵抗、前記第
２のゲート回路の出力線路、または前記第３のゲート回
路の出力線路のいずれかに、抵抗終端された線路を接続
（８） したことを特徴とするジ謬セ７ソン効果を用いた加算桁
上げ信号発生回路が得られる〇 前記本発明によれば高速で動作するとともに、デバイス
設計上、デバイ２Ｉ！！造上のマージンを大きくとるこ
とができる。
以下、図面を用いて本発明の説明を行なう〇第３図は本
発明のジ騨セフソン効果を用いた加算桁上げ信号発生回
路の一案施例を示す図面である。
発明のジ騨セフソン効果を用いた加算桁上げ信号発生回
路の一案施例を示す図面である。
それぞわ入力信号Ａれ、 Ｂｎの流わる ２本の線路２
８．２９には積の論理演算を行なうインター７エロメタ
ー・ゲート回路３００入力電流路３１．３２が、続いて
和の論理波、算を行なうインタ−７エロメターーゲート
回路３Ｂの入力電流路３４．３５が順次挿入され、最後
に、終端抵抗３６．３７に接続される。論理Ａｎ＋Ｂｎ
に対応する出力電流の流れる前記インターフェロメター
・ゲート回路３３の出力線路３８は積の論理演算を行な
うインターフェロメタ−・ゲート回路３９の入力電流路
４０が挿入された後、終端抵抗４１に接続される。同時
に１下位のビットからの桁上げ信号Ｃｎ−１の流ねる線
路４２には前記ゲート回路３９の他（９） 蕪の入力電流路４３が挿入された後、終端抵抗４４が接
続される。前記インターフェロメタ−・ゲート回路３０
，３９０出力線路４５．４６は互いに抵抗４７ヲ介して
接続され、さらに抵抗４７にはそれぞれ抵抗４８．４９
で終端された出力線路５０．５１が接続される。本実施
例では動作マージンを考慮し、前記インター７エロメタ
ー・ゲート回路３３には、第４図（ａ） Ｋ示す３個の
ジーセフソン接合からなるインターフ凰ロメター・ゲー
ト回路が用いられ、前記インター７エロメター・ゲート
回路３０および３９には第５図（ａ）に示す２個のジ鞠
セフソン接合からなるインター７エロメター・ゲート回
路が用いらｈる。
８．２９には積の論理演算を行なうインター７エロメタ
ー・ゲート回路３００入力電流路３１．３２が、続いて
和の論理波、算を行なうインタ−７エロメターーゲート
回路３Ｂの入力電流路３４．３５が順次挿入され、最後
に、終端抵抗３６．３７に接続される。論理Ａｎ＋Ｂｎ
に対応する出力電流の流れる前記インターフェロメター
・ゲート回路３３の出力線路３８は積の論理演算を行な
うインターフェロメタ−・ゲート回路３９の入力電流路
４０が挿入された後、終端抵抗４１に接続される。同時
に１下位のビットからの桁上げ信号Ｃｎ−１の流ねる線
路４２には前記ゲート回路３９の他（９） 蕪の入力電流路４３が挿入された後、終端抵抗４４が接
続される。前記インターフェロメタ−・ゲート回路３０
，３９０出力線路４５．４６は互いに抵抗４７ヲ介して
接続され、さらに抵抗４７にはそれぞれ抵抗４８．４９
で終端された出力線路５０．５１が接続される。本実施
例では動作マージンを考慮し、前記インター７エロメタ
ー・ゲート回路３３には、第４図（ａ） Ｋ示す３個の
ジーセフソン接合からなるインターフ凰ロメター・ゲー
ト回路が用いられ、前記インター７エロメター・ゲート
回路３０および３９には第５図（ａ）に示す２個のジ鞠
セフソン接合からなるインター７エロメター・ゲート回
路が用いらｈる。
第４図（ｂ）は前記インター７エロメター・ゲート回路
３３０制御特性を示したものである。該ゲート回路には
ゲート電流１ｇｘが流されている。入力信号Ａｎ、 Ｂ
ｎが ともに論理０の状態、即ち２本の入力電流路５２
．５３ともに入力電流が流れていない状態は図中５４で
表わされ、該ゲート回路は零電圧状態にあり、出力線路
５５には出力電流は流れていない。入力信号Ａｎ、 Ｂ
ｎのうち、どちらかが論理１の（１０） 状態、即ち入力電流路５２．５３のどちらかに入力電流
Ｉｃｘが流れている状態は図中５６で、またＡｎ、ｕｎ
とも論理１の状態のときは図中５７で表わさね、ともに
該ケート回路は電圧状態にあり、出力線路５４に出力電
流が流引込む。
３３０制御特性を示したものである。該ゲート回路には
ゲート電流１ｇｘが流されている。入力信号Ａｎ、 Ｂ
ｎが ともに論理０の状態、即ち２本の入力電流路５２
．５３ともに入力電流が流れていない状態は図中５４で
表わされ、該ゲート回路は零電圧状態にあり、出力線路
５５には出力電流は流れていない。入力信号Ａｎ、 Ｂ
ｎのうち、どちらかが論理１の（１０） 状態、即ち入力電流路５２．５３のどちらかに入力電流
Ｉｃｘが流れている状態は図中５６で、またＡｎ、ｕｎ
とも論理１の状態のときは図中５７で表わさね、ともに
該ケート回路は電圧状態にあり、出力線路５４に出力電
流が流引込む。
第５図（ｂ）はインターフェロメタ−・ゲート回路３０
．３９０制御特性を示したものである。該ゲート回路に
はゲート電流１ｇ１が流されている。入力信号Ａｎ、
Ｂｎがともに論理０の状態は図中５８で、また入力信％
ｔＡｎｌ Ｂｎのうちどちらか一方が論理１の状態は図
中５９で表わされ、ともに、該ゲート回路はｖｒ電圧状
態にあり、出力線路６０には出力電流は流れていない。
．３９０制御特性を示したものである。該ゲート回路に
はゲート電流１ｇ１が流されている。入力信号Ａｎ、
Ｂｎがともに論理０の状態は図中５８で、また入力信％
ｔＡｎｌ Ｂｎのうちどちらか一方が論理１の状態は図
中５９で表わされ、ともに、該ゲート回路はｖｒ電圧状
態にあり、出力線路６０には出力電流は流れていない。
入力信号Ａｎ、 Ｂｎが ともに論理１の状態は図中６
１で表わされ、該ゲート回路は電圧状態にあり、出力線
路６０にゲート電流１ｇ１が出力電流として流れ込む。
１で表わされ、該ゲート回路は電圧状態にあり、出力線
路６０にゲート電流１ｇ１が出力電流として流れ込む。
第３図の桁上は信号発生回路においては、前記インター
７エロメター・ゲート回路３０の出力細路４Ｂｌｃは入
力信号Ａｎ、 Ｂｎの積の信号Ａｎ、 Ｂｎが流れる。
７エロメター・ゲート回路３０の出力細路４Ｂｌｃは入
力信号Ａｎ、 Ｂｎの積の信号Ａｎ、 Ｂｎが流れる。
また前記インターフェロメタ−・ゲート回路３３の出力
線路３ｆＶｃは入力信号Ａｎ、 Ｂｎ の和の信号Ａ
ｎ ＋ Ｂｎが流され、これが前記インター７エロメタ
ー・ゲート回路３９０入力信号となる。
線路３ｆＶｃは入力信号Ａｎ、 Ｂｎ の和の信号Ａ
ｎ ＋ Ｂｎが流され、これが前記インター７エロメタ
ー・ゲート回路３９０入力信号となる。
該インタ−７エロメター０ゲート回路３９の他の入力信
号は下位ビットからの桁上げ信号Ｃｎ−１であるので、
出力線路４５には（Ａｎ 十Ｂｎ ）・Ｃｎ−ｔの出力
電流が流わることになる。ここで出力線路４４．４５を
結ぶ抵抗４７が前記終端抵抗４８．４９よりも十分小さ
な抵抗値をもつように設計しておけは、前記ゲート回路
３０．３９のどちらか一方が電圧状態に遷移した場合、
出力電流は前記抵抗４７を通り、もう一方のゲート回路
に注入され、そのゲート回路を電圧状態に遷移させる。
号は下位ビットからの桁上げ信号Ｃｎ−１であるので、
出力線路４５には（Ａｎ 十Ｂｎ ）・Ｃｎ−ｔの出力
電流が流わることになる。ここで出力線路４４．４５を
結ぶ抵抗４７が前記終端抵抗４８．４９よりも十分小さ
な抵抗値をもつように設計しておけは、前記ゲート回路
３０．３９のどちらか一方が電圧状態に遷移した場合、
出力電流は前記抵抗４７を通り、もう一方のゲート回路
に注入され、そのゲート回路を電圧状態に遷移させる。
このとき一方のゲート回路、例えばゲート回路３０が電
圧状態に遷移するときはＡｎ φＢｎ ＝ １のとき、
即ちＡｎ −１、Ｂｎ ＝１ の入力状態のときであ
る。従って他方のゲート回路３９０入力線路を流れる入
力信号Ａｎ ＋ Ｂｎは論理１となり、ゲート回路３９
で祉入力電流路４０に入力電流が流れている状態にある
。また逆にゲート回路３９が電圧状態に遷移するときは
Ａｎ ＋ Ｂｎ ＝１．Ｃｎ−ｘ ” １の入力状態の
ときなので、他方のゲート回路３ｏの入力電流路を流れ
る入力信号Ａｎ、 Ｂｎはどちらかが論理１となり、ゲ
ート回路３０ではどちらか１本の入力電流路に入力電流
の流れて−る状態にある。
圧状態に遷移するときはＡｎ φＢｎ ＝ １のとき、
即ちＡｎ −１、Ｂｎ ＝１ の入力状態のときであ
る。従って他方のゲート回路３９０入力線路を流れる入
力信号Ａｎ ＋ Ｂｎは論理１となり、ゲート回路３９
で祉入力電流路４０に入力電流が流れている状態にある
。また逆にゲート回路３９が電圧状態に遷移するときは
Ａｎ ＋ Ｂｎ ＝１．Ｃｎ−ｘ ” １の入力状態の
ときなので、他方のゲート回路３ｏの入力電流路を流れ
る入力信号Ａｎ、 Ｂｎはどちらかが論理１となり、ゲ
ート回路３０ではどちらか１本の入力電流路に入力電流
の流れて−る状態にある。
従って前記抵抗４７を通してゲート電流の注入されるゲ
ート回路の動作点は第５図（ｂ）の６２で表わされる状
態となる。上記の説明により同図６３に示す状態への遷
移はあり得ないので、該ゲート回路の、抵抗４７を通し
て注入されるゲート電流に対する感度を大きく取ること
が可能で、動作マージンが広く、高速動作の可能なゲー
ト回路が実現できる。
ート回路の動作点は第５図（ｂ）の６２で表わされる状
態となる。上記の説明により同図６３に示す状態への遷
移はあり得ないので、該ゲート回路の、抵抗４７を通し
て注入されるゲート電流に対する感度を大きく取ること
が可能で、動作マージンが広く、高速動作の可能なゲー
ト回路が実現できる。
上記の動作の結果、前記ゲート回路３０，３９の両方の
ゲート電流Ｉｇｌが出力線路５０％５１を通って、終端
抵抗４８．４９に流れることくなる０従って線路５０．
５１ Ｋ現われる出力信号は前記出力線路４５、およ
び４６に現われる出力信号の和である（Ａｎ ＋ Ｂｎ
）・Ｃｎ−１十Ａｎ−Ｂｎ となり、これで前記（１
）弐に示す桁上り′信号Ｃｎが得られたことくなる。
ゲート電流Ｉｇｌが出力線路５０％５１を通って、終端
抵抗４８．４９に流れることくなる０従って線路５０．
５１ Ｋ現われる出力信号は前記出力線路４５、およ
び４６に現われる出力信号の和である（Ａｎ ＋ Ｂｎ
）・Ｃｎ−１十Ａｎ−Ｂｎ となり、これで前記（１
）弐に示す桁上り′信号Ｃｎが得られたことくなる。
本実施例のジ謬セフンン効果を用いた加算桁上げ信号発
生回路が高速動作可能な理由は以下の如（１３） 〈である。
生回路が高速動作可能な理由は以下の如（１３） 〈である。
（１） ジ嘗セ７ンン接合の幾伺学的大きさに制限の
ないインターフェロメタ−・ゲート回路が用いられるた
め、小さな接合面積を有するジ曽セフソン接合を形成す
る技術の許すかぎりの高速化が可能である。
ないインターフェロメタ−・ゲート回路が用いられるた
め、小さな接合面積を有するジ曽セフソン接合を形成す
る技術の許すかぎりの高速化が可能である。
（２）下位ビットからの桁上げ信号Ｃｎ−ｘを待りて桁
上げ信号Ｃｎを発生する場合、前記インターフェロメタ
−・ゲート回路３０．３９が終端抵抗４８．４９よりも
十分小さな抵抗値をもつ前記抵抗４７を介して直接電流
を注入する形で接続されているため、前記ゲート回路３
９が電圧状態に遷移し、続いて前記ゲート回路３０１に
電圧状態に遷移させ、出力線路５０．５１に桁上は信号
の出力Ｃｎが現われるＩＣ５！’する時間は、２ゲ一ト
分の構成にもかかわらす、施んど１ゲ一ト分の時間遅れ
しか要しない。
上げ信号Ｃｎを発生する場合、前記インターフェロメタ
−・ゲート回路３０．３９が終端抵抗４８．４９よりも
十分小さな抵抗値をもつ前記抵抗４７を介して直接電流
を注入する形で接続されているため、前記ゲート回路３
９が電圧状態に遷移し、続いて前記ゲート回路３０１に
電圧状態に遷移させ、出力線路５０．５１に桁上は信号
の出力Ｃｎが現われるＩＣ５！’する時間は、２ゲ一ト
分の構成にもかかわらす、施んど１ゲ一ト分の時間遅れ
しか要しない。
（３）桁上げ信号Ｃｎｔ−発生させるに必要な下位ビッ
トからの入力信号Ｃｎ−１は、前記ゲート回路３９０入
力信号にカっているだけなのでファン・アラ（霜 ト・遅延がなく、下位ビットから上位ビットへ高速に桁
上は信号が伝播していく。
トからの入力信号Ｃｎ−１は、前記ゲート回路３９０入
力信号にカっているだけなのでファン・アラ（霜 ト・遅延がなく、下位ビットから上位ビットへ高速に桁
上は信号が伝播していく。
（４）前記ゲート回路３０．３９の出力線路が前記抵抗
４７で結はね、そこから桁上げ信号Ｃｎを取り出してい
るため、出力線Ｆ６５０．５１を並列に設けることがで
き、−万の出力線路をより上位のビットのための桁上げ
信号発生に、もう一方の出力線路を前記（１）式の和信
号Ｓｎを発生はせるために使えるため、桁上げ信号Ｃｎ
発生後、ファン・アウト遅延なく、和信号Ｓｎを発生き
せることができる。
４７で結はね、そこから桁上げ信号Ｃｎを取り出してい
るため、出力線Ｆ６５０．５１を並列に設けることがで
き、−万の出力線路をより上位のビットのための桁上げ
信号発生に、もう一方の出力線路を前記（１）式の和信
号Ｓｎを発生はせるために使えるため、桁上げ信号Ｃｎ
発生後、ファン・アウト遅延なく、和信号Ｓｎを発生き
せることができる。
また、本実施例でＶユ、第２図の従来例と異な９２人力
のインターフェロメタ−・ゲート回路を使用しているた
め、デバイス設計上、デバイス製造上のマージンが広く
とＪｌ、また各々の入力線路とループ回路のインダクタ
ンスの磁気結合度を同一にすることができるため、設計
が容易である。
のインターフェロメタ−・ゲート回路を使用しているた
め、デバイス設計上、デバイス製造上のマージンが広く
とＪｌ、また各々の入力線路とループ回路のインダクタ
ンスの磁気結合度を同一にすることができるため、設計
が容易である。
なお、本実施例においては、ケート回路３３には３個の
ジ胃セフイン接合を用いたインター７エロメター・ゲー
ト回路を、ゲート回路３０．３９１Ｃは２個のシラセフ
ノン接合よりなるインター７エロメター・ゲート回路を
用いたが、これに限るものではなく、ゲート回路には任
意の複数個のジ簾セフソン接合よりなるインター７エロ
メター・ゲート回路を用いてよい。
ジ胃セフイン接合を用いたインター７エロメター・ゲー
ト回路を、ゲート回路３０．３９１Ｃは２個のシラセフ
ノン接合よりなるインター７エロメター・ゲート回路を
用いたが、これに限るものではなく、ゲート回路には任
意の複数個のジ簾セフソン接合よりなるインター７エロ
メター・ゲート回路を用いてよい。
第１図はインライン・ゲート回路を用いた従来のジ菫セ
フソン効果を用いた加算桁上げ信号発生回路で、（ａ）
は回路図、（ｂ）は該ゲート回路の制御特性を示す。 第２図はインターフェロメタ−・ゲート回路を用いた従
来のジ１セ７ソン効果を用いた加算桁上げ信号発生回路
で（ａ）は回路図、（ｂ）は該ゲート１征路の制御の特
性を示す。 第３図は本発明のジ謬セフンン効果を用いた加算桁上げ
信号発生回路の一実施例を示したものである。 第４図および第５図は第３図の実施例に用いらねるイン
ターフェロメタ−・ゲート回路を説明するための図で、
そわぞれ（＆）は回路図、（ｂ）は核ゲート回路の制御
特性を示す。 図において、１０．１１ 、１２．１９．２０ ％ ２
１．３１．３２５４．５５．６０は出力線路、３０．３
３．３（１はインターフェロメタ−・ゲート回路、４８
．４９は終端抵抗を示す。 代理人弁理士内 原 晋 （１７） 第１図 （ｂ） 第２図 （（１） （ｂ） 第 ３ 図 第４図 ＜ａ＞ Ｃｂ） 第５図 （（１） （ｂ）
フソン効果を用いた加算桁上げ信号発生回路で、（ａ）
は回路図、（ｂ）は該ゲート回路の制御特性を示す。 第２図はインターフェロメタ−・ゲート回路を用いた従
来のジ１セ７ソン効果を用いた加算桁上げ信号発生回路
で（ａ）は回路図、（ｂ）は該ゲート１征路の制御の特
性を示す。 第３図は本発明のジ謬セフンン効果を用いた加算桁上げ
信号発生回路の一実施例を示したものである。 第４図および第５図は第３図の実施例に用いらねるイン
ターフェロメタ−・ゲート回路を説明するための図で、
そわぞれ（＆）は回路図、（ｂ）は核ゲート回路の制御
特性を示す。 図において、１０．１１ 、１２．１９．２０ ％ ２
１．３１．３２５４．５５．６０は出力線路、３０．３
３．３（１はインターフェロメタ−・ゲート回路、４８
．４９は終端抵抗を示す。 代理人弁理士内 原 晋 （１７） 第１図 （ｂ） 第２図 （（１） （ｂ） 第 ３ 図 第４図 ＜ａ＞ Ｃｂ） 第５図 （（１） （ｂ）
Claims (1)
- 【特許請求の範囲】 複数個のジ■セ７ソン接合と、これら全電気的に結合す
るインダクタンスとよシなるループ回路を流れるゲート
電流の臨界値を、これと磁気的に結合する２本の入力電
流によｐ制御することで、該ループ回路を零電圧状態か
ら電圧状態に遷移させ、該ループ回路のゲート電流路に
接続された出力線路にゲート電流を注入するゲート回路
を複数個用いて構成される集積回路において、第１の入
力電流と第２の入力電流の和の論理演算を行なう第１の
ゲート回路の抵抗終端される出力線路を流れる電流と第
３の入力電流の積の論理演算を行なう第２のゲート回路
の出力線路と、前記第１の入力電流と前記第２の入力電
流の積の論理演算を行なう第３のゲート回路の出力線路
とを、抵抗を介（１） して接続し、骸抵抗、前記第２のゲート回路の出力線路
、または前記第３のゲート回路の出力線路のいずれかに
、抵抗終端された出力線路を接続したことｆ％徴とする
加算桁上げ信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145312A JPS5846438A (ja) | 1981-09-14 | 1981-09-14 | ジヨセフソン効果を用いた加算桁上げ信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145312A JPS5846438A (ja) | 1981-09-14 | 1981-09-14 | ジヨセフソン効果を用いた加算桁上げ信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846438A true JPS5846438A (ja) | 1983-03-17 |
| JPH0211928B2 JPH0211928B2 (ja) | 1990-03-16 |
Family
ID=15382237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145312A Granted JPS5846438A (ja) | 1981-09-14 | 1981-09-14 | ジヨセフソン効果を用いた加算桁上げ信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079825A (ja) * | 1983-10-07 | 1985-05-07 | Agency Of Ind Science & Technol | 超電導和信号発生回路およびそれを用いた超電導演算回路 |
-
1981
- 1981-09-14 JP JP56145312A patent/JPS5846438A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079825A (ja) * | 1983-10-07 | 1985-05-07 | Agency Of Ind Science & Technol | 超電導和信号発生回路およびそれを用いた超電導演算回路 |
| JPH0315208B2 (ja) * | 1983-10-07 | 1991-02-28 | Kogyo Gijutsuin |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0211928B2 (ja) | 1990-03-16 |
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