JPH0646516B2 - ジヨセフソン素子を用いたデコ−ダ回路 - Google Patents
ジヨセフソン素子を用いたデコ−ダ回路Info
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- JPH0646516B2 JPH0646516B2 JP58181995A JP18199583A JPH0646516B2 JP H0646516 B2 JPH0646516 B2 JP H0646516B2 JP 58181995 A JP58181995 A JP 58181995A JP 18199583 A JP18199583 A JP 18199583A JP H0646516 B2 JPH0646516 B2 JP H0646516B2
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
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- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 （１）発明の技術分野 本発明はジョセフソン集積回路に係り、特にメモリ回路
で用いられるデコーダ回路に関する。
で用いられるデコーダ回路に関する。
（２）技術の背景 コンピュータを高速、小型化するための将来性のある素
子として、ジョセフソン素子が注目されている。ジョセ
フソン素子のスイッチング速度は現在の超高速コンピュ
ータに用いられているトランジスタに比べて１桁以上短
く、また消費電力は約1000分の1 であり、さらに、ジョ
セフソン素子とともに用いられる超電導伝送線路は1012
Hz付近までほとんど無損失であるという非常に優れた性
能を有しており、ジョセフソン素子を用いたコンピュー
タの開発が有望視されている。
子として、ジョセフソン素子が注目されている。ジョセ
フソン素子のスイッチング速度は現在の超高速コンピュ
ータに用いられているトランジスタに比べて１桁以上短
く、また消費電力は約1000分の1 であり、さらに、ジョ
セフソン素子とともに用いられる超電導伝送線路は1012
Hz付近までほとんど無損失であるという非常に優れた性
能を有しており、ジョセフソン素子を用いたコンピュー
タの開発が有望視されている。
ジョセフソン素子は極低温における超電導現象を利用し
た素子であり、2 つの超電導金属が薄い（1 〜3nm 厚）
絶縁膜をはさんだジョセフソン接合によって構成されて
いる。第1 図(a)はジョセフソン素子を表わすシンボル
であり、超電導金属1 及び2 が3 の部分でジョセフソン
接合されていることを表わす。第１図(b)はジョセフソ
ン素子の電流−電圧特性を表わした図である。極低温
（液体ヘリウム温度）においてジョセフソン接合を流れ
る電流が小さいと、電子は超電導電子対（クーパー対と
いう）として接合をトンネル効果によってトンネルし接
合部分には電圧降下を生じない（同図４）。電流がある
臨界値Ｉｃを越えるとクーパー対による電流以外に、ク
ーパー対が壊れて別々になった電子によるトンネル電流
も流れる。こちらの電流はトンネルする際に有限な電圧
降下を必要とするので、接合部分にはギャップ電圧と呼
ばれる電圧Ｖｇ（数mV）が発生する。一度電圧が発生す
るとその後は電流を減らしてもほぼＶｇの値の電圧が発
生した状態が保たれる（同図５）。電流値がある値Ｉmi
n を下まわると電圧は零にもどる。この値Ｉmin はジョ
セフソン接合に並列に接続された抵抗値によって決り、
抵抗がない場合はＩmin の値は零に近い値となる。次に
第２図(a)はジョセフソン素子にスイッチング動作をも
たせたもののシンボルである。これはジョセフソン接合
6 の近傍に超電導線7 を配置したものである。今超電導
線8 〜9 間に第１図(b)の臨界電流Ic以下の電流を流し
た状態で、超電導線7 に電流を流すとこの電流によって
発生した磁界の影響によって、臨界電流値Ｉｃが下がり
電圧状態（第１図(b)５）にスイッチする。零電圧状態
（第１図(b)４）にもどすためには、超電導線８〜９間
に流れる電流値をＩmin 以下にすればよい。この素子を
論理素子として用いる場合には、接合6 （第２図(a)）
に電圧が発生している状態（電圧状態）と発生していな
い状態（零電圧状態）を2 進数の“１”と“０”に対応
させることによって実現できる。第２図(a)はインライ
ンゲートと呼ばれるが、第２図(b)は磁界結合型ゲート
と呼ばれる素子のシンボルで動作は同図(a)のインライ
ンゲートとほぼ同じ（対応関係は６−１０，８，９−１
１，１２，７−１３）であるが、インラインゲートに比
べて設計の融通性があり、スイッチング速度が速く、動
作マージンが大きいなどの特徴を持つ。
た素子であり、2 つの超電導金属が薄い（1 〜3nm 厚）
絶縁膜をはさんだジョセフソン接合によって構成されて
いる。第1 図(a)はジョセフソン素子を表わすシンボル
であり、超電導金属1 及び2 が3 の部分でジョセフソン
接合されていることを表わす。第１図(b)はジョセフソ
ン素子の電流−電圧特性を表わした図である。極低温
（液体ヘリウム温度）においてジョセフソン接合を流れ
る電流が小さいと、電子は超電導電子対（クーパー対と
いう）として接合をトンネル効果によってトンネルし接
合部分には電圧降下を生じない（同図４）。電流がある
臨界値Ｉｃを越えるとクーパー対による電流以外に、ク
ーパー対が壊れて別々になった電子によるトンネル電流
も流れる。こちらの電流はトンネルする際に有限な電圧
降下を必要とするので、接合部分にはギャップ電圧と呼
ばれる電圧Ｖｇ（数mV）が発生する。一度電圧が発生す
るとその後は電流を減らしてもほぼＶｇの値の電圧が発
生した状態が保たれる（同図５）。電流値がある値Ｉmi
n を下まわると電圧は零にもどる。この値Ｉmin はジョ
セフソン接合に並列に接続された抵抗値によって決り、
抵抗がない場合はＩmin の値は零に近い値となる。次に
第２図(a)はジョセフソン素子にスイッチング動作をも
たせたもののシンボルである。これはジョセフソン接合
6 の近傍に超電導線7 を配置したものである。今超電導
線8 〜9 間に第１図(b)の臨界電流Ic以下の電流を流し
た状態で、超電導線7 に電流を流すとこの電流によって
発生した磁界の影響によって、臨界電流値Ｉｃが下がり
電圧状態（第１図(b)５）にスイッチする。零電圧状態
（第１図(b)４）にもどすためには、超電導線８〜９間
に流れる電流値をＩmin 以下にすればよい。この素子を
論理素子として用いる場合には、接合6 （第２図(a)）
に電圧が発生している状態（電圧状態）と発生していな
い状態（零電圧状態）を2 進数の“１”と“０”に対応
させることによって実現できる。第２図(a)はインライ
ンゲートと呼ばれるが、第２図(b)は磁界結合型ゲート
と呼ばれる素子のシンボルで動作は同図(a)のインライ
ンゲートとほぼ同じ（対応関係は６−１０，８，９−１
１，１２，７−１３）であるが、インラインゲートに比
べて設計の融通性があり、スイッチング速度が速く、動
作マージンが大きいなどの特徴を持つ。
以上ジョセフソン素子について簡単に説明をしたが、詳
しくは電子通信学会誌1981年5 月号〜9 月号の 507頁〜
965頁などに述べられている。
しくは電子通信学会誌1981年5 月号〜9 月号の 507頁〜
965頁などに述べられている。
（３）従来技術と問題点 このようなジョセフソン素子を用いてコンピュータの各
素子を構成することが可能である。この中で特にメモリ
は超電導線で作られたループに永久電流という形で情報
を蓄えることを特徴とし、このループを格子状に構成す
ることによって大容量メモリを実現できる。この場合の
永久電流の出し入れはジョセフソン素子によって行なう
が、永久電流を用いているためほとんど電力を消費しな
いという大きな特徴を持つ。このようなメモリ回路を構
成するためにはアドレス指定のためのデコーダ回路が必
要である。
素子を構成することが可能である。この中で特にメモリ
は超電導線で作られたループに永久電流という形で情報
を蓄えることを特徴とし、このループを格子状に構成す
ることによって大容量メモリを実現できる。この場合の
永久電流の出し入れはジョセフソン素子によって行なう
が、永久電流を用いているためほとんど電力を消費しな
いという大きな特徴を持つ。このようなメモリ回路を構
成するためにはアドレス指定のためのデコーダ回路が必
要である。
第３図は従来提案されたデコーダ回路のうち、ツリーデ
コーダと呼ばれるものである。同図の場合２ビット信号
（Ａ１，Ａ２）でデコーダループｌ１〜ｌ４を選択する
例であり、１組の（Ａ１，Ａ２）が定まるとｌ１〜ｌ４
の１つの枝にだけ電流が流れるようになっている。
ＪＳ，ＪＲ及びＪ１〜Ｊ６はインライン形ジョセフソン
ゲートである。いま端子１４と１５の間にバイアス電流
ＩBIASを流した状態でＪＳにセット電流ＩＳを流す。Ｊ
Ｓは電圧状態へスイッチし、電流はほとんどＪＲを含む
ループへ流れる。それによってＪＳにはほとんど電流が
流れなくなりその値がＩmin に等しくなったとろでＪＳ
はすぐに零電圧状態へリセットされる。（以上第１図
(b)参照）。その結果ＪＳには電流はＩmin だけしか流
れず、大部分はＪＲを含むループを通って流れる。ここ
でデコードアドレス信号が例えばＡ１＝１，Ａ２＝０，
（１＝０，２＝１）と与えられると、Ｊ１，Ｊ４，
Ｊ６がスイッチするため、電流はほとんどＪＲ，Ｊ２，
Ｊ５によって、デコーダループｌ３が選択される。この
ようにＡ１，Ａ２，１，２に接続されているゲート
のうち“１”が与えられたゲートのみスイッチすること
によって、デコーダループｌ１〜ｌ４の１つが選択され
るようになっている。しかしこのようなデコーダの場合
各ゲートの接合容量とデコーダループｌ１〜ｌ４のイン
ダクタンスとの共振が生じやすく応答速度が遅くなり、
これを防ぐためにダンピング抵抗ｒを図のように挿入す
ると、分枝点で選ばれていないループにも大きな電流が
流れてしまい（第１図(b)のＩmin が大きくなってしま
う），電流の選択比が小さくなってしまうという問題が
あった。
コーダと呼ばれるものである。同図の場合２ビット信号
（Ａ１，Ａ２）でデコーダループｌ１〜ｌ４を選択する
例であり、１組の（Ａ１，Ａ２）が定まるとｌ１〜ｌ４
の１つの枝にだけ電流が流れるようになっている。
ＪＳ，ＪＲ及びＪ１〜Ｊ６はインライン形ジョセフソン
ゲートである。いま端子１４と１５の間にバイアス電流
ＩBIASを流した状態でＪＳにセット電流ＩＳを流す。Ｊ
Ｓは電圧状態へスイッチし、電流はほとんどＪＲを含む
ループへ流れる。それによってＪＳにはほとんど電流が
流れなくなりその値がＩmin に等しくなったとろでＪＳ
はすぐに零電圧状態へリセットされる。（以上第１図
(b)参照）。その結果ＪＳには電流はＩmin だけしか流
れず、大部分はＪＲを含むループを通って流れる。ここ
でデコードアドレス信号が例えばＡ１＝１，Ａ２＝０，
（１＝０，２＝１）と与えられると、Ｊ１，Ｊ４，
Ｊ６がスイッチするため、電流はほとんどＪＲ，Ｊ２，
Ｊ５によって、デコーダループｌ３が選択される。この
ようにＡ１，Ａ２，１，２に接続されているゲート
のうち“１”が与えられたゲートのみスイッチすること
によって、デコーダループｌ１〜ｌ４の１つが選択され
るようになっている。しかしこのようなデコーダの場合
各ゲートの接合容量とデコーダループｌ１〜ｌ４のイン
ダクタンスとの共振が生じやすく応答速度が遅くなり、
これを防ぐためにダンピング抵抗ｒを図のように挿入す
ると、分枝点で選ばれていないループにも大きな電流が
流れてしまい（第１図(b)のＩmin が大きくなってしま
う），電流の選択比が小さくなってしまうという問題が
あった。
第４図は上記ツリーデコーダの欠点を改良したループデ
コーダの回路構成図である。ＧＳ１〜ＧＳ４，ＧＤ１〜
ＧＤ６及びＧＲ１〜ＧＲ４は磁界結合型ゲートである。
今端子１６と１７の間にバイアス電流ＩBIASを流した状
態でアドレス信号を例えばＡ１＝１，Ａ２＝０とする。
これによりセットゲートＧＳ１とＧＳ４がスイッチし、
電流はデコーダゲートＧＤ１，ＧＤ３を通るループ及び
ＧＤ６を通るループを流れる。これによりまず特定のア
ドレスループが選択される。このアドレスループは、例
えばＧＤ１，ＧＤ３を含むループの場合、ＧＳ１を含む
ループかＧＤ１，ＧＤ３を含むループかのどちらか片方
に電流が流れる電流フリップフロップとなっている。そ
の後デコーディング開始パルスＩＰによりＧＤ６がスイ
ッチし，ＧＤ３，ＧＤ４を含むデコーディングループに
電流が流れ、電流の流れているゲートＧＤ３のみがスイ
ッチし、デコーダループｌ３に電流が流れる。デコーデ
ィング終了後はリセット電流ＩＲを流すことによってＧ
Ｒ１〜ＧＲ４がスイッチし、それによって初期状態にも
どる。以上のようにすることによってアドレスループは
１段ですむため応答速度は速くなるが、リセットのため
の信号が必要であり、デコーダの数段が増すと回路が複
雑になり、さらに抵抗を多く用いているため消費電力が
大きいという問題点があった。
コーダの回路構成図である。ＧＳ１〜ＧＳ４，ＧＤ１〜
ＧＤ６及びＧＲ１〜ＧＲ４は磁界結合型ゲートである。
今端子１６と１７の間にバイアス電流ＩBIASを流した状
態でアドレス信号を例えばＡ１＝１，Ａ２＝０とする。
これによりセットゲートＧＳ１とＧＳ４がスイッチし、
電流はデコーダゲートＧＤ１，ＧＤ３を通るループ及び
ＧＤ６を通るループを流れる。これによりまず特定のア
ドレスループが選択される。このアドレスループは、例
えばＧＤ１，ＧＤ３を含むループの場合、ＧＳ１を含む
ループかＧＤ１，ＧＤ３を含むループかのどちらか片方
に電流が流れる電流フリップフロップとなっている。そ
の後デコーディング開始パルスＩＰによりＧＤ６がスイ
ッチし，ＧＤ３，ＧＤ４を含むデコーディングループに
電流が流れ、電流の流れているゲートＧＤ３のみがスイ
ッチし、デコーダループｌ３に電流が流れる。デコーデ
ィング終了後はリセット電流ＩＲを流すことによってＧ
Ｒ１〜ＧＲ４がスイッチし、それによって初期状態にも
どる。以上のようにすることによってアドレスループは
１段ですむため応答速度は速くなるが、リセットのため
の信号が必要であり、デコーダの数段が増すと回路が複
雑になり、さらに抵抗を多く用いているため消費電力が
大きいという問題点があった。
（４）発明の目的 本発明の目的は上記問題を解決するために電流フリップ
フロップの２つの分枝では真と補が得られることを利用
し、アドレス信号の多入力ＮＲを取ることによるデコ
ーダ回路を提供するにある。
フロップの２つの分枝では真と補が得られることを利用
し、アドレス信号の多入力ＮＲを取ることによるデコ
ーダ回路を提供するにある。
（５）発明の構成 そしてこの目的は本発明によれば、バイアス線
（ＩBIAS）に直列に接続された複数の第１のジョセフソ
ン素子（Ｑsi）と、該第１のジョセフソン素子の各々に
共通に磁界結合され、該第１のジョセフソン素子の超電
導状態と電圧状態を制御するセット信号線（Ｉset）
と、該第１のジョセフソン素子の各々に対して前記バイ
アス線（ＩBIAS）と並列に接続された複数の第２のジョ
セフソン素子（Ｑoi）と、該第２のジョセフソン素子の
各々に共通に磁界結合されたスタート信号線
（ＩSTART）と、前記第２のジョセフソン素子の各々に
対して前記バイアス線（ＩBIAS）と直列に接続され、複
数のアドレス線に入力された信号に基づいて、選択され
た前記複数の第２のジョセフソン素子と、選択されない
前記第２のジョセフソン素子に対応する前記第１のジョ
セフソン素子にバイアス電流を供給するデコード部（Ｑ
Ai，ＱBi）と、前記第２のジョセフソン素子の各々に対
して前記バイアス線（ＩBIAS）と並列に接続され、選択
された前記第２のジョセフソン素子に磁界結合している
前記スタート信号線に信号が入力されたとき、対応する
出力を行う出力部と、を有することを特徴とするジョセ
フソン素子を用いたデコーダ回路を提供することによっ
て達成される。
（ＩBIAS）に直列に接続された複数の第１のジョセフソ
ン素子（Ｑsi）と、該第１のジョセフソン素子の各々に
共通に磁界結合され、該第１のジョセフソン素子の超電
導状態と電圧状態を制御するセット信号線（Ｉset）
と、該第１のジョセフソン素子の各々に対して前記バイ
アス線（ＩBIAS）と並列に接続された複数の第２のジョ
セフソン素子（Ｑoi）と、該第２のジョセフソン素子の
各々に共通に磁界結合されたスタート信号線
（ＩSTART）と、前記第２のジョセフソン素子の各々に
対して前記バイアス線（ＩBIAS）と直列に接続され、複
数のアドレス線に入力された信号に基づいて、選択され
た前記複数の第２のジョセフソン素子と、選択されない
前記第２のジョセフソン素子に対応する前記第１のジョ
セフソン素子にバイアス電流を供給するデコード部（Ｑ
Ai，ＱBi）と、前記第２のジョセフソン素子の各々に対
して前記バイアス線（ＩBIAS）と並列に接続され、選択
された前記第２のジョセフソン素子に磁界結合している
前記スタート信号線に信号が入力されたとき、対応する
出力を行う出力部と、を有することを特徴とするジョセ
フソン素子を用いたデコーダ回路を提供することによっ
て達成される。
（６）発明の実施例 以下本発明の実施例について説明する。
本発明は電流フリップフロップにおいて入力が加わった
側の分枝では入力信号の補が得られることを利用し、片
方の分枝に多入力のＯＲゲートを１つまたは複数個を直
列に接続することによって、負論理のＡＮＤを実現しデ
コーダ動作を行ない、さらに後段ゲートのラッチング動
作にも対応できるような出力回路を付加したものであ
る。
側の分枝では入力信号の補が得られることを利用し、片
方の分枝に多入力のＯＲゲートを１つまたは複数個を直
列に接続することによって、負論理のＡＮＤを実現しデ
コーダ動作を行ない、さらに後段ゲートのラッチング動
作にも対応できるような出力回路を付加したものであ
る。
本発明の実施例を第５図に示す。これは２ｔｏ４のデコ
ーダ回路でありアドレス入力Ａ，Ｂによって４つの出力
のうち１つを選択するものである。磁界結合型のジョセ
フソン素子ＱSi（ｉ＝１，２，３，４）には同様の素子
ＱAi，ＱBi，Ｑ0iが直列接続された回路が並列に接続さ
れ、これらは電流フリップフロップを構成している。こ
の閉回路に含まれるインダクタンスＬｉは通常回路を構
成する配線によるインダクタンスである。素子Ｑ0iには
ジョセフソン素子ＪＳｉと微小抵抗ＲＳｉさらに配線に
よるインダクタンスＬＳｉからなる回路が並列に接続さ
れている。バイアス線ＩBIASに直列接続された上記素子
Ｑsiの各々に共通に磁界結合されて、素子Ｑsiの超電導
状態／電圧状態を制御する入力信号線には共通のセット
信号電流Ｉsetを加え、上記素子Ｑ0iの各々に共通に磁
界結合される入力信号線には共通のスタート信号電流Ｉ
startを加える。また、素子ＱA1，ＱA2にはアドレス信
号電流ＩＡを、素子ＱA3，ＱA4にはアドレス信号電流Ｉ
を、素子ＱB1，ＱB3にはアドレス信号電流ＩＢを、素
子ＱB2，ＱB4にはアドレス信号電流Ｉ を加える。素子
（ＱAi，ＱBi）は上記複数のアドレス信号電流に基づい
て、複数の素子Ｑ0iのうちの１つに対し選択的にバイア
ス電流を供給するデコーダ部である。また、磁界結合型
のジョセフソン素子Ｑgiは次段の素子である。
ーダ回路でありアドレス入力Ａ，Ｂによって４つの出力
のうち１つを選択するものである。磁界結合型のジョセ
フソン素子ＱSi（ｉ＝１，２，３，４）には同様の素子
ＱAi，ＱBi，Ｑ0iが直列接続された回路が並列に接続さ
れ、これらは電流フリップフロップを構成している。こ
の閉回路に含まれるインダクタンスＬｉは通常回路を構
成する配線によるインダクタンスである。素子Ｑ0iには
ジョセフソン素子ＪＳｉと微小抵抗ＲＳｉさらに配線に
よるインダクタンスＬＳｉからなる回路が並列に接続さ
れている。バイアス線ＩBIASに直列接続された上記素子
Ｑsiの各々に共通に磁界結合されて、素子Ｑsiの超電導
状態／電圧状態を制御する入力信号線には共通のセット
信号電流Ｉsetを加え、上記素子Ｑ0iの各々に共通に磁
界結合される入力信号線には共通のスタート信号電流Ｉ
startを加える。また、素子ＱA1，ＱA2にはアドレス信
号電流ＩＡを、素子ＱA3，ＱA4にはアドレス信号電流Ｉ
を、素子ＱB1，ＱB3にはアドレス信号電流ＩＢを、素
子ＱB2，ＱB4にはアドレス信号電流Ｉ を加える。素子
（ＱAi，ＱBi）は上記複数のアドレス信号電流に基づい
て、複数の素子Ｑ0iのうちの１つに対し選択的にバイア
ス電流を供給するデコーダ部である。また、磁界結合型
のジョセフソン素子Ｑgiは次段の素子である。
次に本回路の動作を説明する。まず直流バイアス電流Ｉ
BIASが加わっており４つの回路ですべて左側の分枝LOOP
1 にＩBIASが流れているとする。この状態でセット信号
電流Ｉsetが加わるとＱＳ１〜４がスイッチし、LOOP1
を流れていた電流が分枝LOOP2 に切り換わる。（電流が
Ｌｉ，Ｑ０ｉを流れる）次にセット信号電流を零にした
後、アドレス信号を加えるが例としてＡ＝１，Ｂ＝０の
場合を考える。この時ＩＡとＩ に電流が流れるのでＱ
A1，ＱＡ２，ＱＢ２，ＱＢ４がそれぞれスイッチし，Ｌ
１，Ｌ２，Ｌ４に流れていた電流はLOOP1 に戻る。
Ｌ３，Ｑ０３に流れていた電流はＱＡ３，ＱＢ３がスイ
ッチしないのでそのままである。この状態でスタート信
号電流Ｉstart が加わるとＱ０３がスイッチし、
ＪＳ３，Rs３，Ls３にＡ・に対応する電流が流れ、次
段への出力となる。この時ＪＳ３もスイッチするためこ
の電流はワンショットパルスとなりその後今までＱ０３
に流れていた電流はLOOP1 へ戻され初期状態に戻る（ワ
ンショットパルスの発生回路の原理はIEEE JOURNALOF S
OLID-STATE CIRCUITS,VOL.SC-14,NO.4,AUGUST 1979に述
べられており既知のものである。）アドレス信号が異な
る場合にも対応したワンショットパルス出力が得られ、
デコーダ動作が行なわれる。
BIASが加わっており４つの回路ですべて左側の分枝LOOP
1 にＩBIASが流れているとする。この状態でセット信号
電流Ｉsetが加わるとＱＳ１〜４がスイッチし、LOOP1
を流れていた電流が分枝LOOP2 に切り換わる。（電流が
Ｌｉ，Ｑ０ｉを流れる）次にセット信号電流を零にした
後、アドレス信号を加えるが例としてＡ＝１，Ｂ＝０の
場合を考える。この時ＩＡとＩ に電流が流れるのでＱ
A1，ＱＡ２，ＱＢ２，ＱＢ４がそれぞれスイッチし，Ｌ
１，Ｌ２，Ｌ４に流れていた電流はLOOP1 に戻る。
Ｌ３，Ｑ０３に流れていた電流はＱＡ３，ＱＢ３がスイ
ッチしないのでそのままである。この状態でスタート信
号電流Ｉstart が加わるとＱ０３がスイッチし、
ＪＳ３，Rs３，Ls３にＡ・に対応する電流が流れ、次
段への出力となる。この時ＪＳ３もスイッチするためこ
の電流はワンショットパルスとなりその後今までＱ０３
に流れていた電流はLOOP1 へ戻され初期状態に戻る（ワ
ンショットパルスの発生回路の原理はIEEE JOURNALOF S
OLID-STATE CIRCUITS,VOL.SC-14,NO.4,AUGUST 1979に述
べられており既知のものである。）アドレス信号が異な
る場合にも対応したワンショットパルス出力が得られ、
デコーダ動作が行なわれる。
本回路によれば従来のデコーダ回路のように多段に接続
することがないので，4to16,6to64デコーダのようによ
り大きなデコーダ回路を構成しても動作速度は変わらな
い。動作速度は主にLOOP1,LOOP2 からなる電流フリップ
フロップ電流転送速度で決る。
することがないので，4to16,6to64デコーダのようによ
り大きなデコーダ回路を構成しても動作速度は変わらな
い。動作速度は主にLOOP1,LOOP2 からなる電流フリップ
フロップ電流転送速度で決る。
電流転送速度はＬＩＢ／Ｖｇ（Ｖｇは素子のギャップ電
圧；ｐｂ合金で２．５mv〜２．７mv）で与えられるので
今Li＝300PH，Vg＝２．７mv，ＩＢ＝1mＡとするとLIＢ
／−Ｖｇ≒110ps となる。またIstartが加わってからワ
ンショットパルスが出力されるまでの時間は20〜30psと
考えられるのでアドレス信号が加わってからデコード出
力が出るまでの時間はスタート信号の与え方にもよるが
150ps程度になると考えられる。
圧；ｐｂ合金で２．５mv〜２．７mv）で与えられるので
今Li＝300PH，Vg＝２．７mv，ＩＢ＝1mＡとするとLIＢ
／−Ｖｇ≒110ps となる。またIstartが加わってからワ
ンショットパルスが出力されるまでの時間は20〜30psと
考えられるのでアドレス信号が加わってからデコード出
力が出るまでの時間はスタート信号の与え方にもよるが
150ps程度になると考えられる。
第６図は本発明の他の実施例であり、4 to16デコーダの
概略図である。第５図の2 to4 デコーダと異なるのはＱ
Ai，ＱBi（ｉ＝１，２，３，・・・，１６）に２本の入
力信号線を持つ素子を使用し、２つの信号のＯＲを取っ
ていることである。この方法によれば１出力を得るため
に必要な素子数は第５図の場合と変わらない。また４入
力にすればＱAi，ＱBiはまとまって１つのゲートです
む。第５図の場合は２入力でＱAiとＱBiをまとめること
ができる。
概略図である。第５図の2 to4 デコーダと異なるのはＱ
Ai，ＱBi（ｉ＝１，２，３，・・・，１６）に２本の入
力信号線を持つ素子を使用し、２つの信号のＯＲを取っ
ていることである。この方法によれば１出力を得るため
に必要な素子数は第５図の場合と変わらない。また４入
力にすればＱAi，ＱBiはまとまって１つのゲートです
む。第５図の場合は２入力でＱAiとＱBiをまとめること
ができる。
以上のように構成することによって回路がより簡単にな
り、又、集積度も向上できる。さらに多数の入力信号を
持つ素子を使用することも可能である。また以上第５
図，第６図の実施例において出力にラッチング動作を特
に必要としなければＱ０ｉ，ＪＳｉ，ＲＳｉ及びＬＳｉ
からなるワンショットパルスの発生回路は省略すること
もできる。
り、又、集積度も向上できる。さらに多数の入力信号を
持つ素子を使用することも可能である。また以上第５
図，第６図の実施例において出力にラッチング動作を特
に必要としなければＱ０ｉ，ＪＳｉ，ＲＳｉ及びＬＳｉ
からなるワンショットパルスの発生回路は省略すること
もできる。
（７）発明の効果 本発明によれば単純で動作速度が速く回路規模であまり
変化しないデコーダ回路が得られるので大容量メモリ回
路においてもデコーディングに必要な時間が少なくてす
む。
変化しないデコーダ回路が得られるので大容量メモリ回
路においてもデコーディングに必要な時間が少なくてす
む。
第１図(a)はジョセフソン素子のシンボルを表わす図、
第１図(b)はジョセフソン素子の一般的な特性を表わす
図、第２図(a)及び(b)はスイッチ動作を有するインライ
ン型及び磁界結合型ジョセフソンゲートのシンボルを表
わす図，第３図は従来のデコーダ回路の他の１つである
ツリーデコーダの回路図，第４図は従来のデコーダ回路
の他の１つであるループデコーダの回路図，第５図は本
発明を用いたデコーダ回路の一実施例の構成図，第６図
は本発明を用いたデコーダ回路の他の実施例を示す回路
図である。 ＱＳｉ，ＱAi，ＱBi，Ｑ0i，Ｑgi（ｉ＝１，２，３，４
・・・）……磁界結合型ジョセフソンゲート、Ｊ
Ｓｉ（＝１，２，３，４・・・）……ジョセフソン素
子、Ｌｉ，ＬＳｉ（ｉ＝１，２，３，４・・・）……イ
ンダクタンス、ＲＳｉ（ｉ＝１，２，３，４・・・）…
…抵抗
第１図(b)はジョセフソン素子の一般的な特性を表わす
図、第２図(a)及び(b)はスイッチ動作を有するインライ
ン型及び磁界結合型ジョセフソンゲートのシンボルを表
わす図，第３図は従来のデコーダ回路の他の１つである
ツリーデコーダの回路図，第４図は従来のデコーダ回路
の他の１つであるループデコーダの回路図，第５図は本
発明を用いたデコーダ回路の一実施例の構成図，第６図
は本発明を用いたデコーダ回路の他の実施例を示す回路
図である。 ＱＳｉ，ＱAi，ＱBi，Ｑ0i，Ｑgi（ｉ＝１，２，３，４
・・・）……磁界結合型ジョセフソンゲート、Ｊ
Ｓｉ（＝１，２，３，４・・・）……ジョセフソン素
子、Ｌｉ，ＬＳｉ（ｉ＝１，２，３，４・・・）……イ
ンダクタンス、ＲＳｉ（ｉ＝１，２，３，４・・・）…
…抵抗
Claims (1)
- 【請求項１】バイアス線（ＩBIAS）に直列に接続された
複数の第１のジョセフソン素子（Ｑsi）と、 該第１のジョセフソン素子の各々に共通に磁界結合さ
れ、該第１のジョセフソン素子の超電導状態と電圧状態
を制御するセット信号線（Ｉset ）と、 該第１のジョセフソン素子の各々に対して前記バイアス
線（ＩBIAS）と並列に接続された複数の第２のジョセフ
ソン素子（Ｑoi）と、 該第２のジョセフソン素子の各々に共通に磁界結合され
たスタート信号線（ＩSTART ）と、 前記第２のジョセフソン素子の各々に対して前記バイア
ス線（ＩBIAS）と直列に接続され、複数のアドレス線に
入力された信号に基づいて、選択された前記複数の第２
のジョセフソン素子と、選択されない前記第２のジョセ
フソン素子に対応する前記第１のジョセフソン素子にバ
イアス電流を供給するデコード部（ＱAi，ＱBi）と、 前記第２のジョセフソン素子の各々に対して前記バイア
ス線（ＩBIAS）と並列に接続され、選択された前記第２
のジョセフソン素子に磁界結合している前記スタート信
号線に信号が入力されたとき、対応する出力を行う出力
部と、 を有することを特徴とするジョセフソン素子を用いたデ
コーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181995A JPH0646516B2 (ja) | 1983-09-30 | 1983-09-30 | ジヨセフソン素子を用いたデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181995A JPH0646516B2 (ja) | 1983-09-30 | 1983-09-30 | ジヨセフソン素子を用いたデコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076091A JPS6076091A (ja) | 1985-04-30 |
| JPH0646516B2 true JPH0646516B2 (ja) | 1994-06-15 |
Family
ID=16110480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181995A Expired - Lifetime JPH0646516B2 (ja) | 1983-09-30 | 1983-09-30 | ジヨセフソン素子を用いたデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646516B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682891B2 (ja) * | 1987-01-09 | 1994-10-19 | 富士通株式会社 | 混成集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5714434Y2 (ja) * | 1976-07-22 | 1982-03-25 | ||
| JPS56131600U (ja) * | 1980-03-07 | 1981-10-06 | ||
| JPS6063799A (ja) * | 1983-09-19 | 1985-04-12 | Nippon Telegr & Teleph Corp <Ntt> | ジョセフソン回路 |
-
1983
- 1983-09-30 JP JP58181995A patent/JPH0646516B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6076091A (ja) | 1985-04-30 |
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