JP3488663B2 - 超電導論理ゲート及びランダム・アクセス・メモリ - Google Patents
超電導論理ゲート及びランダム・アクセス・メモリInfo
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
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Description
【０００１】
【発明の属する技術分野】本発明は、超電導論理ゲート
に関し、更に特定すれば、ジョセフソン接合を利用した
超電導論理ゲートおよびその応用に関するものである。
に関し、更に特定すれば、ジョセフソン接合を利用した
超電導論理ゲートおよびその応用に関するものである。
【０００２】
【従来の技術】超電導論理ゲート・アセンブリは周知で
ある。超電導論理ゲート・アセンブリは、超電導量子干
渉デバイス（ＳＱＵＩＤ：ｓｕｐｅｒｃｏｎｄｕｃｔｉ
ｖｉｔｙ ｑｕａｎｔｕｍ ｉｎｔｅｒｆｅｒｅｎｃｅ
ｄｅｖｉｃｅ）を用いて開発された。また、超電導量
子干渉デバイスは、インダクタによって一緒に接続され
た２つ以上のジョセフソン接合の並列結合を利用してい
る。
ある。超電導論理ゲート・アセンブリは、超電導量子干
渉デバイス（ＳＱＵＩＤ：ｓｕｐｅｒｃｏｎｄｕｃｔｉ
ｖｉｔｙ ｑｕａｎｔｕｍ ｉｎｔｅｒｆｅｒｅｎｃｅ
ｄｅｖｉｃｅ）を用いて開発された。また、超電導量
子干渉デバイスは、インダクタによって一緒に接続され
た２つ以上のジョセフソン接合の並列結合を利用してい
る。
【０００３】超電導ジョセフソン接合を基本としたラン
ダム・アクセス・メモリが製造されている。これらのメ
モリは、行および列アドレス・デコーダを必要とする
が、メモリ動作の間デコーダはアクティブ状態となって
いることの結果として、これらのデコーダは最大の電力
消費源となる。これら超電導用途において用いられてき
たデコーダは、マイクロ波周波数クロックによって駆動
されるラッチング・ロジック(latching logic)を基本と
する。かなり大きいメモリ（１ＭＢ）に最適な設計のデ
コーダが必要とする電力消費は極めて多い。
ダム・アクセス・メモリが製造されている。これらのメ
モリは、行および列アドレス・デコーダを必要とする
が、メモリ動作の間デコーダはアクティブ状態となって
いることの結果として、これらのデコーダは最大の電力
消費源となる。これら超電導用途において用いられてき
たデコーダは、マイクロ波周波数クロックによって駆動
されるラッチング・ロジック(latching logic)を基本と
する。かなり大きいメモリ（１ＭＢ）に最適な設計のデ
コーダが必要とする電力消費は極めて多い。
【０００４】
【発明が解決しようとする課題】ＳＱＵＩＤを用いたＮ
ＯＲ論理ゲート・アセンブリが、”Ａ ５−３２ Ｂｉ
ｔ Ｄｅｃｏｄｅｒ ｆｏｒ Ａｐｐｌｉｃａｔｉｏｎ
ｉｎ ａ Ｃｒｏｓｓｂａｒ Ｓｗｉｔｃｈ”（クロ
スバー・スイッチに応用するための５〜３２ビット・デ
コーダ）と題する刊行物（ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎＡｐｐｌｉｅｄ Ｓｕｐｅｒｃｏｎｄｕ
ｃｔｉｖｉｔｙ、Ｖｏｌ．３、Ｎｏ．１、２６７１〜２
６７４ページ、１９９３年３月）に開示されている。Ｓ
ＱＵＩＤＮＯＲゲート・アセンブリは、ＡＣクロックを
用いてゲート電流Ｉgateをオフに切り替えることによっ
て、ゲートをリセットする必要がある。ＳＱＵＩＤのリ
セット動作は、メモリ・アドレス信号を検出するので、
アドレス信号の入力データ・レートと同期しなければな
らない。ＳＱＵＩＤをリセットするためにＡＣクロック
を利用すると、ＳＱＵＩＤを基本とする論理回路の設計
が一層複雑化することになる。加えて、ＡＣバイアス
は、前述の刊行物において論じられているように、ＳＱ
ＵＩＤのインダクタンスおよびキャパシタンスによって
は、望ましくない回路の共振を招く原因となり得る。
ＯＲ論理ゲート・アセンブリが、”Ａ ５−３２ Ｂｉ
ｔ Ｄｅｃｏｄｅｒ ｆｏｒ Ａｐｐｌｉｃａｔｉｏｎ
ｉｎ ａ Ｃｒｏｓｓｂａｒ Ｓｗｉｔｃｈ”（クロ
スバー・スイッチに応用するための５〜３２ビット・デ
コーダ）と題する刊行物（ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎＡｐｐｌｉｅｄ Ｓｕｐｅｒｃｏｎｄｕ
ｃｔｉｖｉｔｙ、Ｖｏｌ．３、Ｎｏ．１、２６７１〜２
６７４ページ、１９９３年３月）に開示されている。Ｓ
ＱＵＩＤＮＯＲゲート・アセンブリは、ＡＣクロックを
用いてゲート電流Ｉgateをオフに切り替えることによっ
て、ゲートをリセットする必要がある。ＳＱＵＩＤのリ
セット動作は、メモリ・アドレス信号を検出するので、
アドレス信号の入力データ・レートと同期しなければな
らない。ＳＱＵＩＤをリセットするためにＡＣクロック
を利用すると、ＳＱＵＩＤを基本とする論理回路の設計
が一層複雑化することになる。加えて、ＡＣバイアス
は、前述の刊行物において論じられているように、ＳＱ
ＵＩＤのインダクタンスおよびキャパシタンスによって
は、望ましくない回路の共振を招く原因となり得る。
【０００５】米国特許第５，２３３，２４４号は、前述
のＡＣバイアスを利用して個々のＳＱＵＩＤをリセット
するジョセフソン論理ゲートを開示する。
のＡＣバイアスを利用して個々のＳＱＵＩＤをリセット
するジョセフソン論理ゲートを開示する。
【０００６】
【課題を解決するための手段】本発明は、ＮＯＲゲート
を含み、しかもこれに限定されない種々の論理機能の実
現を可能にする超電導論理ゲート・アセンブリを提供す
る。この超電導論理ゲート・アセンブリの用途として、
ＮＯＲゲートとして構成した場合、超電導ランダム・ア
クセス・メモリにおいて行アドレス・デコーダおよび列
アドレス・デコーダとして使用が可能である。
を含み、しかもこれに限定されない種々の論理機能の実
現を可能にする超電導論理ゲート・アセンブリを提供す
る。この超電導論理ゲート・アセンブリの用途として、
ＮＯＲゲートとして構成した場合、超電導ランダム・ア
クセス・メモリにおいて行アドレス・デコーダおよび列
アドレス・デコーダとして使用が可能である。
【０００７】本発明では、直列に接続されたＳＱＵＩＤ
にＤＣバイアスを印加する。ＤＣバイアスを印加するた
めに単一の電力リードを用いることにより、本発明によ
る集積回路超電導論理ゲート・アセンブリのトポロジー
（ｔｏｐｏｌｏｇｙ）を簡略化し、増加分の領域をメモ
リ・アレイに利用可能とする。好ましくは臨界減衰を各
ＳＱＵＩＤに与える少なくとも１つの制動抵抗器（ｄａ
ｍｐｉｎｇ ｒｅｓｉｓｔｏｒ）が、論理レベルの入力
に応答して、ＳＱＵＩＤをリセットする機能を実行す
る。各制動抵抗器は、ＳＱＵＩＤにおいて、従来技術で
はＡＣバイアスが必要であった論理状態をラッチするヒ
ステリシスを除去する。。本発明は、入力データ・レー
トに対しては非同期で動作を行うので、データ入力レー
トとＳＱＵＩＤのリセットとの間には同期を必要としな
い。ＳＱＵＩＤ間（両端）に結合された少なくとも１つ
の制動抵抗器が、蓄積されたエネルギを消散させるの
で、入力データ・レートと同期したクロック・レートで
のリセットは不要となる。好ましくは、各ＳＱＵＩＤの
ジョセフソン接合の各々に並列に、制動抵抗器が結合さ
れる。
にＤＣバイアスを印加する。ＤＣバイアスを印加するた
めに単一の電力リードを用いることにより、本発明によ
る集積回路超電導論理ゲート・アセンブリのトポロジー
（ｔｏｐｏｌｏｇｙ）を簡略化し、増加分の領域をメモ
リ・アレイに利用可能とする。好ましくは臨界減衰を各
ＳＱＵＩＤに与える少なくとも１つの制動抵抗器（ｄａ
ｍｐｉｎｇ ｒｅｓｉｓｔｏｒ）が、論理レベルの入力
に応答して、ＳＱＵＩＤをリセットする機能を実行す
る。各制動抵抗器は、ＳＱＵＩＤにおいて、従来技術で
はＡＣバイアスが必要であった論理状態をラッチするヒ
ステリシスを除去する。。本発明は、入力データ・レー
トに対しては非同期で動作を行うので、データ入力レー
トとＳＱＵＩＤのリセットとの間には同期を必要としな
い。ＳＱＵＩＤ間（両端）に結合された少なくとも１つ
の制動抵抗器が、蓄積されたエネルギを消散させるの
で、入力データ・レートと同期したクロック・レートで
のリセットは不要となる。好ましくは、各ＳＱＵＩＤの
ジョセフソン接合の各々に並列に、制動抵抗器が結合さ
れる。
【０００８】本発明は、ジョセフソン接合が超電導状態
で動作する１０Ｅｋのような冷凍温度において、超電導
論理ゲート・アセンブリとして動作する。本発明による
超電導ジョセフソン・ランダム・アクセス・メモリは、
そのアクセス時間がナノ秒以下であり、保持状態におい
て極低温動作（ｃｒｙｏｇｅｎｉｃ ｏｐｅｒａｔｉｏ
ｎ）を行い電力消散はゼロとなる。本発明によるＮＯＲ
ゲート・アセンブリは、メモリ動作中の電力消費が低い
ことが非常に望ましいランダム・アクセス・メモリの行
アドレス・デコーダとして機能する。
で動作する１０Ｅｋのような冷凍温度において、超電導
論理ゲート・アセンブリとして動作する。本発明による
超電導ジョセフソン・ランダム・アクセス・メモリは、
そのアクセス時間がナノ秒以下であり、保持状態におい
て極低温動作（ｃｒｙｏｇｅｎｉｃ ｏｐｅｒａｔｉｏ
ｎ）を行い電力消散はゼロとなる。本発明によるＮＯＲ
ゲート・アセンブリは、メモリ動作中の電力消費が低い
ことが非常に望ましいランダム・アクセス・メモリの行
アドレス・デコーダとして機能する。
【０００９】本発明の超電導ジョセフソン接合超電導ラ
ンダム・アクセス・メモリは、従来技術の超電導ランダ
ム・アクセス・メモリのラッチング・ロジックを不要と
する。本発明は、大容量でありながら過大な電力消費を
抑えた１ＭＢ超電導ランダム・アクセス・メモリを可能
とする。
ンダム・アクセス・メモリは、従来技術の超電導ランダ
ム・アクセス・メモリのラッチング・ロジックを不要と
する。本発明は、大容量でありながら過大な電力消費を
抑えた１ＭＢ超電導ランダム・アクセス・メモリを可能
とする。
【００１０】加えて、本発明による論理（ロジック）回
路は、それらの出力回路をＤＣ電源と直列に接続するこ
とができ、電流を一方の論理回路から次の論理回路に再
循環させることにより、全電流消費を無視し得る程度に
することが可能である。また、これによって分離抵抗も
不要となる。
路は、それらの出力回路をＤＣ電源と直列に接続するこ
とができ、電流を一方の論理回路から次の論理回路に再
循環させることにより、全電流消費を無視し得る程度に
することが可能である。また、これによって分離抵抗も
不要となる。
【００１１】更に、本発明は、論理機能を増幅出力部か
ら分離する。これらは双方共ＳＱＵＩＤを利用する。論
理機能および出力機能を分離した結果、論理出力の電力
増幅が容易となり、更にゲート・アレイは、その出力に
単一のＤＣ電源接続と直列に給電することができる。
ら分離する。これらは双方共ＳＱＵＩＤを利用する。論
理機能および出力機能を分離した結果、論理出力の電力
増幅が容易となり、更にゲート・アレイは、その出力に
単一のＤＣ電源接続と直列に給電することができる。
【００１２】本発明による論理ゲート・アセンブリの好
適な実施形態は、ＮＯＲゲートであるが、入力または出
力のいずれかにおいて、反転器を適切に選択することに
より、他の論理機能も実現可能であることは理解されよ
う。
適な実施形態は、ＮＯＲゲートであるが、入力または出
力のいずれかにおいて、反転器を適切に選択することに
より、他の論理機能も実現可能であることは理解されよ
う。
【００１３】本発明による超電導論理ゲート・アセンブ
リは、複数の論理入力であって、各入力がＳＱＵＩＤに
結合されており、各ＳＱＵＩＤが、当該ＳＱＵＩＤへの
論理入力における信号レベル変化に応答してＳＱＵＩＤ
の出力に生ずるヒステリシスを除去する抵抗を含む、論
理入力と、各ＳＱＵＩＤに結合されたＤＣバイアスと、
各ＳＱＵＩＤに結合され、論理入力に応答して論理出力
を与える出力回路とを含む。各論理入力は、変成器（変
圧器：ｔｒａｎｓｆｏｒｍｅｒ）に結合されており、こ
の変成器を介して電流が論理入力と基準電位との間を流
れ、変成器が入力をＳＱＵＩＤに結合する。各変成器
は、ＳＱＵＩＤ内に巻線を有し、各ＳＱＵＩＤ内の抵抗
（ｒｅｓｉｓｔａｎｃｅ）は、巻線およびＳＱＵＩＤ内
のジョセフソン接合に結合された少なくとも１つの抵抗
器（ｒｅｓｉｓｔｏｒ）である。各抵抗器は、ＤＣバイ
アスと出力回路との間にある直列回路に結合されてい
る。出力回路は、ＤＣバイアスと基準電位との間に結合
された少なくとも１つの出力ＳＱＵＩＤを備え、この少
なくとも１つの出力ＳＱＵＩＤは、少なくとも１つの出
力ＳＱＵＩＤへの入力における信号レベル変化に応答し
て論理出力に生成されるヒステリシスを除去する少なく
とも１つの出力抵抗を含む。各ＳＱＵＩＤは、好ましく
は、当該ＳＱＵＩＤへの論理入力における信号レベル変
化に応答して、抵抗即ち少なくとも１つの抵抗器による
臨界減衰を受ける。出力抵抗は、好ましくは、ＤＣバイ
アスと基準電位との間に結合された抵抗器であり、出力
ＳＱＵＩＤへの入力における信号レベル変化に応答し
て、臨界減衰を与える。
リは、複数の論理入力であって、各入力がＳＱＵＩＤに
結合されており、各ＳＱＵＩＤが、当該ＳＱＵＩＤへの
論理入力における信号レベル変化に応答してＳＱＵＩＤ
の出力に生ずるヒステリシスを除去する抵抗を含む、論
理入力と、各ＳＱＵＩＤに結合されたＤＣバイアスと、
各ＳＱＵＩＤに結合され、論理入力に応答して論理出力
を与える出力回路とを含む。各論理入力は、変成器（変
圧器：ｔｒａｎｓｆｏｒｍｅｒ）に結合されており、こ
の変成器を介して電流が論理入力と基準電位との間を流
れ、変成器が入力をＳＱＵＩＤに結合する。各変成器
は、ＳＱＵＩＤ内に巻線を有し、各ＳＱＵＩＤ内の抵抗
（ｒｅｓｉｓｔａｎｃｅ）は、巻線およびＳＱＵＩＤ内
のジョセフソン接合に結合された少なくとも１つの抵抗
器（ｒｅｓｉｓｔｏｒ）である。各抵抗器は、ＤＣバイ
アスと出力回路との間にある直列回路に結合されてい
る。出力回路は、ＤＣバイアスと基準電位との間に結合
された少なくとも１つの出力ＳＱＵＩＤを備え、この少
なくとも１つの出力ＳＱＵＩＤは、少なくとも１つの出
力ＳＱＵＩＤへの入力における信号レベル変化に応答し
て論理出力に生成されるヒステリシスを除去する少なく
とも１つの出力抵抗を含む。各ＳＱＵＩＤは、好ましく
は、当該ＳＱＵＩＤへの論理入力における信号レベル変
化に応答して、抵抗即ち少なくとも１つの抵抗器による
臨界減衰を受ける。出力抵抗は、好ましくは、ＤＣバイ
アスと基準電位との間に結合された抵抗器であり、出力
ＳＱＵＩＤへの入力における信号レベル変化に応答し
て、臨界減衰を与える。
【００１４】本発明による超電導論理ゲート・アセンブ
リは、論理入力信号に応答して論理出力信号を与える論
理ゲート回路に結合された複数の論理入力と、論理ゲー
ト回路に結合されたＤＣバイアスとを含み、出力回路
が、論理出力信号を与える論理出力を含み、出力回路
が、ＤＣバイアスと基準電位との間に結合された少なく
とも１つの出力ＳＱＵＩＤを含み、この少なくとも１つ
の出力ＳＱＵＩＤが、当該少なくとも１つの出力ＳＱＵ
ＩＤへの入力における信号レベル変化に応答して論理出
力信号内に生成されるヒステリシスを除去する出力抵抗
を含む。出力抵抗は、好ましくは、ＤＣバイアスと基準
電位との間に結合された少なくとも１つの抵抗器であ
り、好ましくは、少なくとも１つの出力ＳＱＵＩＤへの
入力における信号レベル変化に応答して臨界減衰を与え
る。
リは、論理入力信号に応答して論理出力信号を与える論
理ゲート回路に結合された複数の論理入力と、論理ゲー
ト回路に結合されたＤＣバイアスとを含み、出力回路
が、論理出力信号を与える論理出力を含み、出力回路
が、ＤＣバイアスと基準電位との間に結合された少なく
とも１つの出力ＳＱＵＩＤを含み、この少なくとも１つ
の出力ＳＱＵＩＤが、当該少なくとも１つの出力ＳＱＵ
ＩＤへの入力における信号レベル変化に応答して論理出
力信号内に生成されるヒステリシスを除去する出力抵抗
を含む。出力抵抗は、好ましくは、ＤＣバイアスと基準
電位との間に結合された少なくとも１つの抵抗器であ
り、好ましくは、少なくとも１つの出力ＳＱＵＩＤへの
入力における信号レベル変化に応答して臨界減衰を与え
る。
【００１５】本発明による超電導論理ゲート・アセンブ
リは、第１論理ゲート回路に結合された複数の第１論理
入力と、第１論理ゲート回路に結合され、第１論理入力
信号に応答して、第１論理出力信号を与える第１出力回
路と、第２論理ゲート回路に結合された複数の第２論理
入力と、第２論理ゲート回路に結合され、第２論理ゲー
ト回路に印加される第２論理入力信号に応答して、第２
論理出力信号を与える第２出力回路と、第１および第２
論理ゲート回路に結合されたＤＣバイアスとを含み、第
１および第２出力回路が、各々、第１および第２論理出
力信号を与える論理出力を含み、第１および第２論理ゲ
ート回路が、各々、ＤＣバイアスと基準電位との間に結
合された少なくとも１つの出力ＳＱＵＩＤを含み、各出
力ＳＱＵＩＤが、当該出力ＳＱＵＩＤへの入力における
信号レベル変化に応答して論理出力信号内に生成される
ヒステリシスを除去する出力抵抗を含む。出力ＳＱＵＩ
Ｄは、ＤＣバイアスと基準電位との間に結合されてい
る。各出力抵抗は、好ましくは、ＤＣバイアスと基準電
位との間に結合された抵抗器であり、好ましくは、各Ｓ
ＱＵＩＤへの入力における信号レベル変化に応答して、
臨界減衰を与える。第１および第２論理出力回路の出力
信号は、それぞれ、第１および第２の複数の論理入力の
ＮＯＲ機能（関数）である。
リは、第１論理ゲート回路に結合された複数の第１論理
入力と、第１論理ゲート回路に結合され、第１論理入力
信号に応答して、第１論理出力信号を与える第１出力回
路と、第２論理ゲート回路に結合された複数の第２論理
入力と、第２論理ゲート回路に結合され、第２論理ゲー
ト回路に印加される第２論理入力信号に応答して、第２
論理出力信号を与える第２出力回路と、第１および第２
論理ゲート回路に結合されたＤＣバイアスとを含み、第
１および第２出力回路が、各々、第１および第２論理出
力信号を与える論理出力を含み、第１および第２論理ゲ
ート回路が、各々、ＤＣバイアスと基準電位との間に結
合された少なくとも１つの出力ＳＱＵＩＤを含み、各出
力ＳＱＵＩＤが、当該出力ＳＱＵＩＤへの入力における
信号レベル変化に応答して論理出力信号内に生成される
ヒステリシスを除去する出力抵抗を含む。出力ＳＱＵＩ
Ｄは、ＤＣバイアスと基準電位との間に結合されてい
る。各出力抵抗は、好ましくは、ＤＣバイアスと基準電
位との間に結合された抵抗器であり、好ましくは、各Ｓ
ＱＵＩＤへの入力における信号レベル変化に応答して、
臨界減衰を与える。第１および第２論理出力回路の出力
信号は、それぞれ、第１および第２の複数の論理入力の
ＮＯＲ機能（関数）である。
【００１６】本発明による超電導ＮＯＲゲート・アセン
ブリにおいては、複数の論理入力の各論理入力が入力Ｓ
ＱＵＩＤに結合されており、各入力ＳＱＵＩＤは、当該
入力ＳＱＵＩＤへの論理入力における論理レベル変化に
応答して入力ＳＱＵＩＤの出力に生成されるヒステリシ
スを除去する入力抵抗を含む。各入力ＳＱＵＩＤにはＤ
Ｃバイアスが結合されている。各論理入力は、異なる入
力ＳＱＵＩＤ内に巻線を含む変成器に結合され、この巻
線はＤＣバイアスに結合されている。各入力ＳＱＤＵＩ
の入力抵抗は、巻線と、少なくとも２つのジョセフソン
接合間の接合点との間に結合され、各抵抗は直列回路に
結合されている。出力回路がが設けられ、該出力回路
が、ＤＣバイアスに結合され、複数の論理入力のＮＯＲ
機能（関数）である出力信号を生成し、ＤＣバイアスと
基準電位との間に結合された少なくとも１つの出力ＳＱ
ＵＩＤを有する。少なくとも１つの出力ＳＱＵＩＤは、
当該少なくとも１つの出力ＳＱＵＩＤへの入力における
信号レベル変化に応答して出力信号内に生成されるヒス
テリシスを除去する少なくとも１つの出力抵抗を含む。
入力および出力抵抗は、それぞれ、好ましくは少なくと
も１つの入力および少なくとも１つの出力抵抗器であ
り、少なくとも１つの入力抵抗は巻線と各入力ＳＱＵＩ
Ｄ内の少なくとも２つのジョセフソン接合との間に結合
され、少なくとも１つの出力抵抗器は、入力抵抗器およ
びＤＣバイアス、出力ＳＱＵＩＤに結合されている。
ブリにおいては、複数の論理入力の各論理入力が入力Ｓ
ＱＵＩＤに結合されており、各入力ＳＱＵＩＤは、当該
入力ＳＱＵＩＤへの論理入力における論理レベル変化に
応答して入力ＳＱＵＩＤの出力に生成されるヒステリシ
スを除去する入力抵抗を含む。各入力ＳＱＵＩＤにはＤ
Ｃバイアスが結合されている。各論理入力は、異なる入
力ＳＱＵＩＤ内に巻線を含む変成器に結合され、この巻
線はＤＣバイアスに結合されている。各入力ＳＱＤＵＩ
の入力抵抗は、巻線と、少なくとも２つのジョセフソン
接合間の接合点との間に結合され、各抵抗は直列回路に
結合されている。出力回路がが設けられ、該出力回路
が、ＤＣバイアスに結合され、複数の論理入力のＮＯＲ
機能（関数）である出力信号を生成し、ＤＣバイアスと
基準電位との間に結合された少なくとも１つの出力ＳＱ
ＵＩＤを有する。少なくとも１つの出力ＳＱＵＩＤは、
当該少なくとも１つの出力ＳＱＵＩＤへの入力における
信号レベル変化に応答して出力信号内に生成されるヒス
テリシスを除去する少なくとも１つの出力抵抗を含む。
入力および出力抵抗は、それぞれ、好ましくは少なくと
も１つの入力および少なくとも１つの出力抵抗器であ
り、少なくとも１つの入力抵抗は巻線と各入力ＳＱＵＩ
Ｄ内の少なくとも２つのジョセフソン接合との間に結合
され、少なくとも１つの出力抵抗器は、入力抵抗器およ
びＤＣバイアス、出力ＳＱＵＩＤに結合されている。
【００１７】本発明による超電導ランダム・アクセス・
メモリは、行アドレス信号を行選択信号に変換し、ラン
ダム・アクセス・メモリにおいてアドレスすべき行を選
択する行アドレス・デコーダと、列アドレス信号を列選
択信号に変換し、ランダム・アクセス・メモリにおいて
アドレスすべき列を選択する列アドレス・デコーダと、
行および列アドレス・デコーダに結合され、行および列
選択信号によってアドレスされるメモリ・アドレスを含
む、ランダム・アクセス・メモリ・アレイとを含む。行
および列アドレス・デコーダは、各々、超電導ＮＯＲゲ
ート・アセンブリを含む。超電導ＮＯＲゲート・アセン
ブリは、アドレス信号を受ける複数のアドレス入力を含
み、各アドレス入力が入力ＳＱＵＩＤに結合され、各入
力ＳＱＵＩＤは、当該入力ＳＱＵＩＤへの論理入力にお
ける論理レベル変化に応答して入力ＳＱＵＩＤの出力に
生成されるヒステリシスを除去する入力抵抗を含む。各
入力ＳＱＵＩＤにはＤＣバイアスが結合されている。各
アドレス入力は、異なる入力ＳＱＵＩＤ内に巻線を含む
変成器に結合されており、巻線はＤＣバイアスに結合さ
れている。各入力ＳＱＤＵＩの入力抵抗は、巻線と、少
なくとも２つのジョセフソン接合間の接合点との間に結
合され、各抵抗は直列回路に結合されている。出力回路
が設けられ、該出力回路が、ＤＣバイアスに結合され、
複数のアドレス入力のＮＯＲ機能（関数）である出力選
択信号を生成し、ＤＣバイアスと基準電位との間に結合
された少なくとも１つの出力ＳＱＵＩＤを有する。少な
くとも１つの出力ＳＱＵＩＤは、当該少なくとも１つの
出力ＳＱＵＩＤへの入力における信号レベル変化に応答
して出力選択信号内に生成されるヒステリシスを除去す
る少なくとも１つの出力抵抗を含む。入力および出力抵
抗は、好ましくは、それぞれ少なくとも１つの入力およ
び少なくとも１つの出力抵抗器であり、入力抵抗器は、
巻線と各入力ＳＱＵＩＤ内の少なくとも２つのジョセフ
ソン接合との間に結合され、少なくとも１つの出力抵抗
器は、入力抵抗器とＤＣバイアスとに結合されている。
メモリは、行アドレス信号を行選択信号に変換し、ラン
ダム・アクセス・メモリにおいてアドレスすべき行を選
択する行アドレス・デコーダと、列アドレス信号を列選
択信号に変換し、ランダム・アクセス・メモリにおいて
アドレスすべき列を選択する列アドレス・デコーダと、
行および列アドレス・デコーダに結合され、行および列
選択信号によってアドレスされるメモリ・アドレスを含
む、ランダム・アクセス・メモリ・アレイとを含む。行
および列アドレス・デコーダは、各々、超電導ＮＯＲゲ
ート・アセンブリを含む。超電導ＮＯＲゲート・アセン
ブリは、アドレス信号を受ける複数のアドレス入力を含
み、各アドレス入力が入力ＳＱＵＩＤに結合され、各入
力ＳＱＵＩＤは、当該入力ＳＱＵＩＤへの論理入力にお
ける論理レベル変化に応答して入力ＳＱＵＩＤの出力に
生成されるヒステリシスを除去する入力抵抗を含む。各
入力ＳＱＵＩＤにはＤＣバイアスが結合されている。各
アドレス入力は、異なる入力ＳＱＵＩＤ内に巻線を含む
変成器に結合されており、巻線はＤＣバイアスに結合さ
れている。各入力ＳＱＤＵＩの入力抵抗は、巻線と、少
なくとも２つのジョセフソン接合間の接合点との間に結
合され、各抵抗は直列回路に結合されている。出力回路
が設けられ、該出力回路が、ＤＣバイアスに結合され、
複数のアドレス入力のＮＯＲ機能（関数）である出力選
択信号を生成し、ＤＣバイアスと基準電位との間に結合
された少なくとも１つの出力ＳＱＵＩＤを有する。少な
くとも１つの出力ＳＱＵＩＤは、当該少なくとも１つの
出力ＳＱＵＩＤへの入力における信号レベル変化に応答
して出力選択信号内に生成されるヒステリシスを除去す
る少なくとも１つの出力抵抗を含む。入力および出力抵
抗は、好ましくは、それぞれ少なくとも１つの入力およ
び少なくとも１つの出力抵抗器であり、入力抵抗器は、
巻線と各入力ＳＱＵＩＤ内の少なくとも２つのジョセフ
ソン接合との間に結合され、少なくとも１つの出力抵抗
器は、入力抵抗器とＤＣバイアスとに結合されている。
【００１８】
【発明の実施の形態】これより、図面を参照しながら本
発明について説明するが、図面全体を通じて、同様の参
照番号は、同様の部分を識別するものとする。
発明について説明するが、図面全体を通じて、同様の参
照番号は、同様の部分を識別するものとする。
【００１９】図１は、本発明による超電導ＮＯＲゲート
・アセンブリを示す。これは、図５との関連において以
下で説明する超電導ランダム・アクセス・メモリにおけ
る行および列アドレス・デコーダとして使用することが
好ましい。同様の用途としては、超電導クロスバー・ス
イッチにおける行および列アドレス・デコーダがある。
ＮＯＲゲート・アセンブリ１０は、入力１〜Ｎに応答す
る論理ゲート回路１２と、入力１〜Ｎに応答して出力を
与える出力回路１４とから成る。この論理ゲート・アセ
ンブリは、複数のＳＱＵＩＤ１６を含む。各ＳＱＵＩＤ
１６は、少なくとも２つのジョセフソン接合デバイス１
８を含み、これらは入力１〜Ｎに応答して、２つの信号
状態を保持するように動作する。入力が低電圧レベルに
あり、一方ＤＣバイアスが単一のラインによって抵抗４
２’を介してＤＣ電源２０から印加されているとき、第
１信号状態となり、それによって１０Ｅケルビンのよう
な超電導温度に冷却されている場合、ジョセフソン接合
デバイス１８はゼロ抵抗状態に切り替えられる。入力が
高電圧レベルにあり、ＤＣバイアスが電源２０から印加
されているとき、第２信号状態となり、それによってジ
ョセフソン接合デバイスは、高レベル抵抗状態に切り替
えられる。
・アセンブリを示す。これは、図５との関連において以
下で説明する超電導ランダム・アクセス・メモリにおけ
る行および列アドレス・デコーダとして使用することが
好ましい。同様の用途としては、超電導クロスバー・ス
イッチにおける行および列アドレス・デコーダがある。
ＮＯＲゲート・アセンブリ１０は、入力１〜Ｎに応答す
る論理ゲート回路１２と、入力１〜Ｎに応答して出力を
与える出力回路１４とから成る。この論理ゲート・アセ
ンブリは、複数のＳＱＵＩＤ１６を含む。各ＳＱＵＩＤ
１６は、少なくとも２つのジョセフソン接合デバイス１
８を含み、これらは入力１〜Ｎに応答して、２つの信号
状態を保持するように動作する。入力が低電圧レベルに
あり、一方ＤＣバイアスが単一のラインによって抵抗４
２’を介してＤＣ電源２０から印加されているとき、第
１信号状態となり、それによって１０Ｅケルビンのよう
な超電導温度に冷却されている場合、ジョセフソン接合
デバイス１８はゼロ抵抗状態に切り替えられる。入力が
高電圧レベルにあり、ＤＣバイアスが電源２０から印加
されているとき、第２信号状態となり、それによってジ
ョセフソン接合デバイスは、高レベル抵抗状態に切り替
えられる。
【００２０】ＳＱＵＩＤ１６は、各ＳＱＵＩＤ１６を減
衰（ｄａｍｐ）させる抵抗（ｒｅｓｉｓｔａｎｃｅ）の
結果、入力論理レベル状態変化に応答してヒステリシス
を発生しない。この抵抗は、好ましくは、１対の抵抗器
（ｒｅｓｉｓｔｏｒ）２２によるもので、これらは個別
にジョセフソン接合デバイス１８の各々、および変成器
（変圧器）２８の二次巻線２６の一端に結合されてい
る。入力１〜Ｎはそれぞれ、別個の変成器２８の一次側
（巻線）３０に結合されている。各変成器２８の一次側
３０は、磁気的に二次側２６にリンクされ、二次側２６
は入力１〜Ｎの各々の入力信号を、別々のＳＱＵＩＤ１
６のジョセフソン接合デバイス１８に印加する。
衰（ｄａｍｐ）させる抵抗（ｒｅｓｉｓｔａｎｃｅ）の
結果、入力論理レベル状態変化に応答してヒステリシス
を発生しない。この抵抗は、好ましくは、１対の抵抗器
（ｒｅｓｉｓｔｏｒ）２２によるもので、これらは個別
にジョセフソン接合デバイス１８の各々、および変成器
（変圧器）２８の二次巻線２６の一端に結合されてい
る。入力１〜Ｎはそれぞれ、別個の変成器２８の一次側
（巻線）３０に結合されている。各変成器２８の一次側
３０は、磁気的に二次側２６にリンクされ、二次側２６
は入力１〜Ｎの各々の入力信号を、別々のＳＱＵＩＤ１
６のジョセフソン接合デバイス１８に印加する。
【００２１】各抵抗器（抵抗素子）２２は、それに関連
するＳＱＵＩＤ１６に減衰を与える。これは臨界減衰
（ｃｒｉｔｉｃａｌ ｄａｍｐｉｎｇ）であることが好
ましい。臨界減衰は、ジョセフソン接合デバイスをゼロ
抵抗状態または高抵抗状態に駆動する入力信号の印加に
よって蓄積される磁気エネルギを消散させる。蓄積され
たエネルギが各抵抗器２２によって消散されることの結
果、従来技術のＡＣ電源の代わりに、ＤＣ電源２０を利
用することが可能となる。前述のように、ＡＣ電源はク
ロック回路として機能するが、複雑化を招くことおよび
共振状態を起こす潜在的可能性があるという双方の欠点
がある。抵抗器２２の各々は、ＤＣ電源２０と出力回路
１４との間の直列回路に接続されている。
するＳＱＵＩＤ１６に減衰を与える。これは臨界減衰
（ｃｒｉｔｉｃａｌ ｄａｍｐｉｎｇ）であることが好
ましい。臨界減衰は、ジョセフソン接合デバイスをゼロ
抵抗状態または高抵抗状態に駆動する入力信号の印加に
よって蓄積される磁気エネルギを消散させる。蓄積され
たエネルギが各抵抗器２２によって消散されることの結
果、従来技術のＡＣ電源の代わりに、ＤＣ電源２０を利
用することが可能となる。前述のように、ＡＣ電源はク
ロック回路として機能するが、複雑化を招くことおよび
共振状態を起こす潜在的可能性があるという双方の欠点
がある。抵抗器２２の各々は、ＤＣ電源２０と出力回路
１４との間の直列回路に接続されている。
【００２２】ＳＱＵＩＤ１６の動作は、論理入力信号に
応答して、入力信号レベルが低電圧のときにはＳＱＵＩ
Ｄを低い方のゼロ抵抗状態に、また入力信号が高電圧レ
ベルのときには高抵抗状態に駆動することである。明ら
かなように、ＳＱＵＩＤ１６のいずれか１つへの入力信
号が低の場合、ジョセフソン接合１８のゼロ抵抗状態の
ために各ＳＱＵＩＤ内の抵抗器２２を迂回（バイパス）
するので、その結果、抵抗器２２を含む直列回路間のＤ
Ｃ電源電位の降下が減少する。一方、入力信号が高の場
合、個々のジョセフソン接合デバイス１８は全て高抵抗
状態にあり、その結果、直列接続されている種々のＳＱ
ＵＩＤ１６において抵抗器２２を含む直列回路間のＤＣ
電力電位の降下が増大する。
応答して、入力信号レベルが低電圧のときにはＳＱＵＩ
Ｄを低い方のゼロ抵抗状態に、また入力信号が高電圧レ
ベルのときには高抵抗状態に駆動することである。明ら
かなように、ＳＱＵＩＤ１６のいずれか１つへの入力信
号が低の場合、ジョセフソン接合１８のゼロ抵抗状態の
ために各ＳＱＵＩＤ内の抵抗器２２を迂回（バイパス）
するので、その結果、抵抗器２２を含む直列回路間のＤ
Ｃ電源電位の降下が減少する。一方、入力信号が高の場
合、個々のジョセフソン接合デバイス１８は全て高抵抗
状態にあり、その結果、直列接続されている種々のＳＱ
ＵＩＤ１６において抵抗器２２を含む直列回路間のＤＣ
電力電位の降下が増大する。
【００２３】出力回路１４は、出力信号の増幅を行い、
その結果、出力は、好ましくは少なくとも１の利得を有
する、増幅された論理出力信号となる。出力回路１４
は、１対の出力ＳＱＵＩＤ３１を含み、その各々は少な
くとも１対のジョセフソン接合デバイス３２を含み、こ
れらは接地（グラウンド）とインダクタ３４の一端との
間に結合されている。この１対のＳＱＵＩＤは、単一の
ＳＱＵＩＤによって得られる利得よりも大きな出力利得
を与える。出力回路は、制動抵抗（ｄａｍｐｉｎｇ ｒ
ｅｓｉｓｔａｎｃｅ）を含む。これは、関連する各ジョ
セフソン素子と並列に結合された抵抗３６とすることが
好ましい。ＳＱＵＩＤ３２は、論理ゲート回路からの低
入力信号レベルに応答して導通状態となり、高入力信号
レベルに応答して抵抗性となるという点において、ＳＱ
ＵＩＤ１６と同じ動作特性を有する。制動抵抗器３６
は、入力ＳＱＵＩＤにおける抵抗器２２と同じ機能を実
行し、出力ＳＱＵＩＤ３１において、出力ＳＱＵＩＤへ
の入力３８における信号レベル変化に応答して生成され
る、論理出力内のヒステリシスを除去する。出力は、出
力ＳＱＵＩＤ３１間（両端）に結合され、出力抵抗器４
０間で降下する。追加の抵抗器４２が、ジョセフソン接
合デバイス３２の導通状態に応じて、ＤＣ電源２０およ
び出力ＳＱＵＩＤ３１間で電圧降下を分割する。
その結果、出力は、好ましくは少なくとも１の利得を有
する、増幅された論理出力信号となる。出力回路１４
は、１対の出力ＳＱＵＩＤ３１を含み、その各々は少な
くとも１対のジョセフソン接合デバイス３２を含み、こ
れらは接地（グラウンド）とインダクタ３４の一端との
間に結合されている。この１対のＳＱＵＩＤは、単一の
ＳＱＵＩＤによって得られる利得よりも大きな出力利得
を与える。出力回路は、制動抵抗（ｄａｍｐｉｎｇ ｒ
ｅｓｉｓｔａｎｃｅ）を含む。これは、関連する各ジョ
セフソン素子と並列に結合された抵抗３６とすることが
好ましい。ＳＱＵＩＤ３２は、論理ゲート回路からの低
入力信号レベルに応答して導通状態となり、高入力信号
レベルに応答して抵抗性となるという点において、ＳＱ
ＵＩＤ１６と同じ動作特性を有する。制動抵抗器３６
は、入力ＳＱＵＩＤにおける抵抗器２２と同じ機能を実
行し、出力ＳＱＵＩＤ３１において、出力ＳＱＵＩＤへ
の入力３８における信号レベル変化に応答して生成され
る、論理出力内のヒステリシスを除去する。出力は、出
力ＳＱＵＩＤ３１間（両端）に結合され、出力抵抗器４
０間で降下する。追加の抵抗器４２が、ジョセフソン接
合デバイス３２の導通状態に応じて、ＤＣ電源２０およ
び出力ＳＱＵＩＤ３１間で電圧降下を分割する。
【００２４】図１におけるＮＯＲゲート１０が、入力１
〜Ｎに印加される入力信号に応答して行う動作は次の通
りである。入力１〜Ｎの全てが低レベルにある場合、ジ
ョセフソン接合デバイス１８の各々は導通状態であり、
ＤＣ電源の電圧電位の全てを出力ＳＱＵＩＤ３１に印加
させる。これによって、ジョセフソン接合デバイス３２
は抵抗状態となり、出力間の電圧降下が実質的に出力Ｓ
ＱＵＩＤ３１間の電圧降下となるため、高レベル信号出
力が得られる。これは、ＮＯＲゲートにおいて高レベル
信号出力が生成される状態、即ち、入力の全てが低の場
合を表わす。しかしながら、入力１〜Ｎに印加される入
力信号の１つ以上が高である場合、１つ以上のＳＱＵＩ
Ｄ１６のジョセフソン接合デバイス１８は、抵抗状態に
駆動され、１つ以上のＳＱＵＩＤ間のＤＣ電源２０のＤ
Ｃ電位を降下させ、入力２８に印加される信号レベルを
低下させ、出力ＳＱＵＩＤ３１が導通状態となり、結果
的に出力信号が低となる。これは、入力１〜Ｎ上の入力
信号のいずれかが高になったときのＮＯＲ機能を表わ
す。
〜Ｎに印加される入力信号に応答して行う動作は次の通
りである。入力１〜Ｎの全てが低レベルにある場合、ジ
ョセフソン接合デバイス１８の各々は導通状態であり、
ＤＣ電源の電圧電位の全てを出力ＳＱＵＩＤ３１に印加
させる。これによって、ジョセフソン接合デバイス３２
は抵抗状態となり、出力間の電圧降下が実質的に出力Ｓ
ＱＵＩＤ３１間の電圧降下となるため、高レベル信号出
力が得られる。これは、ＮＯＲゲートにおいて高レベル
信号出力が生成される状態、即ち、入力の全てが低の場
合を表わす。しかしながら、入力１〜Ｎに印加される入
力信号の１つ以上が高である場合、１つ以上のＳＱＵＩ
Ｄ１６のジョセフソン接合デバイス１８は、抵抗状態に
駆動され、１つ以上のＳＱＵＩＤ間のＤＣ電源２０のＤ
Ｃ電位を降下させ、入力２８に印加される信号レベルを
低下させ、出力ＳＱＵＩＤ３１が導通状態となり、結果
的に出力信号が低となる。これは、入力１〜Ｎ上の入力
信号のいずれかが高になったときのＮＯＲ機能を表わ
す。
【００２５】図２は、２つの観点で図１の実施形態とは
異なる代替実施形態を示す。第１に、各ＳＱＵＩＤ１６
の１対のジョセフソン接合１８には単一の抵抗のみが結
合されている。第２に、単一の出力ＳＱＵＩＤ３１を使
用することにより、得られる利得を小さくする。この実
施形態は好ましくはないが、本発明は、図１または図２
のいずれの実施形態でも実施可能であることは理解され
よう。
異なる代替実施形態を示す。第１に、各ＳＱＵＩＤ１６
の１対のジョセフソン接合１８には単一の抵抗のみが結
合されている。第２に、単一の出力ＳＱＵＩＤ３１を使
用することにより、得られる利得を小さくする。この実
施形態は好ましくはないが、本発明は、図１または図２
のいずれの実施形態でも実施可能であることは理解され
よう。
【００２６】図２と同一の抵抗器２２および抵抗器３６
ならびに出力ＳＱＵＩＤの構成を有する図３および図４
の実施形態を示す。しかしながら、図３および図４の実
施形態は、個々の抵抗器を各ジョセフソン接合および複
数の出力ＳＱＵＩＤ３１に関連付けた図１の構成を有す
る方が好ましいことは理解されよう。図３および図４の
好適な実施形態の図示を簡略化するために、追加の抵抗
器および出力ＳＱＵＩＤは省略した。
ならびに出力ＳＱＵＩＤの構成を有する図３および図４
の実施形態を示す。しかしながら、図３および図４の実
施形態は、個々の抵抗器を各ジョセフソン接合および複
数の出力ＳＱＵＩＤ３１に関連付けた図１の構成を有す
る方が好ましいことは理解されよう。図３および図４の
好適な実施形態の図示を簡略化するために、追加の抵抗
器および出力ＳＱＵＩＤは省略した。
【００２７】図３は、図１のＮＯＲゲート１０の変更で
ある論理ゲート・アセンブリ５０を示す。これは、ＮＯ
Ｒ機能以外の論理機能を実現可能とする。図１のＮＯＲ
ゲート１０と図３の論理ゲート・アセンブリ５０との間
の相違は、論理ゲート回路１２の１つ以上のＳＱＵＩＤ
１６に、任意（オプション）の反転器（インバータ）を
追加し、異なる論理機能を得るようにしたことである。
図３において、入力１，２は非反転入力であり、入力Ｎ
は反転入力である。図１および図２の実施形態とは異な
り、各ＳＱＵＩＤ１６毎に１対の入力があり、一方の入
力はＤＣで、他方の入力は入力１〜Ｎの１つからの入力
信号である。入力に非反転機能がある場合、入力１，２
のような入力上に信号入力があると、図１および図２と
同様に機能する。ＤＣバイアスからの電流の流れは、Ｓ
ＱＵＩＤに結合されず、論理演算には影響を与えない。
反転機能が、入力Ｎのような入力にある場合、ＤＣ電流
がＳＱＵＩＤに結合される。これは、ＳＱＵＩＤ１６の
Ｉｃを抑制するには十分である。入力Ｎ上に信号入力が
あると、ＳＱＵＩＤ１６のＩｃを抑制しないように機能
する。したがって、制御ライン（入力１〜Ｎ）は論理的
に反転される。図１および図２の実施形態によれば、全
ての入力が非反転であるゲートはＮＯＲ機能を備え、全
ての入力が反転のゲートはＡＮＤ機能を備える。
ある論理ゲート・アセンブリ５０を示す。これは、ＮＯ
Ｒ機能以外の論理機能を実現可能とする。図１のＮＯＲ
ゲート１０と図３の論理ゲート・アセンブリ５０との間
の相違は、論理ゲート回路１２の１つ以上のＳＱＵＩＤ
１６に、任意（オプション）の反転器（インバータ）を
追加し、異なる論理機能を得るようにしたことである。
図３において、入力１，２は非反転入力であり、入力Ｎ
は反転入力である。図１および図２の実施形態とは異な
り、各ＳＱＵＩＤ１６毎に１対の入力があり、一方の入
力はＤＣで、他方の入力は入力１〜Ｎの１つからの入力
信号である。入力に非反転機能がある場合、入力１，２
のような入力上に信号入力があると、図１および図２と
同様に機能する。ＤＣバイアスからの電流の流れは、Ｓ
ＱＵＩＤに結合されず、論理演算には影響を与えない。
反転機能が、入力Ｎのような入力にある場合、ＤＣ電流
がＳＱＵＩＤに結合される。これは、ＳＱＵＩＤ１６の
Ｉｃを抑制するには十分である。入力Ｎ上に信号入力が
あると、ＳＱＵＩＤ１６のＩｃを抑制しないように機能
する。したがって、制御ライン（入力１〜Ｎ）は論理的
に反転される。図１および図２の実施形態によれば、全
ての入力が非反転であるゲートはＮＯＲ機能を備え、全
ての入力が反転のゲートはＡＮＤ機能を備える。
【００２８】図４は、図３と同じ反転器を含む１対の同
一論理ゲート・アセンブリ５０を有する、本発明の別の
実施形態１００を示す。第１および第２論理ゲート回路
５０，５０’は、出力ＳＱＵＩＤ３１，３１’がＤＣ電
源２０と接地との間に直列に接続されていることを除い
て、図３の超電導論理ゲート・アセンブリと同一であ
る。この接続形態により、ある論理ゲート・アセンブリ
から他の論理ゲート・アセンブリに電流が再循環するこ
とが可能となり、その結果、全電流要求量は無視し得る
程度となる。出力ＳＱＵＩＤ３１，３１’を直列に構成
したことにより、ゲート間の大きな分離抵抗器が不要と
なり、ジョセフソン接合を適用した場合の特徴である、
電力消費の低減および数ＧＨｚ動作への対応が可能とな
る。
一論理ゲート・アセンブリ５０を有する、本発明の別の
実施形態１００を示す。第１および第２論理ゲート回路
５０，５０’は、出力ＳＱＵＩＤ３１，３１’がＤＣ電
源２０と接地との間に直列に接続されていることを除い
て、図３の超電導論理ゲート・アセンブリと同一であ
る。この接続形態により、ある論理ゲート・アセンブリ
から他の論理ゲート・アセンブリに電流が再循環するこ
とが可能となり、その結果、全電流要求量は無視し得る
程度となる。出力ＳＱＵＩＤ３１，３１’を直列に構成
したことにより、ゲート間の大きな分離抵抗器が不要と
なり、ジョセフソン接合を適用した場合の特徴である、
電力消費の低減および数ＧＨｚ動作への対応が可能とな
る。
【００２９】図５は、本発明による超電導ジョセフソン
・ランダム・アクセス・メモリ１５０を示す。超電導ジ
ョセフソン・ランダム・アクセス・メモリ１５０は、行
アドレス信号を行選択信号に変換し、ランダム・アクセ
ス・メモリにおいてアドレスすべき行を選択する行アド
レス・デコーダ１５２と、列アドレス信号を列選択信号
に変換し、ランダム・アクセス・メモリにおいてアドレ
スすべき列を選択する列アドレス・デコーダ１５４とを
含む。周知のように、デコーダ１５２，１５４の各々
は、ｎ個の入力に応答し、２n通りの出力からの選択を
行う。これらは、行選択信号および列選択信号として識
別される。行アドレス・デコーダ１５２および列アドレ
ス・デコーダ１５４は超電導であり、図１および図２の
ＮＯＲゲートを用いて実現可能である。通常、論理アド
レス信号およびそれらの相補信号双方がＮＯＲゲート・
アレイに供給される。しかしながら、この回路では、相
補アドレス信号は、必要な場合に、ＮＯＲゲート入力を
反転することによって、内部で発生することができる
（図３において説明し示した通りである）。したがっ
て、相補値を外部から供給する必要はない。行および列
選択信号は、アドレスされるメモリ・セル１５６を含む
超電導ジョセフソンＲＡＭに印加される。この超電導ジ
ョセフソンＲＡＭは従来からの構造であり、ジョセフソ
ン接合を利用して超電導状態で動作する。
・ランダム・アクセス・メモリ１５０を示す。超電導ジ
ョセフソン・ランダム・アクセス・メモリ１５０は、行
アドレス信号を行選択信号に変換し、ランダム・アクセ
ス・メモリにおいてアドレスすべき行を選択する行アド
レス・デコーダ１５２と、列アドレス信号を列選択信号
に変換し、ランダム・アクセス・メモリにおいてアドレ
スすべき列を選択する列アドレス・デコーダ１５４とを
含む。周知のように、デコーダ１５２，１５４の各々
は、ｎ個の入力に応答し、２n通りの出力からの選択を
行う。これらは、行選択信号および列選択信号として識
別される。行アドレス・デコーダ１５２および列アドレ
ス・デコーダ１５４は超電導であり、図１および図２の
ＮＯＲゲートを用いて実現可能である。通常、論理アド
レス信号およびそれらの相補信号双方がＮＯＲゲート・
アレイに供給される。しかしながら、この回路では、相
補アドレス信号は、必要な場合に、ＮＯＲゲート入力を
反転することによって、内部で発生することができる
（図３において説明し示した通りである）。したがっ
て、相補値を外部から供給する必要はない。行および列
選択信号は、アドレスされるメモリ・セル１５６を含む
超電導ジョセフソンＲＡＭに印加される。この超電導ジ
ョセフソンＲＡＭは従来からの構造であり、ジョセフソ
ン接合を利用して超電導状態で動作する。
【００３０】超電導ランダム・アクセス・メモリ１５０
は、１ナノ秒未満のアクセス時間を有し、保持状態では
極低温動作を行い、電力消散は皆無である。図１のＮＯ
Ｒゲートを用いて実現した行アドレス・デコーダ１５２
および列アドレス・デコーダ１５４と共に利用する場
合、超電導ランダム・アクセス・メモリ１５０では、ア
ドレス・デコーダ回路に必要な電力および電流が減少す
る。この結果、行アドレス・デコーダ１５２と列アドレ
ス・デコーダ１５４間で電流の再循環が行われ、引き出
される総電流は無視し得る程度となる。
は、１ナノ秒未満のアクセス時間を有し、保持状態では
極低温動作を行い、電力消散は皆無である。図１のＮＯ
Ｒゲートを用いて実現した行アドレス・デコーダ１５２
および列アドレス・デコーダ１５４と共に利用する場
合、超電導ランダム・アクセス・メモリ１５０では、ア
ドレス・デコーダ回路に必要な電力および電流が減少す
る。この結果、行アドレス・デコーダ１５２と列アドレ
ス・デコーダ１５４間で電流の再循環が行われ、引き出
される総電流は無視し得る程度となる。
【００３１】以上、本発明をその好適な実施形態に関し
て説明したが、本発明の精神および範囲から逸脱するこ
となく、多数の変更も可能であることは理解されよう。
かかる変更は全て、特許請求の範囲内に該当することを
意図するものである。
て説明したが、本発明の精神および範囲から逸脱するこ
となく、多数の変更も可能であることは理解されよう。
かかる変更は全て、特許請求の範囲内に該当することを
意図するものである。
【図１】本発明による超電導ＮＯＲゲート・アセンブリ
の好適な実施形態を示す図である。
の好適な実施形態を示す図である。
【図２】図１に示すアセンブリの代替実施形態を示す。
【図３】図１のＮＯＲゲート以外の論理機能を実現する
ために使用可能な、本発明による超電導論理ゲート・ア
センブリの回路図である。
ために使用可能な、本発明による超電導論理ゲート・ア
センブリの回路図である。
【図４】ＤＣ電源に直列に接続された出力回路に複数の
超電導論理ゲート・アセンブリを接続した、本発明の別
の実施形態の回路図である。
超電導論理ゲート・アセンブリを接続した、本発明の別
の実施形態の回路図である。
【図５】行および列アドレス・デコーダに図１のＮＯＲ
ゲート・アセンブリを利用した、本発明による超電導ラ
ンダム・アクセス・メモリのブロック図である。
ゲート・アセンブリを利用した、本発明による超電導ラ
ンダム・アクセス・メモリのブロック図である。
１０ ＮＯＲゲート・アセンブリ
１２ 論理ゲート回路
１４ 出力回路
１６ ＳＱＵＩＤ
１８ ジョセフソン接合デバイス
２０ ＤＣ電源
２２ 抵抗器
フロントページの続き
(56)参考文献 特開 平10−269783（ＪＰ，Ａ)
特開 平８−172352（ＪＰ，Ａ)
特開 平６−334512（ＪＰ，Ａ)
Ｌｉｋｈａｒｅｖ， Ｋ．Ｋ． Ｓｅ
ｍｅｎｏｖ， Ｖ．Ｋ．，ＲＳＦＱ ｌ
ｏｇｉｃ／ｍｅｍｏｒｙ ｆａｍｉｌ
ｙ：ａ ｎｅｗ Ｊｏｓｅｐｈｓｏｎ−
ｊｕｎｃｔｉｏｎ ｔｅｃｈｎｏｌｏｇ
ｙ ｆｏｒ ｓｕｂ−ｔｅｒａｈｅｒｔ
ｚ−ｃｌｏｃｋ−ｆｒｅｑｕｅｎｃｙ
ｄｉｇｉｔ，Ａｐｐｌｉｅｄ Ｓｕｐｅ
ｒｃｏｎｄｕｃｔｉｖｉｔｙ， ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ，米国,
ＩＥＥＥ，1991年 ３月31日，Ｖｏｌｕ
ｍｅ： １ Ｉｓｓｕｅ： １ ，３
−28
Ｐｏｌｏｎｓｋｙ， Ｓ．Ｖ．； Ｓ
ｅｍｅｎｏｖ， Ｖ．Ｋ．； Ｂｕｎｙ
ｋ， Ｐ．Ｉ．； Ｋｉｒｉｃｈｅｎｋ
ｏ， Ａ．Ｆ．； Ｋｉｄｉｙａｒｏｖ
−Ｓｈｅｖｃｈｅｎｋｏ， Ａ．Ｙ
ｕ．； Ｍｕｋｈａｎｏｖ，Ｎｅｗ Ｒ
ＳＦＱ ｃｉｒｃｕｉｔｓ （Ｊｏｓｅ
ｐｈｓｏｎ ｊｕｎｃｔｉｏｎ ｄｅｇ
ｉｔａｌ ｄｅｖｉｃｅｓ） ，Ａｐｐ
ｌｉｅｄ Ｓｕｐｅｒｃｏｎｄｕｃｔｉ
ｖｉｔｙ， ＩＥＥＥ Ｔｒａｎｓａｃ
ｔｉｏｎｓ，米国，ＩＥＥＥ，1993年
３月31日，Ｖｏｌｕｍｅ： ３ Ｉｓｓ
ｕｅ： １ Ｐａｒｔ： ４ ，2566
−2577
Ｋｗｏｎｇ，Ｙ．Ｋ．； Ｎａｎｄａ
ｋｕｍａｒ， Ｖ．，Ｅｘｐｅｒｉｍｅ
ｎｔａｌ ｅｖａｌｕａｔｉｏｎ ｏｆ
ｓｏｍｅ ｒａｐｉｄ ｓｉｎｇｌｅ
ｆｌｕｘ ｑｕａｎｔｕｍ ｃｅｌｌ
ｓ，Ａｐｐｌｉｅｄ Ｓｕｐｅｒｃｏｎ
ｄｕｃｔｉｖｉｔｙ， ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎｓ，米国，ＩＥＥ
Ｅ，1993年 ３月31日，Ｖｏｌｕｍｅ：
３ Ｉｓｓｕｅ： １ Ｐａｒｔ：
４，2666 −2670
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/195 ZAA
Claims (12)
- 【請求項１】 超電導論理ゲート・アセンブリにおい
て、 複数の論理入力であって、各入力がＳＱＵＩＤに結合さ
れており、各ＳＱＵＩＤが、当該ＳＱＵＩＤへの前記論
理入力における信号レベル変化に応答して前記ＳＱＵＩ
Ｄの出力に生ずるヒステリシスを除去する抵抗を含む、
論理入力と、 各ＳＱＵＩＤに結合されたＤＣバイアスと、 各ＳＱＵＩＤに結合され、前記論理入力に応答して論理
出力を与える出力回路と、を備える超電導論理ゲート・
アセンブリ。 - 【請求項２】 請求項１記載の超電導論理ゲート・アセ
ンブリにおいて、 各論理入力が変成器に結合されており、該変成器を介し
て電流が前記論理入力と基準電位との間を流れ、前記変
成器が前記入力を前記ＳＱＵＩＤに結合する、超電導論
理ゲート・アセンブリ。 - 【請求項３】 請求項２記載の超電導論理ゲート・アセ
ンブリにおいて、 各変成器が、前記ＳＱＵＩＤ内に巻線を有し、各ＳＱＵ
ＩＤ内の前記抵抗が、前記巻線および前記ＳＱＵＩＤ内
のジョセフソン接合に結合された少なくとも１つの抵抗
器である、超電導論理ゲート・アセンブリ。 - 【請求項４】 請求項３記載の超電導論理ゲート・アセ
ンブリにおいて、各抵抗器が、前記ＤＣバイアスと前記
出力回路との間にある直列回路に結合されている、超電
導論理ゲート・アセンブリ。 - 【請求項５】 請求項１記載の超電導論理ゲート・アセ
ンブリにおいて、 前記出力回路が、前記ＤＣバイアスと基準電位との間に
結合された少なくとも１つの出力ＳＱＵＩＤを備え、該
少なくとも１つのＳＱＵＩＤが、前記少なくとも１つの
出力ＳＱＵＩＤへの入力における信号レベル変化に応答
して前記論理出力に生成されるヒステリシスを除去する
少なくとも１つの出力抵抗を含む、超電導論理ゲート・
アセンブリ。 - 【請求項６】 請求項１記載の超電導論理ゲート・アセ
ンブリにおいて、 各ＳＱＵＩＤが、当該ＳＱＵＩＤへの論理入力における
信号レベル変化に応答して、前記抵抗により臨界減衰を
受ける、超電導論理ゲート・アセンブリ。 - 【請求項７】 超電導論理ゲート・アセンブリにおい
て、 論理ゲート回路に結合された複数の論理入力と、前記論
理ゲート回路に結合され、前記論理ゲート回路に印加さ
れる論理入力信号に応答し、論理出力信号を与える出力
回路と、 前記論理ゲート回路に結合されたＤＣバイアスと、を備
え、 前記出力回路が、論理出力信号を与える論理出力を含
み、前記出力回路が、前記ＤＣバイアスと基準電位との
間に結合された少なくとも１つの出力ＳＱＵＩＤを含
み、該少なくとも１つの出力ＳＱＵＩＤが、当該少なく
とも１つの出力ＳＱＵＩＤへの入力における信号レベル
変化に応答して前記論理出力信号内に生成されるヒステ
リシスを除去する少なくとも１つの出力抵抗を含む、超
電導論理ゲート・アセンブリ。 - 【請求項８】 請求項７記載の超電導論理ゲート・アセ
ンブリにおいて、 前記出力抵抗が、前記ＤＣバイアスと前記基準電位との
間に結合され、前記少なくとも１つの出力ＳＱＵＩＤへ
の入力における前記信号レベル変化に応答して臨界減衰
を与える、少なくとも１つの抵抗器である、超電導論理
ゲート・アセンブリ。 - 【請求項９】 超電導論理ゲート・アセンブリにおい
て、 第１論理ゲート回路に結合された複数の第１論理入力
と、前記第１論理ゲート回路に結合され、該第１論理ゲ
ート回路に印加される第１論理入力信号に応答して、第
１論理出力信号を与える第１出力回路と、 第２論理ゲート回路に結合された複数の第２論理入力
と、前記第２論理ゲート回路に結合され、該第２論理ゲ
ート回路に印加される第２論理入力信号に応答して、第
２論理出力信号を与える第２出力回路と、 前記第１および第２論理ゲート回路に結合されたＤＣバ
イアスと、 を備え、前記第１および第２出力回路が、それぞれ、前
記第１および第２論理出力信号を与える論理出力を含
み、前記第１および第２出力回路が、各々、前記ＤＣバ
イアスと基準電位との間に結合された少なくとも１つの
出力ＳＱＵＩＤを含み、各出力ＳＱＵＩＤが、当該少な
くとも１つの出力ＳＱＵＩＤへの入力における信号レベ
ル変化に応答して前記論理出力信号内に生成されるヒス
テリシスを除去する少なくとも１つの出力抵抗を含み、 前記出力ＳＱＵＩＤが、前記ＤＣバイアスと前記基準電
位との間に結合されている、超電導論理ゲート・アセン
ブリ。 - 【請求項１０】 請求項９記載の超電導論理ゲート・ア
センブリにおいて、 各出力抵抗が、前記ＤＣバイアスと前記基準電位との間
に結合され、各出力ＳＱＵＩＤへの入力における信号レ
ベル変化に応答して臨界減衰を与える、少なくとも１つ
の抵抗器である、超電導論理ゲート・アセンブリ。 - 【請求項１１】 請求項９記載の超電導論理ゲート・ア
センブリにおいて、 前記第１および第２出力回路の出力信号が、それぞれ、
前記第１および第２の複数の論理入力のＮＯＲ機能であ
る、超電導論理ゲート・アセンブリ。 - 【請求項１２】 超電導ＮＯＲゲート・アセンブリにお
いて、 複数の論理入力であって、各論理入力が入力ＳＱＵＩＤ
に結合され、各入力ＳＱＵＩＤが、当該入力ＳＱＵＩＤ
への論理入力における論理レベル変化に応答して前記入
力ＳＱＵＩＤの出力に生成されるヒステリシスを除去す
る入力抵抗を含む、複数の論理入力と、 各入力ＳＱＵＩＤに結合されたＤＣバイアスと、 を備え、各論理入力が、異なる入力ＳＱＵＩＤ内に巻線
を含み、該巻線がＤＣバイアスに結合された変成器に結
合されており、 各入力ＳＱＵＩＤの前記入力抵抗が、前記巻線と、少な
くとも２つのジョセフソン接合間の接合点との間に結合
され、各抵抗が直列回路に結合されており、 前記ＤＣバイアスに結合され、前記複数の論理入力のＮ
ＯＲ機能である出力信号を生成し、前記ＤＣバイアスと
基準電位との間に結合された少なくとも１つの出力ＳＱ
ＵＩＤを有する出力回路であって、該少なくとも１つの
出力ＳＱＵＩＤが、当該少なくとも１つの出力ＳＱＵＩ
Ｄへの入力における信号レベル変化に応答して前記出力
信号内に生成されるヒステリシスを除去する少なくとも
１つの出力抵抗を含む、出力回路、を備える超電導ＮＯ
Ｒゲート・アセンブリ。
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-
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-
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-
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