CN111903060A - 具有经由感应耦合而分配的时钟信号的超导集成电路 - Google Patents
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Abstract
提供了具有经由感应耦合而分配的时钟信号的超导集成电路以及相关方法。一种方法包括提供D触发器，该D触发器具有被耦合以从时钟线接收时钟脉冲的时钟端子、数据输入端子和数据输出端子。D触发器还可以包括耦合在第一端子与第二端子之间的第一约瑟夫森结(JJ)。D触发器还可以包括耦合在第三端子与第四端子之间的超导量子干扰器件(SQUID)，其中形成在第一JJ与SQUID之间的感应回路被配置为：在输入数据信号的状态为高时，响应于接收到第一时钟脉冲而存储磁通量子，并且被配置为：在输入数据信号的状态为低时，响应于接收到第二时钟脉冲而湮灭所存储的磁通量子。
Description
背景技术
在诸如数字处理器等电子设备中，使用的基于半导体的集成电路包括基于互补金属氧化物半导体(CMOS)技术的数字电路。但是，CMOS技术在器件尺寸方面已经达到极限。另外，基于CMOS技术的数字电路在高时钟速度下的功耗已经日益成为高性能数字电路和系统中的限制因素。
例如，数据中心中的服务器消耗越来越多的功率。功耗是在CMOS电路不活动时由于能量耗散而造成的功率损耗的一部分。这是因为，即使这样的电路是不活动的并且不消耗任何动态功率，但是由于需要保持CMOS晶体管的状态，这样的电路仍然消耗功率。另外，由于CMOS电路是使用DC电压供电的，因此即使在CMOS电路不活动时也会存在一定量的电流泄漏。因此，即使当这样的电路不处理信息时，不仅由于需要保持CMOS晶体管的状态而且由于电流泄漏而浪费了一定量的功率。
基于CMOS技术的使用处理器及相关组件的替代方法是使用基于超导逻辑的器件。
发明内容
在一个示例中，本公开涉及一种集成电路，该集成电路包括至少一个D触发器，该至少一个D触发器被配置为接收时钟信号，接收输入数据信号，并且提供输出数据信号。该集成电路还可以包括：被耦合以向至少一个D触发器提供时钟信号的时钟线。该集成电路还可以包括返回时钟线，其中时钟线和返回时钟线跨堆叠驱动器两端而被连接，以提供用于驱动时钟信号的电流。该集成电路还可以包括D触发器。D触发器可以包括：被耦合用于经由时钟线接收时钟信号的时钟端子；被耦合用于从数据线接收输入数据信号的数据输入端子；以及被耦合以提供输出数据信号的数据输出端子。
D触发器还可以包括：耦合在数据输入端子与第一端子之间的第一电感器、耦合在第一端子与第二端子之间的第一约瑟夫森结(JJ)。D触发器还可以包括：耦合在第一端子与第三端子之间的第二电感器、以及耦合在第三端子与第四端子之间的超导量子干扰器件(SQUID)，其中形成在第一JJ与SQUID之间的感应回路被配置为：在输入数据信号的状态为高时，响应于经由时钟线接收到第一时钟脉冲而存储磁通量子，并且其中感应回路被配置为：在输入数据信号的状态为低时，响应于经由时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。
在另一方面，本公开涉及提供一种时钟分配网络，时钟分配网络包括被耦合以提供包括时钟脉冲的时钟信号的时钟线。该方法还可以包括提供至少一个D触发器，该至少一个DD触发器具有：被耦合用于经由时钟线接收时钟信号的时钟端子、被耦合用于接收输入数据信号的数据输入端子、以及被耦合以提供输出数据信号的数据输出端子。D触发器还可以包括耦合在数据输入端子与第一端子之间的第一电感器、耦合在第一端子与第二端子之间的第一约瑟夫森结(JJ)。D触发器还可以包括耦合在第一端子与第三端子之间的第二电感器、以及耦合在第三端子与第四端子之间的超导量子干扰器件(SQUID)，其中形成在第一JJ与SQUID之间的感应回路被配置为：在输入数据信号的状态为高时，响应于经由时钟线接收到第一时钟脉冲而存储磁通量子，并且其中感应回路被配置为：在输入数据信号的状态为低时，响应于经由时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。
在另一方面，本公开涉及一种集成电路，该集成电路包括用于承载数据信号的多个数据线。该集成电路还可以包括用于承载时钟信号的多个时钟线，其中多个时钟线中的每个被配置为感应线，使得多个时钟线中的每个不包括用于驱动任何时钟信号的任何约瑟夫森传输线(JTL)组件。该集成电路还可以包括至少一个D触发器。D触发器还可以包括：被耦合用于经由时钟线接收时钟信号的时钟端子；被耦合以接收输入数据信号的数据输入端子；以及被耦合以提供输出数据信号的数据输出端子。D触发器还可以包括：耦合在数据输入端子与第一端子之间的第一电感器、耦合在第一端子与第二端子之间的第一约瑟夫森结(JJ)。D触发器还可以包括：耦合在第一端子与第三端子之间的第二电感器、以及耦合在第三端子与第四端子之间的超导量子干扰器件(SQUID)，其中形成在第一JJ与SQUID之间感应回路被配置为：在输入数据信号的状态为高时，响应于经由时钟线接收到第一时钟脉冲而存储磁通量子，并且其中感应回路被配置为：在输入数据信号的状态为低时，响应于经由时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。
提供本“发明内容”以便以简化的形式介绍一些概念，这些概念将在下面的“具体实施方式”中进一步描述。本“发明内容”既不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于限制所要求保护的主题的范围。
附图说明
本公开通过示例的方式示出并且不受附图的限制，在附图中，相似的附图标记指示相似的元素。附图中的元素被示出以为了简单且清楚，而不一定按比例绘制。
图1A示出了相位模式逻辑波形，图1B示出了根据一个示例的用于D触发器的操作环境；
图2示出了根据一个示例的与图1B的D触发器相对应的波形；
图3示出了根据一个示例的超导电路的图，该超导电路包括具有堆叠驱动器的图1B的D触发器；以及
图4示出了根据一个示例的超导电路的图，该超导电路包括具有堆叠驱动器的图1B的D触发器。
具体实施方式
本公开中描述的示例涉及具有经由感应耦合而分配的时钟信号的超导集成电路。某些示例还涉及包括诸如D触发器等超导器件的超导电路。某些示例包括不使用约瑟夫森传输线(JTL)的传输线(例如，感应线)。感应耦合的使用可以有利地允许在超导集成电路中，结合各种更有效的时钟分配方案。例如，在时钟等待时间可能不是很重要的情况下，可以使用连接到焊盘的单个感应线来提供时钟信号。甚至可以使用位于超导集成电路之外的时钟驱动器来驱动时钟信号，这又可以允许未被时钟驱动器使用的芯片区域用于其他目的。例如，位于相同尺寸的集成电路芯片上的逻辑电路的数目甚至可以更高。时钟信号可以使用各种方式被驱动，只要它们允许将电流驱动到感应时钟线上。例如，可以使用交流(AC)偏置驱动器和直流(DC)偏置驱动器。作为另一示例，可以使用片外时钟驱动器来驱动威尔金森分离器(Wilkinson splitter)提供时钟信号。
另外，因为用于分配时钟信号的感应线可以是差分的，所以这可以有利地允许驱动器被堆叠。堆叠驱动器(stacked driver)可以是AC偏置的或DC偏置的。堆叠驱动器的使用可以在对用于传输时钟信号的导体进行布线而所需要的芯片布局方面实现节省。这些超导器件也可以使用基于相位模式逻辑(PML)的器件。在基于PML的器件中，逻辑“1”可以被编码为相位高，而逻辑“0”可以被编码为相位低。高相位与低相位之间的过渡可以通过如下所述的单通量量子(SFQ)脉冲进行事件触发。这样的基于PML的器件可以包括PML电路，该PML电路可以充当低功率超导体逻辑电路。与CMOS晶体管不同，PML电路是使用基于约瑟夫森结的器件的超导体电路。示例性约瑟夫森结可以包括经由阻碍电流的区域耦合的两个超导体。阻碍电流的区域可以是超导体本身、金属区域或薄绝缘层的物理缩小。例如，超导体-绝缘体-超导体(SIS)类型的约瑟夫森结可以被实现为PML电路的一部分。作为示例，超导体是在没有电场的情况下可以承载直流电(DC)的材料。这种材料具有几乎为零的电阻。铌(一种示例性超导体)的临界温度(Tc)为9.3开尔文。在低于Tc的温度下，铌具有超导性；但是，在高于Tc的温度下，它表现为具有电阻的普通金属。因此，在SIS类型的约瑟夫森结中，超导体可以是铌超导体，而绝缘体可以是Al2O3势垒。在SIS型结中，当波函数隧道式贯穿势垒时，两个超导体中随时间变化的相位差会在两个超导体之间产生电势差。在PML电路中，在一个示例中，SIS型结可以是超导回路的一部分。当两个超导体之间的电势差在一个相变周期内相对于时间被积分时，通过回路的磁通量将以单个磁通量量子(a single quantum ofmagnetic flux)的整数倍发生变化。与单个磁通量量子相关联的电压脉冲称为单通量量子(single-flux-quantum，SFQ)脉冲。例如，过度阻尼约瑟夫森结会产生个体的单通量量子(SFQ)脉冲。在PML电路中，每个约瑟夫森结可以是一个或多个超导回路的一部分。跨结的相位差可以通过施加到回路的磁通量来调节。
包括传输线的各种PML电路可以通过根据需要通过电感器或其他组件耦合多个约瑟夫森结来形成。SFQ脉冲可以在至少一个时钟的控制下经由这些传输线传播。SFQ脉冲可以为正或负。例如，当正弦偏置电流被提供给结时，正脉冲和负脉冲都可以在相反的时钟相位期间在传输线上向右传播。由于不存在偏置电阻器，PML电路可以有利地具有零静态功耗。此外，可以使用交流(AC)电源为PML电路的至少某些组件供电，从而消除了接地返回电流。
示例性PML电路的构建块可以包括各种类型的逻辑门。示例性逻辑门包括“与”门、“或”门、逻辑“A和非B”门以及逻辑“与和或”(AND/OR)门。“A和非B”门可以具有两个输入和一个输出(Q)。除非输入脉冲B首先出现，否则输入脉冲A可以传播到输出Q。AND/OR门可以具有两个输入和两个输出(Q1和Q2)。一个输出(例如，Q1)可以提供逻辑“或”输出，而另一输出(例如，Q2)可以提供逻辑“与”输出。
图1A示出了相位模式逻辑波形，图1B示出了根据一个示例的用于D触发器110的操作环境100。在相位模式逻辑中，数字值可以被编码为约瑟夫森结(JJ)相位。高相位可以表示逻辑“1”，而低相位可以表示逻辑“0”。与倒数量子逻辑(reciprocal quantum logic，RQL)编码不同，这些值在RQL时钟周期内保持不变，因为复位JJ相位不需要倒数脉冲。例如，如果使用具有四个相位的AC时钟来给相位模式逻辑电路供电，则相位模式逻辑电路的输出可以在AC时钟的所有四个相位上保持不变。因此，有利地，就它们的响应于时钟的行为而言，该数据编码的持久性质可以被用在类似于CMOS逻辑的电路中。为了说明相位模式逻辑的示例，图1A示出了基于相同时钟(谐振器时钟)的非相位模式逻辑的行为和相位模式逻辑的行为。谐振器时钟可以是正弦时钟，其可以向包括相位模式逻辑器件的超导逻辑电路提供AC电。图1A示出了可以提供四相时钟的两个这样的时钟。在一个示例中，可以使用交叉布线变压器(未示出)来从两个谐振时钟产生四相时钟。例如，通过以缠绕方式或反绕方式将时钟线耦合到相应超导电路的栅极中的约瑟夫森结，可以得到时钟的四个相位。时钟的四个相位可以为单通量量子(SFQ)脉冲提供方向性。因此，例如，对于四相时钟，正脉冲可以在时钟的前沿从一个相移到下一相，并且在一个延迟周期之后到达输出，而负脉冲可以跟随一半的分离周期。如图1A所示，三个数据信号波形以实线示出了RQL波形，而相位模式逻辑波形以虚线示出。数据信号跨至少一个时钟周期是保持不变的。
相位模式逻辑可以使用超导逻辑门的修改版本，例如，倒数量子逻辑(RQL)门。这些门中的一些可以用作使用这些门而构建的通用组合逻辑的一部分，而其他门仅可以在状态元素内使用。可以使用诸如“与/或”门(其提供基本布尔功能)等门来设计使用相位模式逻辑的组合逻辑。在一个示例中，到这样的门的两个输入必须是相位对准的。换言之，两个输入必须以相同的相位到达输入，但是可以允许它们以不同的谐振器时钟周期到达。
继续参考图1A和图1B，图1A所示的任何数据信号可以由D触发器110经由DATA IN端子来接收。数据信号可以由约瑟夫森传输线(JTL)组件驱动。电感器L1 102可以被耦合以接收输入的数据信号。时钟信号可以由D触发器110经由CLOCK IN端子接收。如图1A所示，时钟信号可以是正弦时钟信号。替代地，时钟信号可以是可以用于控制D触发器110的各个方面的时序的一系列脉冲或其他类型的信号。在该示例中，图1B所示的时钟线(例如，CLOCKIN端子与CLOCK OUT端子之间的线)可以是感应线；因此，该时钟线不使用JTL来接收时钟信号、向任何设备(包括例如D触发器110)发射和分配时钟信号。D触发器110可以包括耦合在电感器L1 102与另一电感器L2 112之间的约瑟夫森结JJ1 114。D触发器110还可以包括另一电感器L3 104，通过该另一电感器L3 104可以经由DATA OUT端子提供数据输出。如图1B所示，包括JJ2 116和JJ3 118的超导量子干扰器件(SQUID)可以耦合在电感器L2 112与电感器L3 104之间。经由CLOCK IN端子接收的时钟信号可以经由CLOCK OUT端子输出。尽管图1B示出了以一定方式布置的D触发器110的一定数目的组件，但是可以存在更多或更少数目的不同地布置的组件。
就D触发器110的操作而言，在一个示例中，假定D触发器处于逻辑“0”状态，当输入信号(例如，经由DATA IN端子接收的信号)为高时，输入约瑟夫森结JJ1 114可以触发。在该示例中，约瑟夫森结JJ1 114的触发将磁通量子(fluxon)(例如，单个通量量子)顺时针放入使用电感器L2 112和SQUID形成的感应回路中。在该示例中，此时，DATA OUT端子处的数据输出信号的状态仍然为低。经由CLOCK IN端子接收的时钟脉冲将降低包括约瑟夫森结JJ2116和约瑟夫森结JJ3 118的SQUID的临界电流。作为该示例的一部分，这又导致SQUID触发，因为电流从使用电感器L2 112和SQUID形成的感应回路中的磁通量子(fluxon)流过SQUID。这可能导致SQUID湮灭电感器回路中的磁通量子，并且可能导致经由电感器L3 104向DATAOUT端子发送高信号。另一方面，当经由DATA IN端子接收的输入信号为低并且SQUID处于0状态时，在该示例中，在由电感器L1 102形成的感应回路中没有电流流动；因此，经由CLOCKIN端子接收的时钟脉冲不会改变SQUID的状态。
就D触发器110的操作而言，在该示例中，假定D触发器处于逻辑“1”状态，当输入信号(例如，经由DATA IN端子接收的信号)为低并且SQUID处于逻辑“1”状态时，有电流逆时针流过电感器L2 112。在该示例中，当经由CLOCK IN端子接收到时钟脉冲时，它将降低包括约瑟夫森结JJ2 116和约瑟夫森结JJ3 118的SQUID的临界电流。这又可能导致SQUID触发，因为电流从由电感L2 112形成的感应回路中的磁通量子流过SQUID。结果，SQUID将过渡到“0”状态，因为它已经在逆时针方向上被触发。因此，在该示例中，SQUID可以湮灭电感器L2 112中的磁通量子；结果，数据低信号经由DATA OUT端子被输出。另一方面，当输入信号(例如，经由DATA IN端子接收的信号)为高并且SQUID处于逻辑“1”状态时，没有电流流过电感器L2112；因此，经由CLOCK IN端子接收的时钟脉冲不会改变SQUID的状态。
如图1B所示用于将时钟信号驱动到D触发器110的CLOCK IN端子的时钟线可以是不使用任何约瑟夫森传输线(JTL)组件来驱动时钟信号的感应线。替代地或另外地，可以使用包括传输线的时钟分配网络来分配时钟信号；并且传输线可以不使用任何约瑟夫森传输线(JTL)组件来驱动时钟信号。在没有JTL的情况下，感应线或传输线可以是差分的，这可以有利地允许驱动器被堆叠。这进而可以实现在对用于传输时钟信号的导体进行布线而所需要的芯片布局方面的节省。关于图3和4提供了将堆叠驱动器与感应时钟传输线一起使用的附加细节。
图2示出了根据一个示例的与图1B的D触发器110相对应的波形200。CLOCK IN端子接收并且发射时钟信号(CLOCK)，CLOCK在该示例中为一系列脉冲。如图2所示，在时间T1，逻辑“1”被写入D触发器110。这是因为，在时间T1，输入数据信号和经由CLOCK IN端子接收的时钟信号中的每个都是逻辑高信号。在时间T2，逻辑“0”被写入D触发器110。这是因为，在时间T2，输入数据信号是逻辑低信号，而时钟信号是逻辑高信号。在时间T3，逻辑“1”被写入D触发器110(时钟信号是逻辑高信号，而输入数据信号是逻辑低信号)。在时间T4，当输入数据信号为逻辑低信号时，D触发器110的输出数据信号保持为高；然后，在时间T5，逻辑“0”被写入D触发器110，并且输出数据信号将其状态改变为逻辑低信号。
如前所述，通过不使用约瑟夫森传输线(JTL)，时钟线现在可以是传输线或感应线。进而，这可以有利地允许使用如关于图3和4说明的堆叠驱动器。堆叠驱动器可以是DC偏置的。
图3示出了根据一个示例的包括图1B的具有堆叠驱动器的D触发器的超导电路300的图。电流源302可以被配置为向一系列堆叠驱动器提供电流。包括两个约瑟夫森结的堆叠驱动器310可以用于驱动感应线312，其中该线的电感由电感器314表示。类似地，包括两个约瑟夫森结的堆叠驱动器320可以用于驱动感应线322，其中该线的电感由电感器324表示。此外，包括两个约瑟夫森结的堆叠驱动器330可以用于驱动感应线332，其中该线的电感由电感器334表示。
图4示出了根据一个示例的包括图1B的具有堆叠驱动器的D触发器的超导电路400的图。电流源402可以被配置为向一系列堆叠驱动器提供电流。包括两个约瑟夫森结的堆叠驱动器410可以用于驱动传输线412，其中该线的电阻由电阻器414表示。类似地，包括两个约瑟夫森结的堆叠驱动器420可以用于驱动传输线422，其中该线的电阻由电阻器416表示。此外，包括两个约瑟夫森结的堆叠驱动器430可以用于驱动传输线432，其中该线的电阻由电阻器418表示。虽然图3和4提供了堆叠驱动器，但是也可以使用非堆叠驱动器。非堆叠驱动器可以是DC偏置的或AC偏置的。
如前所述，感应时钟线不使用任何约瑟夫森传输线(JTL)组件来驱动时钟信号。替代地或另外地，可以使用包括传输线的时钟分配网络来分配时钟信号；并且传输线可以不使用任何约瑟夫森传输线(JTL)组件来驱动时钟信号。在没有JTL的情况下，感应线或传输线可以是差分的，这可以有利地允许驱动器被堆叠。这进而可以实现在对用于传输时钟信号的导体进行布线而所需要的芯片布局方面的节省。电感耦合的使用还可以有利地允许在超导集成电路中结合更有效的时钟分配方案。例如，在时钟等待时间可能不是很重要的情况下，可以使用连接到焊盘的单个感应线来提供时钟信号。甚至可以使用位于超导集成电路之外的时钟驱动器来驱动时钟信号，这又可以允许未被时钟驱动器使用的芯片区域用于其他目的。例如，位于相同尺寸的集成电路芯片上的逻辑电路的数目甚至可以更高。时钟信号可以使用各种方式被驱动，只要它们允许将电流驱动到感应时钟线上。例如，可以使用交流(AC)偏置驱动器和直流(DC)偏置驱动器。作为另一示例，可以使用片外时钟驱动器来驱动威尔金森分离器提供时钟信号。
总之，本公开涉及一种包括至少一个D触发器的集成电路，该至少一个D触发器被配置为接收时钟信号，接收输入数据信号，并且提供输出数据信号。该集成电路还可以包括时钟线，该时钟线被耦合以向至少一个D触发器提供时钟信号。该集成电路还可以包括返回时钟线，其中时钟线和返回时钟线跨堆叠驱动器而被连接，以提供用于驱动时钟信号的电流。该集成电路还可以包括D触发器。D触发器可以包括：被耦合用于经由时钟线接收时钟信号的时钟端子；被耦合用于从数据线接收输入数据信号的数据输入端子；以及被耦合以提供输出数据信号的数据输出端子。
D触发器还可以包括：耦合在数据输入端子与第一端子之间的第一电感器、耦合在第一端子与第二端子之间的第一约瑟夫森结(JJ)。D触发器还可以包括：耦合在第一端子与第三端子之间的第二电感器、以及耦合在第三端子与第四端子之间的超导量子干扰器件(SQUID)，其中形成在第一JJ与SQUID之间的感应回路被配置为：在输入数据信号的状态为高时，响应于经由时钟线接收到第一时钟脉冲而存储磁通量子，并且其中感应回路被配置为：在输入数据信号的状态为低时，响应于经由时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。
时钟线可以被耦合以从片外时钟驱动器或由片外驱动器驱动的威尔金森分离器中的至少一者接收时钟信号。时钟线可以是感应线。集成电路可以包括用于分配时钟信号的时钟分配网络，并且时钟线可以是传输线中的一个或多个传输线，其中每个传输线被配置为创建分配网络。时钟线可以不包括用于驱动时钟信号的任何约瑟夫森结传输线(JTL)组件。
SQUID可以包括：耦合在第三端子与第四端子之间的第二约瑟夫森结(JJ)，和耦合在第三端子与第四端子之间的第三约瑟夫森结(JJ)。
每个堆叠驱动器可以是DC偏置的堆叠驱动器。
在另一方面，本公开涉及提供一种时钟分配网络，时钟分配网络包括：被耦合以提供包括时钟脉冲的时钟信号的时钟线。该方法还可以包括提供至少一个D触发器，该至少一个D触发器具有：被耦合用于经由时钟线接收时钟信号的时钟端子；被耦合用于从数据线接收输入数据信号的数据输入端子；以及被耦合以提供输出数据信号的数据输出端子。D触发器还可以包括：耦合在据输入端子与第一端子之间的第一电感器、耦合在第一端子与第二端子之间的第一约瑟夫森结(JJ)。D触发器还可以包括：耦合在第一端子与第三端子之间的第二电感器、以及耦合在第三端子与第四端子之间的超导量子干扰器件(SQUID)，其中形成在第一JJ与SQUID之间的感应回路被配置为：在输入数据信号的状态为高时，响应于经由时钟线接收到第一时钟脉冲而存储磁通量子，并且其中感应回路被配置为：在输入数据信号的状态为低时，响应于经由时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。
时钟线可以被耦合以，从片外时钟驱动器或由片外驱动器驱动的威尔金森分离器中的至少一者接收时钟信号。时钟线可以是感应线。时钟线可以被耦合，以从直流(DC)偏置的堆叠驱动器接收时钟信号。时钟线可以被耦合，以经由交流(AC)偏置的驱动器接收时钟信号。
在另一方面，本公开涉及一种集成电路，该集成电路包括用于承载数据信号的多个数据线。该集成电路还可以包括用于承载时钟信号的多个时钟线，其中多个时钟线中的每个被配置为感应线，使得多个时钟线中的每个不包括用于驱动任何时钟信号的任何约瑟夫森传输线(JTL)组件。该集成电路还可以包括至少一个D触发器。D触发器还可以包括：被耦合用于经由时钟线接收时钟信号的时钟端子；被耦合用于从数据线接收输入数据信号的数据输入端子；以及被耦合以提供输出数据信号的数据输出端子。D触发器还可以包括：耦合在数据输入端子与第一端子之间的第一电感器、耦合在第一端子与第二端子之间的第一约瑟夫森结(JJ)。D触发器还可以包括：耦合在第一端子与第三端子之间的第二电感器、以及耦合在第三端子与第四端子之间的超导量子干扰器件(SQUID)，其中形成在第一JJ与SQUID之间感应回路被配置为：在输入数据信号的状态为高时，响应于经由时钟线接收到第一时钟脉冲而存储磁通量子，并且其中感应回路被配置为：在输入数据信号的状态为低时，响应于经由时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。
时钟线可以被耦合以从片外时钟驱动器或由片外驱动器驱动的威尔金森分离器中的至少一者接收时钟信号。时钟线可以是感应线。时钟线可以被耦合，以从直流(DC)偏置的堆叠驱动器接收时钟信号。时钟线可以被耦合，以经由交流(AC)偏置的驱动器接收时钟信号。
应当理解，本文中描述的方法、模块和组件仅仅是示例性的。替代地或另外地，本文中描述的功能可以至少部分由一个或多个硬件逻辑组件执行。例如而非限制，可以使用的说明性类型的硬件逻辑组件包括现场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、系统级芯片系统(SOC)、复杂可编程逻辑器件(CPLD)等。在抽象但仍然明确的意义上，用于实现相同功能的组件的任何布置有效地“关联”，从而实现期望功能。因此，本文中被组合以实现特定功能的任何两个组件可以被视为彼此“关联”，从而实现期望功能，而与架构或中间组件无关。同样，如此关联的任何两个组件也可以视为彼此“可操作地连接”或“耦合”以实现期望功能。
与本公开中描述的示例相关联的功能还可以包括存储在非暂态介质中的指令。如本文中使用的，术语“非暂态介质”是指存储引起诸如处理器等机器以特定方式操作的数据和/或指令的任何介质。示例性非暂态介质包括非易失性介质和/或易失性介质。非易失性介质包括例如硬盘、固态驱动器、磁盘或磁带、光盘或磁带、闪存、EPROM、NVRAM、PRAM或其他这样的介质、或者这样的介质的网络版本。易失性介质包括例如动态存储器，诸如DRAM、SRAM、高速缓存或其他这样的介质。非暂态介质与传输介质不同，但是可以与传输介质结合使用。传输介质用于向机器或从机器传输数据和/或指令。示例性传输介质包括同轴电缆、光缆、铜线和无线介质，诸如无线电波。
此外，本领域技术人员将认识到，上述操作的功能之间的边界仅是说明性的。多个操作的功能可以组合为单个操作，和/或单个操作的功能可以分布在其他操作中。此外，替代实施例可以包括特定操作的多个实例，并且操作的顺序在各种其他实施例中可以改变。
尽管本公开提供了特定示例，但是在不脱离如所附权利要求书中阐述的本公开的范围的情况下，可以进行各种修改和改变。因此，说明书和附图应当被认为是说明性的而不是限制性的，并且所有这样的修改旨在被包括在本公开的范围内。本文中针对特定示例描述的任何益处、优点或问题的解决方案均不应当被解释为任何或所有权利要求的关键、必需或必要特征或要素。
此外，本文中使用的术语“一个(a)”或“一个(an)”被定义为一个或多个。同样，在权利要求中使用诸如“至少一个”和“一个或多个”等介绍性短语不应当被解释为暗示：通过不定冠词“一个(a)”或“一个(an)”对另一权利要求要素进行的引入将包含这样的被引入的权利要求要素的任何特定权利要求限制为仅包含一个这样的要素的发明，即使同一权利要求包括介绍性短语“一个或多个”或“至少一个”以及不定冠词，诸如“一个(a)”或“一个(an)”。定冠词的使用也是如此。
除非另有说明，否则诸如“第一”和“第二”等术语用于任意地区分这样的术语所描述的元素。因此，这些术语不一定旨在指示这样的元素的时间或其他优先顺序。
Claims (14)
1.一种集成电路，包括：
至少一个D触发器，被配置为接收时钟信号，接收输入数据信号，并且提供输出数据信号；
时钟线，被耦合以向所述至少一个D触发器提供所述时钟信号；以及
返回时钟线，其中所述时钟线和所述返回时钟线跨堆叠驱动器而被连接，以提供用于驱动所述时钟信号的电流，并且其中所述至少一个D触发器还包括：
时钟端子，被耦合用于经由所述时钟线接收所述时钟信号，
数据输入端子，被耦合用于接收所述输入数据信号，
数据输出端子，被耦合以提供所述输出数据信号，
第一电感器，被耦合在所述数据输入端子与第一端子之间，第一约瑟夫森结(JJ)，被耦合在所述第一端子与第二端子之间，以及
第二电感器，被耦合在所述第一端子与第三端子之间，以及
超导量子干扰器件(SQUID)，被耦合在所述第三端子与第四端子之间，其中形成在所述第一JJ与所述SQUID之间的感应回路被配置为：在所述输入数据信号的状态为高时，响应于经由所述时钟线接收到第一时钟脉冲而存储磁通量子，并且其中所述感应回路被配置为：在所述输入数据信号的状态为低时，响应于经由所述时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。
2.根据权利要求1所述的集成电路，其中所述时钟线被耦合以从片外时钟驱动器或由片外驱动器驱动的威尔金森分离器中的至少一者接收所述时钟信号。
3.根据权利要求1所述的集成电路，其中所述SQUID包括：耦合在所述第三端子与所述第四端子之间的第二约瑟夫森结(JJ)，和耦合在所述第三端子与所述第四端子之间的第三约瑟夫森结(JJ)。
4.根据权利要求1所述的集成电路，其中所述时钟线是感应线。
5.根据权利要求1所述的集成电路，还包括用于分配所述时钟信号的时钟分配网络，并且其中所述时钟线是被配置为创建所述分配网络的传输线中的一个或多个传输线。
6.根据权利要求1所述的集成电路，其中所述时钟线不包括用于驱动所述时钟信号的任何约瑟夫森结传输线(JTL)组件。
7.根据权利要求1所述的集成电路，其中每个堆叠驱动器是DC偏置的堆叠驱动器。
8.一种方法，包括：
提供时钟分配网络，所述时钟分配网络包括时钟线，所述时钟线被耦合以提供包括时钟脉冲的时钟信号；以及
提供至少一个D触发器，所述至少一个D触发器包括：
时钟端子，被耦合用于经由所述时钟线接收所述时钟信号，
数据输入端子，被耦合用于接收输入数据信号，
数据输出端子，被耦合以提供输出数据信号，
第一电感器，被耦合在所述数据输入端子与第一端子之间，
第一约瑟夫森结(JJ)，被耦合在所述第一端子与第二端子之间，以及
第二电感器，被耦合在所述第一端子与第三端子之间，以及
超导量子干扰器件(SQUID)，被耦合在所述第三端子与第四端子之间，其中形成在所述第一JJ与所述SQUID之间的感应回路被配置为：在所述输入数据信号的状态为高时，响应于经由所述时钟线接收到第一时钟脉冲而存储磁通量子，并且其中所述感应回路被配置为：在所述输入数据信号的状态为低时，响应于经由所述时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。
9.根据权利要求8所述的方法，其中所述时钟线被耦合，以从片外时钟驱动器或由片外时钟驱动器驱动的威尔金森分离器中的至少一者接收所述时钟信号。
10.根据权利要求8所述的方法，其中所述时钟线被耦合以从直流(DC)偏置的堆叠驱动器接收所述时钟信号。
11.根据权利要求8所述的方法，其中所述时钟线被耦合以从逻辑时钟谐振器接收所述时钟信号。
12.根据权利要求8所述的方法，其中所述时钟线被耦合以经由交流(AC)偏置的驱动器接收所述时钟信号。
13.根据权利要求8所述的方法，其中所述时钟线是感应线。
14.根据权利要求9所述的方法，其中所述时钟线不包括用于驱动所述时钟信号的任何约瑟夫森结传输线(JTL)组件。
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