JPS58144949A - ジヨセフソン効果を用いた桁上げ信号発生回路 - Google Patents
ジヨセフソン効果を用いた桁上げ信号発生回路Info
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- JPS58144949A JPS58144949A JP57027616A JP2761682A JPS58144949A JP S58144949 A JPS58144949 A JP S58144949A JP 57027616 A JP57027616 A JP 57027616A JP 2761682 A JP2761682 A JP 2761682A JP S58144949 A JPS58144949 A JP S58144949A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はジッセフノン効果を用いた論理果横（ロ）路に
関する。
関する。
ジョセ７ノン接合を、用いたスイッチング・ゲート回路
は低消費電力、高速スイッチング％注を有しており、種
々の論理回路、９１えば加算器、５Ｉ！算器等を該ジ冒
セフソン接合ゲート回路で構成した場合、ｆｉめて高速
の演算装置をもっ集積回路が実現てきる。４Ｉｖｃ演算
回路として最も基本的な回路である加算器の高速化を図
ることは、加算器を組み合わすことで構成される乗Ｓ器
の高速化にもりながシ、極めて重要である。
は低消費電力、高速スイッチング％注を有しており、種
々の論理回路、９１えば加算器、５Ｉ！算器等を該ジ冒
セフソン接合ゲート回路で構成した場合、ｆｉめて高速
の演算装置をもっ集積回路が実現てきる。４Ｉｖｃ演算
回路として最も基本的な回路である加算器の高速化を図
ることは、加算器を組み合わすことで構成される乗Ｓ器
の高速化にもりながシ、極めて重要である。
る加算器を考える。
第ｎ番目のビットの和ＩＭ号δｎ９桁上げ信号Ｃｎは２
道数Ａ、Ｂｏ第ｎ番目のビットであるＡＨ。
道数Ａ、Ｂｏ第ｎ番目のビットであるＡＨ。
Ｂ、とｊｌ！ｎ−ｘ番目のビットの桁上げ信号ＣＢ−１
とから生成される。そのｆＩｊＩ塩入は８ｎ＝Ａｎ−Ｂ
ｎ−Ｃｎ−ｔ＋Ａｎ−Ｂｎ、Ｃｎ−５十Ａｎ＠Ｂｎ−Ｕ
ｎ−１＋Ａｎ−ＨＢ−ＣＢ−１ＣＢｘＡｎ 、 ｋ３ｎ
十Ｂｎ −Ｃｎ −ｓ ＋Ａｎ −Ｃｎ−ｓ （
υで表わすことができる。
とから生成される。そのｆＩｊＩ塩入は８ｎ＝Ａｎ−Ｂ
ｎ−Ｃｎ−ｔ＋Ａｎ−Ｂｎ、Ｃｎ−５十Ａｎ＠Ｂｎ−Ｕ
ｎ−１＋Ａｎ−ＨＢ−ＣＢ−１ＣＢｘＡｎ 、 ｋ３ｎ
十Ｂｎ −Ｃｎ −ｓ ＋Ａｎ −Ｃｎ−ｓ （
υで表わすことができる。
ＩＮ図にジョセフソン集積回路による桁上げ信号発生回
路の従来列を示す、第１図（ａ）はその回路構成を示し
たもので、同一の臨界電Ｒ値を有する２つのジョセフソ
ン接合１０．ｌｌと、こレラｔ＊気的に結合するインダ
クタンス１２とからなるループ回路のグー）１１ｍ１ｇ
の臨界電流１直地をこれと磁気的に結合する入力電流路
１３．１４゜１５を流れる入力電流１ｃＫよｎｉ制御す
ることで前記ジョセフソン接合１０．１１ｔ−零電圧状
朦から電圧状１ｉ［遷移させ、ゲート電ｌＪｔ１ｇを抵
抗１６で終端された出力線路１７に出方電流として注入
するスイッチング・ゲート回路でインターフェロメタ−
・ゲート回路と呼ばれる。１８はゲート電流供給路を表
わす。
路の従来列を示す、第１図（ａ）はその回路構成を示し
たもので、同一の臨界電Ｒ値を有する２つのジョセフソ
ン接合１０．ｌｌと、こレラｔ＊気的に結合するインダ
クタンス１２とからなるループ回路のグー）１１ｍ１ｇ
の臨界電流１直地をこれと磁気的に結合する入力電流路
１３．１４゜１５を流れる入力電流１ｃＫよｎｉ制御す
ることで前記ジョセフソン接合１０．１１ｔ−零電圧状
朦から電圧状１ｉ［遷移させ、ゲート電ｌＪｔ１ｇを抵
抗１６で終端された出力線路１７に出方電流として注入
するスイッチング・ゲート回路でインターフェロメタ−
・ゲート回路と呼ばれる。１８はゲート電流供給路を表
わす。
かかるインタフェロメタ−・ゲート回路では該ゲート回
路が電圧状ＷｉＫＴｏり、出力線路に有限電流が流れて
込る状態を論１１１に、該ゲート回路が零電烙状ｌｌに
あるときを論１１０に対応させる。
路が電圧状ＷｉＫＴｏり、出力線路に有限電流が流れて
込る状態を論１１１に、該ゲート回路が零電烙状ｌｌに
あるときを論１１０に対応させる。
第１図（ｂ）は該インター７エロメター・ゲート回路の
＊ｔｎ特注を示したもので、縦軸は零電圧状態よ〕電圧
状ｗＡＫ遷移するＩｇ ｍｓ横軸は３本の入力電流の総
和ＩＣ値である。
＊ｔｎ特注を示したもので、縦軸は零電圧状態よ〕電圧
状ｗＡＫ遷移するＩｇ ｍｓ横軸は３本の入力電流の総
和ＩＣ値である。
入力信号、ムｅ Ｂ１１ ＊ ０１ｍ −＊が全て論理
０の状−が、図中１９で、また入力信号Ａｎ、Ｂｎ、Ｃ
ｎ−１のうち１つだけが論Ｉｌｌの状ｍは図中２０でそ
れぞれ表わされ、該ゲート回路鉱零電圧状膳、従って桁
上は信号出力Ｃｎは論ＭＯとなる。入力信号Ａｎ 、Ｂ
ｎ 。
０の状−が、図中１９で、また入力信号Ａｎ、Ｂｎ、Ｃ
ｎ−１のうち１つだけが論Ｉｌｌの状ｍは図中２０でそ
れぞれ表わされ、該ゲート回路鉱零電圧状膳、従って桁
上は信号出力Ｃｎは論ＭＯとなる。入力信号Ａｎ 、Ｂ
ｎ 。
０Ｂ−１６うち２つが論Ｉｌｌの状部、および全てが論
理１の状躯はそれぞれ図中２１．２２で表わされ、該ゲ
ート回路は電圧状態に遷移し、桁上は信号出力Ｃｎは論
理ｌの状態とな９、有限の出力電流が終端抵抗１６に流
入する。以上の説明により該ゲート回路が前記（１）式
の論理を満たす桁上げ信号発生回路になっていることが
わかる。 。
理１の状躯はそれぞれ図中２１．２２で表わされ、該ゲ
ート回路は電圧状態に遷移し、桁上は信号出力Ｃｎは論
理ｌの状態とな９、有限の出力電流が終端抵抗１６に流
入する。以上の説明により該ゲート回路が前記（１）式
の論理を満たす桁上げ信号発生回路になっていることが
わかる。 。
しかしながら、該インター７エロメター・ゲート回路で
は第１図（ｂ） Ｋ示される如く、割ＩＩｌ特注が入力
電ｔＩｔｌｃに対し、φ、／Ｌ（ここでＬはインダクタ
ンス１２のインダクタンス値、φ０は磁束鰍子）の周期
で繰り返すため、図１９．２０の論理状Ｉｌｆ：該ゲー
ト回路の電比状態、２１．２２の論理状ｉｉｉ’を該ゲ
ート回路の電圧状態に設定するためのデバイス設計、
ａｌｆｆｉ上のマージンが袂く、かかる！！１１１Ｉ１
１％幌を有するゲート回路を集積回路として多数−実現
することは難しい、さらに該ゲート回路においては入力
電流路を３本設けねばな′らないか、デバイ曳構造上、
°各々の入力電流路とインダクタンス１２との磁気結合
度を同一にすることは峻しく、デバイス設計が極めて複
雑になる欠点があった。
は第１図（ｂ） Ｋ示される如く、割ＩＩｌ特注が入力
電ｔＩｔｌｃに対し、φ、／Ｌ（ここでＬはインダクタ
ンス１２のインダクタンス値、φ０は磁束鰍子）の周期
で繰り返すため、図１９．２０の論理状Ｉｌｆ：該ゲー
ト回路の電比状態、２１．２２の論理状ｉｉｉ’を該ゲ
ート回路の電圧状態に設定するためのデバイス設計、
ａｌｆｆｉ上のマージンが袂く、かかる！！１１１Ｉ１
１％幌を有するゲート回路を集積回路として多数−実現
することは難しい、さらに該ゲート回路においては入力
電流路を３本設けねばな′らないか、デバイ曳構造上、
°各々の入力電流路とインダクタンス１２との磁気結合
度を同一にすることは峻しく、デバイス設計が極めて複
雑になる欠点があった。
本発明は、上記のような欠点管解決するために設計性に
すぐれ製造上の余裕寂の大きめ二人カグートのみの組み
合せで構成できるジョセフソン効果を用いた桁上げ信号
発生回路を提供することを目的とするものてめる。
すぐれ製造上の余裕寂の大きめ二人カグートのみの組み
合せで構成できるジョセフソン効果を用いた桁上げ信号
発生回路を提供することを目的とするものてめる。
本発明によれば、＊赦−のジョセフソン書合とコレらを
電気的に結合するインダクタンスとよシなるループ回゛
路を流れるグー）ｔｆｉの臨界１ｂｉｔを、これと磁気
的に結合する２本の入′力框流により制御するＣとて、
該ループ回路を零電圧状態から電圧状１１＃／ｃ遷移さ
せ、該ループ回路に接続された一力線路にグー）ｉ［を
注入するゲート回路をｖＩ数個用めて構成される集積回
路におりて、第１のゲート回路の２本の入力を流路には
ともに第１の入力信号電流が流れるように結線され、第
２のゲート回路の２本の入力電流路にはともに−２の人
力信号電流が流れるように結線され、前記第１および［
２のゲート回路の出力線路は２つの抵抗を介して接続さ
れ、該２つの抵抗の結節点には第３のグー）１！！Ｉｊ
ｌの入力電流路が挿入された出力−路が接続され、前記
第３のゲート回路のもう一方の入力Ｉｌ流路には第３の
入力信号電流が流れるように結−され、ｓｉｔ記第３お
よび第４のゲート回路の出力線路は２つの抵抗を介して
接続され、該２つの抵抗の結紬点には抵抗終端された出
力線路が接続されたことｔ％象とするジョセフノン幼来
を用いた桁上は信号発生回路が得られる。
電気的に結合するインダクタンスとよシなるループ回゛
路を流れるグー）ｔｆｉの臨界１ｂｉｔを、これと磁気
的に結合する２本の入′力框流により制御するＣとて、
該ループ回路を零電圧状態から電圧状１１＃／ｃ遷移さ
せ、該ループ回路に接続された一力線路にグー）ｉ［を
注入するゲート回路をｖＩ数個用めて構成される集積回
路におりて、第１のゲート回路の２本の入力を流路には
ともに第１の入力信号電流が流れるように結線され、第
２のゲート回路の２本の入力電流路にはともに−２の人
力信号電流が流れるように結線され、前記第１および［
２のゲート回路の出力線路は２つの抵抗を介して接続さ
れ、該２つの抵抗の結節点には第３のグー）１！！Ｉｊ
ｌの入力電流路が挿入された出力−路が接続され、前記
第３のゲート回路のもう一方の入力Ｉｌ流路には第３の
入力信号電流が流れるように結−され、ｓｉｔ記第３お
よび第４のゲート回路の出力線路は２つの抵抗を介して
接続され、該２つの抵抗の結紬点には抵抗終端された出
力線路が接続されたことｔ％象とするジョセフノン幼来
を用いた桁上は信号発生回路が得られる。
以下１図面を用いて本発明の詳細な説明を行なう。
６１２図は本ｂ＋のジョセフンン効果を用いた桁上げ信
号発生回路の一実施丙を示す図面である。
号発生回路の一実施丙を示す図面である。
ＩＩＩの入力信号電ｍＡ、の流れる入力線路３ｏにはイ
ンター７エロメター・ゲート回ｖｌ！ｒ３１の２本６人
力電流路３２．３３が、続いてインターフェロメタ−・
ゲート回路３４の入力１１Ｌｆｔ路３５が挿入された後
、終端抵抗３６に縦続される。また第２の入力信号亀＆
Ｂｎの流れる入力線路３７にはインター７エロメター
・ゲート回路３８の２本の入力電流路３９．４０が、ｉ
！いて前記インターフェロメタ−・ゲート回路３４の人
力１ＥｆｌＬ路４１が挿入された後、終端抵抗４２にｔ
ｃ続される。膚紀インターフェロメタ−・ゲート回路３
１．３８の出力線路４３．４４は抵抗４５．４６を介し
て接続され、該２つの抵抗４５．４６の結節点には、イ
ンター７エロメター・ゲート回路４７０入力電流路４８
が挿入され、抵抗４９で終端された出力線路５０が接続
される。下位ビットからの桁上げ信号である１１３の入
力信号電＊ｃｎ−ｓの流れる入力線路５１＃Ｃは前記イ
ンターフェロメタ−・ゲート回路４７の入力電流路５２
が挿入された優、抵抗５３て終端される。前記インター
７エロメターゲート回路４７．３４の出力線路５４．５
５は抵抗５６．５７を介して接続され、該２つの抵抗の
結節点には抵抗５８で終端された出方線路５９が接続さ
れてｈる０本実施内に：おけるインターフェロメタ−・
ゲート回路３１，３４，３８．４７には全て第３図に示
される積の論理を行なう、同一形状のジヲセ７ンンー合
２−を用いたインターフェロメタ−・ゲート回路が採用
される。また前記抵抗４５．４６および５６．５７はそ
れぞれ出力磁路５０．５９の軒端抵抗４９．５８よりも
十分小さな抵抗直をもつように設計される。
ンター７エロメター・ゲート回ｖｌ！ｒ３１の２本６人
力電流路３２．３３が、続いてインターフェロメタ−・
ゲート回路３４の入力１１Ｌｆｔ路３５が挿入された後
、終端抵抗３６に縦続される。また第２の入力信号亀＆
Ｂｎの流れる入力線路３７にはインター７エロメター
・ゲート回路３８の２本の入力電流路３９．４０が、ｉ
！いて前記インターフェロメタ−・ゲート回路３４の人
力１ＥｆｌＬ路４１が挿入された後、終端抵抗４２にｔ
ｃ続される。膚紀インターフェロメタ−・ゲート回路３
１．３８の出力線路４３．４４は抵抗４５．４６を介し
て接続され、該２つの抵抗４５．４６の結節点には、イ
ンター７エロメター・ゲート回路４７０入力電流路４８
が挿入され、抵抗４９で終端された出力線路５０が接続
される。下位ビットからの桁上げ信号である１１３の入
力信号電＊ｃｎ−ｓの流れる入力線路５１＃Ｃは前記イ
ンターフェロメタ−・ゲート回路４７の入力電流路５２
が挿入された優、抵抗５３て終端される。前記インター
７エロメターゲート回路４７．３４の出力線路５４．５
５は抵抗５６．５７を介して接続され、該２つの抵抗の
結節点には抵抗５８で終端された出方線路５９が接続さ
れてｈる０本実施内に：おけるインターフェロメタ−・
ゲート回路３１，３４，３８．４７には全て第３図に示
される積の論理を行なう、同一形状のジヲセ７ンンー合
２−を用いたインターフェロメタ−・ゲート回路が採用
される。また前記抵抗４５．４６および５６．５７はそ
れぞれ出力磁路５０．５９の軒端抵抗４９．５８よりも
十分小さな抵抗直をもつように設計される。
ｆｓ３図（ａ）は２人力の横の論壇演算を行なわしめる
２接合インターフェロメター」ゲート回路の回路図であ
る。ＪＩ３図（ｂ）［Ｕこのゲート回路のｌＩｉｔ１ｍ
特注が示されているが、縦＠は零電圧状線から電圧状−
へ遷移する１ｇの、値、横軸Ｆｉ２本の入力電ｍｏｗ和
である。（Ａｎ、Ｂｎ）＝（ＯｅＯ）の場合は６０［、
（Ａｎ 、Ｂｎ）＝（１、０）および（０，１）の場合
は６１ｖｃａ応して出力電にが零、また（Ａｎ、Ｂｎ）
＝（１，１）の場合は６２に対応して有限の出力を流が
得られる。このような槍の演算回路は第３図（Ｃ）のよ
うに略記される。
２接合インターフェロメター」ゲート回路の回路図であ
る。ＪＩ３図（ｂ）［Ｕこのゲート回路のｌＩｉｔ１ｍ
特注が示されているが、縦＠は零電圧状線から電圧状−
へ遷移する１ｇの、値、横軸Ｆｉ２本の入力電ｍｏｗ和
である。（Ａｎ、Ｂｎ）＝（ＯｅＯ）の場合は６０［、
（Ａｎ 、Ｂｎ）＝（１、０）および（０，１）の場合
は６１ｖｃａ応して出力電にが零、また（Ａｎ、Ｂｎ）
＝（１，１）の場合は６２に対応して有限の出力を流が
得られる。このような槍の演算回路は第３図（Ｃ）のよ
うに略記される。
前記インターフェロメタ−・ゲート回路３１の入力層ａ
ｍ３ｚ、ａａには、ともに入力信号電流ＡＢが流れるた
め、該インターフェロメタ−・ゲート回路３１の出方線
路４３には、出力′１ＩｃｆｉｔとしてＡＢ・ムＢｗＡ
Ｈの信号電流が流れる。同様の理由で、前記インターフ
ェロメタ−・ゲート回路３８の出力線路４４には出力電
流としてＢｎ−に３．＝に３ｎの信号電流が流れる。こ
れら２つのケート回路の出力線路・を結ぶ抵抗４５．４
６は終端抵抗４９よりも十分小さな値に選ばれでいるた
め、前記ゲート回路３１．３８のどちらか一方が電圧状
總に遷移した場合、出力電＃Ｌは前記抵抗４ｓ、４ｓを
通〕、もう一方のゲート回路に注入され、そのゲート回
路を電圧状ＩＩｌ／Ｃ遷移させる。この結果、前記出力
線路５０には出力信号Ａｎ＋ＨｎＫ対応する出力電流が
流れ、次段のインタフェロメタ−・ゲート回路４７の入
力ｔｍ路４８に入力される。ＩＪＩインターフェロメタ
−・ゲート回路４７の他の入力電流路５２には下位ビッ
トからの桁上げ信号１ｌｌｃ？ｆＬＣｎ−１が入力され
る九め、出力磁路５４には（Ａｎ＋］Ｂｎ）、Ｃｎ−５
の出力信号電流が流れることになる。一方、前記インタ
ーフェロメタ−・ゲート回路３４の出力磁路５５には入
力信号電流Ａ、 、 Ｂｎの積Ａｎ−Ｂｎが出力電流と
して流れる。前記出ヵ線路５４．５５を結ぶ抵抗５６．
５７は出力線路５９０ｆＨｒ４抵仇５８よりも十分小さ
な抵抗値をもつよう［設計されているため、前と同様の
理由で帥紀出カー路５９には出力信号（Ａｎ−Ｈｎ）−
Ｏｎ−ｓ＋Ａｎ−ｂＨ、即ち桁上は信号ａｎが出力電流
として得られることになる。
ｍ３ｚ、ａａには、ともに入力信号電流ＡＢが流れるた
め、該インターフェロメタ−・ゲート回路３１の出方線
路４３には、出力′１ＩｃｆｉｔとしてＡＢ・ムＢｗＡ
Ｈの信号電流が流れる。同様の理由で、前記インターフ
ェロメタ−・ゲート回路３８の出力線路４４には出力電
流としてＢｎ−に３．＝に３ｎの信号電流が流れる。こ
れら２つのケート回路の出力線路・を結ぶ抵抗４５．４
６は終端抵抗４９よりも十分小さな値に選ばれでいるた
め、前記ゲート回路３１．３８のどちらか一方が電圧状
總に遷移した場合、出力電＃Ｌは前記抵抗４ｓ、４ｓを
通〕、もう一方のゲート回路に注入され、そのゲート回
路を電圧状ＩＩｌ／Ｃ遷移させる。この結果、前記出力
線路５０には出力信号Ａｎ＋ＨｎＫ対応する出力電流が
流れ、次段のインタフェロメタ−・ゲート回路４７の入
力ｔｍ路４８に入力される。ＩＪＩインターフェロメタ
−・ゲート回路４７の他の入力電流路５２には下位ビッ
トからの桁上げ信号１ｌｌｃ？ｆＬＣｎ−１が入力され
る九め、出力磁路５４には（Ａｎ＋］Ｂｎ）、Ｃｎ−５
の出力信号電流が流れることになる。一方、前記インタ
ーフェロメタ−・ゲート回路３４の出力磁路５５には入
力信号電流Ａ、 、 Ｂｎの積Ａｎ−Ｂｎが出力電流と
して流れる。前記出ヵ線路５４．５５を結ぶ抵抗５６．
５７は出力線路５９０ｆＨｒ４抵仇５８よりも十分小さ
な抵抗値をもつよう［設計されているため、前と同様の
理由で帥紀出カー路５９には出力信号（Ａｎ−Ｈｎ）−
Ｏｎ−ｓ＋Ａｎ−ｂＨ、即ち桁上は信号ａｎが出力電流
として得られることになる。
このように本夾施内では第１図の実施岡と異なプ、２本
の人力電Ｖ７Ｌ略を有する、インターフェロメタ−・ゲ
ート回路たけから＃ｌ成されているため第１−の桁上は
洒号元生回路に関して述べた欠点を有さす、しかもイン
ター７エロメター・ゲート回路としては最も構造の簡単
な、同一形状のジ冒セフソン接合２個よりなるインター
フェロメタ−・ゲート回路−Ｊｌｌ類だけから桁上げ信
号発生回路が＊ｇされており、デバイス設計、製造上の
マージンが極めて大きく１本桁上げ信号発生ｌ路を用す
九が、加算器１乗算器の尚集積化が容易に笑現できる。
の人力電Ｖ７Ｌ略を有する、インターフェロメタ−・ゲ
ート回路たけから＃ｌ成されているため第１−の桁上は
洒号元生回路に関して述べた欠点を有さす、しかもイン
ター７エロメター・ゲート回路としては最も構造の簡単
な、同一形状のジ冒セフソン接合２個よりなるインター
フェロメタ−・ゲート回路−Ｊｌｌ類だけから桁上げ信
号発生回路が＊ｇされており、デバイス設計、製造上の
マージンが極めて大きく１本桁上げ信号発生ｌ路を用す
九が、加算器１乗算器の尚集積化が容易に笑現できる。
なお、本夾織列においては、全て同一の構造をもつ２接
合インターフェロメター・ゲート回路だ限るものではな
く、ゲート回路には任意の複数個のシ習セフンン接合よ
〕なるインター７エロメター・ゲート回路を用いてもよ
く、また各々、動作に応じてインター７エロメター・ゲ
ート回路の構造を変えてもよい。
合インターフェロメター・ゲート回路だ限るものではな
く、ゲート回路には任意の複数個のシ習セフンン接合よ
〕なるインター７エロメター・ゲート回路を用いてもよ
く、また各々、動作に応じてインター７エロメター・ゲ
ート回路の構造を変えてもよい。
第１図はジョセ７ノン効果を用いた桁上げ信号発生回路
の従来ガを説明するための図で、（ａ）は回路図、（ｂ
）は該インター７エロメター・ゲート回路の制御特性を
示す０図において、１０．１１ハシ冒セ７ソン接合％
１２はインダクタンス、 １３１４．１５は入力電流
路、１６は抵抗、１７は出力線路、１８はゲート電流供
給路＠１９＠２０ｅ２１．２２は該インターフェロメタ
−・ゲート回路の動作点を示す。 第２図は本発明のジーセフソン効果を珀Ｌｎｆｃ桁上げ
信号発生回路の実施ガを説明するための図である。図に
おりて３ｏは入力ｍＬ３１はインター７エロメター・ゲ
ート回路、３２．３３は入力電流路、３４Ｆｉインター
フェロメタ−・ゲート回路、３５は入力電流路、３６は
抵抗、３７は入力−路、３８はインターフェロメタ−ゲ
ート回路、３９．４０．４１は入力１１Ｅｖｆｔ路、４
２は抵抗、４３４４は出力線路、４５．４６は抵抗、４
７はインターフェロメタ−・ゲート回路、４８は入力直
流路、４９は抵抗、５０ＩＩ′ｉ出力線路、５１は入力
線路、５２ｔ；を人力ｌｌ流路、５３は抵抗、５４．５
５は出力−路、５６．５７．５８ｒｉ抵抗、５９は出力
線路である。 第３−は第２図の夾ＩＮＡ例の回路において用いられる
２人力インタフエロメター・ゲート回路を説明するため
の図で、（ａトは構成図、（ｂ〕は制御特注、（ｃ）Ｆ
ｉ該インターフェロメタ−・ゲート回路の簡略図である
０図において、６０，６１．６２は該インターフェロメ
タ−・ゲート回路の動作点を示す。 代理人弁理士内 原 晋 第１図 （ａＪ） 多２図 （α） （１：））
の従来ガを説明するための図で、（ａ）は回路図、（ｂ
）は該インター７エロメター・ゲート回路の制御特性を
示す０図において、１０．１１ハシ冒セ７ソン接合％
１２はインダクタンス、 １３１４．１５は入力電流
路、１６は抵抗、１７は出力線路、１８はゲート電流供
給路＠１９＠２０ｅ２１．２２は該インターフェロメタ
−・ゲート回路の動作点を示す。 第２図は本発明のジーセフソン効果を珀Ｌｎｆｃ桁上げ
信号発生回路の実施ガを説明するための図である。図に
おりて３ｏは入力ｍＬ３１はインター７エロメター・ゲ
ート回路、３２．３３は入力電流路、３４Ｆｉインター
フェロメタ−・ゲート回路、３５は入力電流路、３６は
抵抗、３７は入力−路、３８はインターフェロメタ−ゲ
ート回路、３９．４０．４１は入力１１Ｅｖｆｔ路、４
２は抵抗、４３４４は出力線路、４５．４６は抵抗、４
７はインターフェロメタ−・ゲート回路、４８は入力直
流路、４９は抵抗、５０ＩＩ′ｉ出力線路、５１は入力
線路、５２ｔ；を人力ｌｌ流路、５３は抵抗、５４．５
５は出力−路、５６．５７．５８ｒｉ抵抗、５９は出力
線路である。 第３−は第２図の夾ＩＮＡ例の回路において用いられる
２人力インタフエロメター・ゲート回路を説明するため
の図で、（ａトは構成図、（ｂ〕は制御特注、（ｃ）Ｆ
ｉ該インターフェロメタ−・ゲート回路の簡略図である
０図において、６０，６１．６２は該インターフェロメ
タ−・ゲート回路の動作点を示す。 代理人弁理士内 原 晋 第１図 （ａＪ） 多２図 （α） （１：））
Claims (1)
- 【特許請求の範囲】 鎮畝餉のジョセフソン接置と、これらを電気的ＫＭ’＆
するインダクタンスとよりなるループ回路を流れるゲー
ト電流の臨界［を１．これと磁気的に結合する２本の入
力ｗＬｔ／Ｉｔにより制御する仁とで。 該ループ回路を零電圧状部から５．電圧状總に遷移させ
、該ループ回路に接続された出力線路にゲート電６Ｅを
注入するゲート回路ｔ−複数−用いて構成される集積回
路において、Ｍｌのゲート回路の２本の入力ｘｍ路には
ともに第１の入力信号電流が流れるように結城され、第
２のゲート回路の２本の入力−流路にはともに＃Ｉ２の
人力信号ｌ１ｉＥ流が流れる１５に結−され、前記第１
およびｊｉ！２のゲート回路の出力線路は２つの抵抗を
介して接続され、該２つの抵抗の結節点には第３のゲー
ト回路の入力電流路が挿入された出力線路が接続され、
前記第３のゲート回路のもう一方の入力電流路には第３
の入力信号電流が流れるように結−され、第４のゲート
回路の２本の入力電流路には、それぞれ前記第１および
＃ｇ２の入力信号電流が流れるように結線され、前記第
３および第４のゲート回路の出力線路は２つの抵抗を介
して接続され、該２つの抵抗の結節点には、抵抗終端さ
れた出方−路が接続されたことを％黴とするジヲセフン
ン５ｃｈ来を用いた桁上げ信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027616A JPS58144949A (ja) | 1982-02-23 | 1982-02-23 | ジヨセフソン効果を用いた桁上げ信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027616A JPS58144949A (ja) | 1982-02-23 | 1982-02-23 | ジヨセフソン効果を用いた桁上げ信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58144949A true JPS58144949A (ja) | 1983-08-29 |
Family
ID=12225867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027616A Pending JPS58144949A (ja) | 1982-02-23 | 1982-02-23 | ジヨセフソン効果を用いた桁上げ信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079825A (ja) * | 1983-10-07 | 1985-05-07 | Agency Of Ind Science & Technol | 超電導和信号発生回路およびそれを用いた超電導演算回路 |
-
1982
- 1982-02-23 JP JP57027616A patent/JPS58144949A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079825A (ja) * | 1983-10-07 | 1985-05-07 | Agency Of Ind Science & Technol | 超電導和信号発生回路およびそれを用いた超電導演算回路 |
| JPH0315208B2 (ja) * | 1983-10-07 | 1991-02-28 | Kogyo Gijutsuin |
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