JPH0484518A - ジョセフソン論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ジョセフソン論理回路に関し、特にレイアウ
ト面積の増加を招くことなく、ファンアウト数の増大を
意図したジョセフソン論理回路に関する。

微小厚の絶縁膜を挟んだ２つの超伝導体の間（トンネル
接合）を、超伝導電子対のトンネル効果によって超電流
が流れる現象（ジョセフソン効果）を利用するジョセフ
ソン論理回路は、きわめて高速に動作する優れた特長が
あり、各種電子機器の構成要素としてその将来性が期待
されている。

かかる要素を実現するには、ひとつの論理出力を多数の
負荷回路に分配できる能力すなわちファンアウト能力の
向上が要求される。

〔従来の技術〕

第７図はジョセフソン論理回路の従来例を示す図であり
、ふたつのオアゲート１０．１１とひとつのアンドゲー
トエ２とを備える２オアーアンドゲートである。ふたつ
のオアゲート１Ｏ１１１には、ＭＶＴＬ　（Ｍｏｄｉｆ
ｉｅｄ　Ｖａｒｊａｂｌｅ　Ｔｈｒｅｓｈｏｌｄ　Ｌｏ
ｇｉｃ　）ユニットが用いられ、ＭＶＴＬは、制御線１
３のインダクタンスＬ＋　、Ｌｚを２接合のＳ　ＱＵ　
Ｉ　Ｄ　（Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ　Ｑｕａｎ
ｔｕｍ　Ｉｎｔｅｒｆｅｒｅｎｃｅ　Ｄｅｖｉｃｅ　）
　１４のインダクタンスＬ’ｓ、Ｌ４に磁界結合させる
とに、制御線１３の終端抵抗１５の一端側と５ＱＵＩＤ
１４とをジョセフソン接合１５′を介して接続するもの
で、制御線１３上を流れる入力電流を、５ＱＵＩＤ１４
のループに磁界結合させると共に、接合１５′を通して
直接に注入することもでき、動作マージンを広くして安
定した高速性能を確保することができる。

ここで、オアゲート１０．１１は、ふたつの制御電流１
ａ、Ｉｂの何れか一方が人力すると、接合１６．１７が
電圧状態にスイッチして後段のアンドゲート１２に制御
電流Ｔｃを与える。また、アンドゲート１２は、少なく
ともふたつの制御電流（２ＸＩＣ）が入力すると、接合
１８．１９が電圧状態にスイッチして、出力端子Ａ、Ｂ
、Ｃに接続された後段回路を駆動する。

（発明が解決しようとする課題〕 しかしながら、かかる従来のジョセフソン論理回路にあ
っては、オアゲート１０．１１に加えられる制御電流が
終端抵抗１５によって消費される構成となっていたため
、当該制御電流を発生する前段回路のファンアウトを大
きくすることができず、例えば前段回路を第７図の構成
とすると、最大でも３程度のファンアウトしか確保でき
なかった。

ところで、ファンアウトを増大できる従来例としては、
例えば第８図に示すように、ひとつの５ＱＵＩＤ２０に
対してふたつの制御線２１．２２を設けるようにしたも
のが知られている。この従来例によれば、制御綿２１．
２２を流れる制御信号が磁界だけで５ＱＵｒＤ２０に結
合しているので、制御電流の減衰をなくすことができ、
例えば、第８図の回路を複数備えた場合に各制御線を直
列接続することにより、容易にファンアウト数を増大で
きる。

しかしながら、かかる第８図の従来例にあっては、第９
図に示すように、５ＱＵＩＤ側のインダクタンス配線２
３の線幅り、を拡幅してふたつの制御線２１．２２を含
むようにレイアラ１−するが、この拡幅に伴って単位長
さ当たりのインダクタンス分が減少するので、減少分を
補うためにインダクタンス配線２３の線長Ｄ２を大きく
しなければならず、レイアウト面積が（例えばＭＶＴＬ
に比べると２〜５倍程度も）増大するといった問題点が
あった。

本発明は、このような問題点に鑑みてなされたもので、
レイアウト面積の増加を招くことなく、ファンアウト数
を増大することを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理図である。３０．３１はオアゲー
トであり、これらふたつのオアゲート３０．３１の各々
には、少なくとも２個づつのインダクタンス及びジョセ
フソン接合を含む第１及び第２ループ、前記第１ループ
のインダクタンスに磁界結合する第１磁界結合線３２、
前記第２ループのインダクタンスに磁界結合する第２磁
界結合線３３が備えられ、ふたつのオアゲート３０．３
１でひとつの基本回路３４が構成される。基本回路３４
は回路要求に応じて複数個配置され、各基本回路３４間
で前記第１磁界結合線３２同士及び第２磁界結合線３３
同士が直列に接続される。

〔作用〕

本発明では、複数の基本回路間で制御電流がシリーズに
流され、減衰をなくしてファンアウト数の向上が図られ
ると共に、ひとつのループに対してひとつの磁界結合線
が設けられ、レイアウト面積の増加が回避される。

因みに、第２図（ａ）に示すように、各オアゲ−１−３
０，３１の出力をアンドゲート３５（例えば第７図の符
号１２参照）に与えるようにすると、アンド論理が実現
され、また、第２図（ｂ）に示すように、３人カアンド
ゲート３６のひとつの入力に論理“１”を常時与えるよ
うにすると、２人カオア論理が実現される。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第３〜６図は本発明に係るジョセフソン論理回路の一実
施例を示す図であり、乗算器の、部分積を含む加算器演
算アレイに適用した例である。

ここで、第３図は数ａ、、（ｎは４．３、・・・・・・
０とする）と数ｂ□の５ビツトの乗算過程を示す図であ
り、ａ、ｂ、は部分積である。但し、同図中では部分積
以外の全加算器、半加算器を省略している。例えばａ。

、ｂｏの伝播方向は、ａＯが右上方から左下方（■参照
）、ｂｏが右から左であり（■参照）、ａ、、ｂ、共に
５つの部分積に伝播している。すなわち、かかる部分積
を求める場合のファンアウト数は少なくとも５を必要と
する。

第４図は、以降の回路説明を容易にするために、ひとつ
の部分積ａｎｂ、を含む全加算器の入・出力信号を示す
図である。ａ、、ｂ、、は、ａ　ｎｉｌ　ｂ　ｎ−１か
らの和信号Ｓ　ｕ　ｍｚ　ａ　ｎ　ｂ　ｎ−１からの桁
上げ信号Ｃａ　ｒ　ｒ　ｙ、およびａ、、、ｂ、、を入
力し、これらの信号の和信号Ｓｕｍと桁上げ信号Ｃａｒ
ｒｙをａ　ｎ　ｂ　ｎｉｌやａｎ−１ｂｎ。１に出力す
る。

第５図はひとつの部分積回路（ａｎｂｎ　）を含む全加
算器の構成を示す図であり、この回路は、ふたつのオア
ゲート（■で示す）とひとつのアンドゲート（■で示す
）とを含む公知のＭＶＴＬユニットを７ユニツト４１〜
４７備えると共に、部分積演算部４８を備える。

部分積演算部４８は、各々相補信号で入力する数ａ、、
ｂ、ごとに設けられたふたつの基本回路４９．５０を備
え、一方の基本回路４９でａ９とｂ７のアンド論理をと
ってその結果Ｐ。を出力すると共に、他方の基本回路５
０で７丁と［のオア論理をとってその結果Ｐ。を出力す
る。

第６図はふたつの基本回路４９．５０に共通の回路図で
ある。

各々の基本回路４９．５０には、インダクタンスＬ１０
％ＬＩ＋及びジョセフソン接合Ｊｉｏ−，Ｊｚ、Ｊ、□
を含む第１ループ５１が備えられると共に、インダクタ
ンスＬ＋２、Ｌｌｌ及びジョセフソン接合Ｊ１３、ＪＩ
４、ＪＩ５を含む第２ループ５２が備えられ、且つ、第
１ループ５１のインダクタンスＬ１゜、Ｌｌｌに磁界結
合するインダクタンスＬ＋４、Ｉ−１，を含む第１磁界
結合線５３、および第２ループ５２のインダクタンスＩ
、１□、Ｌ１２に磁界結合するインダクタンスＬ１いＬ
１２を含む第２磁界結合線５４が備えられる。

なお、５５は抵抗Ｒ１〜Ｒ４、ジョセフソン接合Ｊ　１
６％　Ｊ　１７を含むアンドゲート、５６．５７．５８
はバイアス電流供給端子、５９は抵抗Ｒ５を介してバイ
アス電流を取り出すためのバイアス電流取り出し端子、
６０．６１は第１、第２ループの出力端子、６２．６３
．６４はアンドゲートの入力端子、６５．６６．６７は
アンドゲートの出力端子、６８．６９は制御電流入力端
子、７０．７１は制御電流出力端子である。

このような構成において、ａゎとす、ｌのアンド論理は
、端子６８にａ。を入力すると共に、端子６９にす。を
入力し、第１、第２ループの出力端子６０．６１をアン
ドゲートの入力端子６２．６３．６４の何れかふたつに
（空き端子はオープン状態にする）接続することで達成
される。また、７丁と下Ｔのオア論理は、端子６８に７
丁を入力すると共に、端子６９にす、を入力し、第１、
第２ループの出力端子６ｏ、６１をアンドゲートの入力
端子６２．６３．６４の何れかふたつに接続し、且つ、
空き端子とバイアス電流取り出し用の端子５９とを接続
することで達成される。かかる端子間接続は、多層配線
層とスルーボールによって行うのが望ましい。

ここで、第３図の演算過程によれば、ａ、、、ｂｎは各
々５つの部分積生成に関与する。すなわち、ａ、、、ｂ
、を分配するのに必要なファンアウト数は５つである。

そこで、本実施例では、５つの部分積演算部に含まれる
基本回路の第１、第２磁界結合線を直列に接続する。こ
うすると、第１　ｆｌｉｌＪ御線５３に入力したａ、、
（または−５′）および第２磁界結合線５４に入力した
す、（または履）を無損失で次の基本回路の第１、第２
磁界結合線に渡すことができ、必要なファンアウト数を
確保することができる。

しかも、本実施例によれば、ひとつの５ＱＵＴＤ毎にひ
とつの磁界結合線を備えればよいから、５ＱＵＩＤのレ
イアウト面積を増加することなく、上記ファンアウト数
の増大を図ることができる。

（発明の効果〕 本発明によれば、上記のように構成したので、レイアウ
ト面積の増加を招くことなく、ファンアウト数を増大す
ることができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図（ａ）（ｂ）はアンド論理またはオア論理を実現
する場合の原理図、 第３〜６図は本発明に係るジョセフソン論理回路の一実
施例を示す図であり、 第３図は一例として乗算器の部分積演算に適用した場合
のその演算過程を示す図、 第４図はそのひとつの部分積演算を抽出して示す図、 第５図はその部分積演算部の構成図、 第６図はその基本回路の構成図である。 第７〜９図は従来例を示す図であり、 第７図はＭＶＴＬユニットを含む従来例の構成図、 第８図は磁界結合線をふたつ備える従来例の構成図、 第９図は第８図のレイアウト図である。 ３０．３１・・・・・・オアゲート、 ３２・・・・・・第１磁界結合線、 ３３・・・・・・第２ｆｌｉ界結合線、３４・・・・・
・基本回路、 ４９．５０・・・・・・基本回路、 ＬｌＯ〜Ｌ１７・・・・・・インダクタンス、ＪＩＯ〜
Ｊ１５・・・・・・ジョセフソン接合、５１・・・・・
・第１ループ、 ５２・・・・・・第２ループ、 ５３・・・・・・第１磁界結合線、 ５４・・・・・・第２磁界結合線。 ８刈８３ 図

Claims (1)

1. 【特許請求の範囲】 　各々に少なくとも２個づつのインダクタンス及びジョ
   セフソン接合を含む第１及び第２ループと、前記第１ル
   ープのインダクタンスに磁界結合する第１磁界結合線と
   、 前記第２ループのインダクタンスに磁界結合する第２磁
   界結合線と、を備えて基本回路を構成すると共に、 複数の基本回路間で前記第１磁界結合線同士及び第２磁
   界結合線同士を直列に接続したことを特徴とするジョセ
   フソン論理回路。