JPH0159771B2 - - Google Patents
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- JPH0159771B2 JPH0159771B2 JP56078966A JP7896681A JPH0159771B2 JP H0159771 B2 JPH0159771 B2 JP H0159771B2 JP 56078966 A JP56078966 A JP 56078966A JP 7896681 A JP7896681 A JP 7896681A JP H0159771 B2 JPH0159771 B2 JP H0159771B2
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- gate
- circuit
- superconducting line
- gate circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/38—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of superconductive devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/856—Electrical transmission or interconnection system
- Y10S505/857—Nonlinear solid-state device system or circuit
- Y10S505/863—Stable state circuit for signal shaping, converting, or generating
- Y10S505/864—Stable state circuit for signal shaping, converting, or generating with josephson junction
Landscapes
- Electronic Switches (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
本発明はジヨセフソン接合集積回路により構成
されるパルス発生回路に関する。
されるパルス発生回路に関する。
液体He温度近辺の極低温で動作するジヨセフ
ソン接合デバイスは従来のSi等を用いた半導体デ
バイスをはるかに上回る低消費電力特性、高速ス
イツチング特性を有している。従つてジヨセフソ
ン接合デバイスをスイツチング素子あるいは記憶
素子として用いたジヨセフソン接合集積回路によ
り電子計算機を構成すれば、現行の半導体集積回
路により構成される電子計算機では到達不可能
な、高速の電子計算機が実現できる可能性があ
る。かかる高速の電子計算機を動作させるために
は、記憶回路、論理回路、制御回路等が短いアク
セスタイム、あるいはサイクルタイムで動作する
ことが必要である。同時に、該記憶回路、論理回
路を高速に、かつ正確に動作させるに必要な外部
タイミングパルスも立上り、立下り時間の短く、
かつパルス幅の狭い電流波形をもつていなくては
ならない。
ソン接合デバイスは従来のSi等を用いた半導体デ
バイスをはるかに上回る低消費電力特性、高速ス
イツチング特性を有している。従つてジヨセフソ
ン接合デバイスをスイツチング素子あるいは記憶
素子として用いたジヨセフソン接合集積回路によ
り電子計算機を構成すれば、現行の半導体集積回
路により構成される電子計算機では到達不可能
な、高速の電子計算機が実現できる可能性があ
る。かかる高速の電子計算機を動作させるために
は、記憶回路、論理回路、制御回路等が短いアク
セスタイム、あるいはサイクルタイムで動作する
ことが必要である。同時に、該記憶回路、論理回
路を高速に、かつ正確に動作させるに必要な外部
タイミングパルスも立上り、立下り時間の短く、
かつパルス幅の狭い電流波形をもつていなくては
ならない。
しかしながら、ジヨセフソン接合集積回路電子
計算機に必要な、かかる外部タイミングパルスを
室温下にある半導体パルス発生器により実現する
のは難しいばかりでなく、実現したとしても、室
温下の半導体パルス発生器と液体Heに浸したジ
ヨセフソン接合集積回路を接続するケーブルによ
りパルス波形が劣化してしまう。従つて室温下の
信号源によつて発生されたパルス電流をクロツク
電流として、これと同期し、かつジヨセフソン論
理回路、記憶回路を動作させるに適した、立上り
時間、立下り時間、パルス幅の短いタイミングパ
ルスをジヨセフソン接合集積回路により発生させ
る必要がある。
計算機に必要な、かかる外部タイミングパルスを
室温下にある半導体パルス発生器により実現する
のは難しいばかりでなく、実現したとしても、室
温下の半導体パルス発生器と液体Heに浸したジ
ヨセフソン接合集積回路を接続するケーブルによ
りパルス波形が劣化してしまう。従つて室温下の
信号源によつて発生されたパルス電流をクロツク
電流として、これと同期し、かつジヨセフソン論
理回路、記憶回路を動作させるに適した、立上り
時間、立下り時間、パルス幅の短いタイミングパ
ルスをジヨセフソン接合集積回路により発生させ
る必要がある。
本発明の目的はジヨセフソン効果を用いたパル
ス発生回路を提供することにある。
ス発生回路を提供することにある。
本発明によれば単一のジヨセフソン接合よりな
る回路、または複数個のジヨセフソン接合と、こ
れらを電気的に結合するインダクタンスとよりな
るループ回路を流れるゲート電流の臨界値を、こ
れと磁気的に結合する制御電流によりゲート回路
２個よりなるパルス発生回路において、該パルス
発生回路のクロツク電流入力端子には、それぞれ
抵抗で終端された第１および第２の超電導線路が
並列に接続され、第１の超電導線路には第１のゲ
ート回路の制御電流路、第２の超電導線路には、
第２のゲート回路の制御電流路が挿入され、該第
２のゲート回路のゲート電流路の一端は接地し、
他端はゲート電流を供給する第３の超電導線路
と、抵抗で終端された第４の超電導線路とを並列
に接続し、前記第４の超電導線路には、前記第１
のゲート回路の第２の制御電流路を、前記第１の
制御電流路と流れる制御電流の向きが逆になるよ
うに挿入し、前記第１のゲート回路のゲート電流
路の一端は接地し、他端はゲート電流を供給する
第５の超電導線路と、抵抗で終端された第６の超
電導線路を並列に接続し、しかも、該第６の超電
導線路を終端する前記抵抗の値を、前記第１のゲ
ート回路がノン・ラツチング論理動作を行なう範
囲に選んだことを特徴とするジヨセフソン効果を
用いたパルス発生回路および単一のジヨセフソン
接合よりなる回路、または複数個のジヨセフソン
接合と、これらを電気的に結合するインダクタン
スとよりなるループ回路を流れるゲート電流の臨
界値を、これと磁気的に結合する制御電流により
制御するゲート回路２個よりなるパルス発生回路
において、その一端を該パルス発生回路のクロツ
ク電流入力端子に接続し、他端を抵抗で終端した
第１の超電導線路に、前記入力端子より第１のゲ
ート回路の制御電流路、および第２のゲート回路
の第１の制御電流路をこの順に挿入し、該第１の
ゲート回路のゲート電流路の一端は接地し、他端
はゲート電流を供給する第２の超電導線路と、抵
抗で終端された第３の超電導線路とを並列に接続
し、該第３の超電導線路には前記第２のゲート回
路の第２の制御電流路を、前記第１の制御電流路
と流れるゲート電流の向きが逆になるように挿入
し、該第２のゲート回路のゲート電流路の一端は
接地し、他端はゲート電流を供給する第４の超電
導線路と、抵抗で終端された第５の超電導線路と
を並列に接続し、しかも該第５の超電導線路を終
端する前記抵抗の値を、前記第２のゲート回路
が、ノン・ラツチング論理動作を行なう範囲に選
んだことを特徴とするジヨセフソン効果を用いた
パルス発生器、および単一のジヨセフソン接合よ
りなる回路、または複数個のジヨセフソン接合
と、これらを電気的に結合するインダクタンスと
よりなるループ回路を流れるゲート電流の臨界値
を、これと磁気的に結合する制御電流により制御
するゲート回路よりなるパルス発生回路におい
て、該パルス発生回路のクロツク電流入力端子に
は、それぞれ抵抗で終端された第１および第２の
超電導線路を並列に接続し、該第１の超電導線路
には、前記ゲート回路の第１の制御電流路、およ
び容量とインダクタンスよりなる遅延回路を挿入
し、前記第２の超電導線路には前記ゲート回路の
第２の制御電流路を、前記第１の制御電流路と流
れる制御電流の向きが逆になるように挿入し、前
記ゲート回路の一端は接地し、他端はゲート電流
を供給する第３の超電導線路と、抵抗で終端され
た第４の超電導線路とを並列に接続し、しかも該
第４の超電導線路を終端する前記抵抗の値を、前
記ゲート回路がノン・ラツチング論理動作を行な
う範囲に選んだことを特徴とするジヨセフソン効
果を用いたパルス発生器を提供するものでありそ
の目的はジヨセフソン論理回路、記憶回路を動作
させるに必要なタイミング・パルスを発生させる
ためのジヨセフソン効果を用いたパルス発生回路
が得られる。
る回路、または複数個のジヨセフソン接合と、こ
れらを電気的に結合するインダクタンスとよりな
るループ回路を流れるゲート電流の臨界値を、こ
れと磁気的に結合する制御電流によりゲート回路
２個よりなるパルス発生回路において、該パルス
発生回路のクロツク電流入力端子には、それぞれ
抵抗で終端された第１および第２の超電導線路が
並列に接続され、第１の超電導線路には第１のゲ
ート回路の制御電流路、第２の超電導線路には、
第２のゲート回路の制御電流路が挿入され、該第
２のゲート回路のゲート電流路の一端は接地し、
他端はゲート電流を供給する第３の超電導線路
と、抵抗で終端された第４の超電導線路とを並列
に接続し、前記第４の超電導線路には、前記第１
のゲート回路の第２の制御電流路を、前記第１の
制御電流路と流れる制御電流の向きが逆になるよ
うに挿入し、前記第１のゲート回路のゲート電流
路の一端は接地し、他端はゲート電流を供給する
第５の超電導線路と、抵抗で終端された第６の超
電導線路を並列に接続し、しかも、該第６の超電
導線路を終端する前記抵抗の値を、前記第１のゲ
ート回路がノン・ラツチング論理動作を行なう範
囲に選んだことを特徴とするジヨセフソン効果を
用いたパルス発生回路および単一のジヨセフソン
接合よりなる回路、または複数個のジヨセフソン
接合と、これらを電気的に結合するインダクタン
スとよりなるループ回路を流れるゲート電流の臨
界値を、これと磁気的に結合する制御電流により
制御するゲート回路２個よりなるパルス発生回路
において、その一端を該パルス発生回路のクロツ
ク電流入力端子に接続し、他端を抵抗で終端した
第１の超電導線路に、前記入力端子より第１のゲ
ート回路の制御電流路、および第２のゲート回路
の第１の制御電流路をこの順に挿入し、該第１の
ゲート回路のゲート電流路の一端は接地し、他端
はゲート電流を供給する第２の超電導線路と、抵
抗で終端された第３の超電導線路とを並列に接続
し、該第３の超電導線路には前記第２のゲート回
路の第２の制御電流路を、前記第１の制御電流路
と流れるゲート電流の向きが逆になるように挿入
し、該第２のゲート回路のゲート電流路の一端は
接地し、他端はゲート電流を供給する第４の超電
導線路と、抵抗で終端された第５の超電導線路と
を並列に接続し、しかも該第５の超電導線路を終
端する前記抵抗の値を、前記第２のゲート回路
が、ノン・ラツチング論理動作を行なう範囲に選
んだことを特徴とするジヨセフソン効果を用いた
パルス発生器、および単一のジヨセフソン接合よ
りなる回路、または複数個のジヨセフソン接合
と、これらを電気的に結合するインダクタンスと
よりなるループ回路を流れるゲート電流の臨界値
を、これと磁気的に結合する制御電流により制御
するゲート回路よりなるパルス発生回路におい
て、該パルス発生回路のクロツク電流入力端子に
は、それぞれ抵抗で終端された第１および第２の
超電導線路を並列に接続し、該第１の超電導線路
には、前記ゲート回路の第１の制御電流路、およ
び容量とインダクタンスよりなる遅延回路を挿入
し、前記第２の超電導線路には前記ゲート回路の
第２の制御電流路を、前記第１の制御電流路と流
れる制御電流の向きが逆になるように挿入し、前
記ゲート回路の一端は接地し、他端はゲート電流
を供給する第３の超電導線路と、抵抗で終端され
た第４の超電導線路とを並列に接続し、しかも該
第４の超電導線路を終端する前記抵抗の値を、前
記ゲート回路がノン・ラツチング論理動作を行な
う範囲に選んだことを特徴とするジヨセフソン効
果を用いたパルス発生器を提供するものでありそ
の目的はジヨセフソン論理回路、記憶回路を動作
させるに必要なタイミング・パルスを発生させる
ためのジヨセフソン効果を用いたパルス発生回路
が得られる。
以下本発明を図面を用いて詳述する。
第１図および第２図は本発明に用いられるゲー
ト回路を説明するための図である。
ト回路を説明するための図である。
第１図ａは単一のジヨセフソン接合１１のゲー
ト電流Igの臨界電流値Inをこれと磁気的に結合す
る制御電流Icにより制御するゲート回路でイン・
ライン・ゲート回路と呼ばれる。図において１２
はゲート電流路、１３，１３′は制御電流路であ
る。
ト電流Igの臨界電流値Inをこれと磁気的に結合す
る制御電流Icにより制御するゲート回路でイン・
ライン・ゲート回路と呼ばれる。図において１２
はゲート電流路、１３，１３′は制御電流路であ
る。
第１図ｂは該イン・ライン・ゲート回路のゲー
ト電流Igの臨界電流値Inを制御電流Icの関数とし
て表わしたもので制御特性と呼ばれる。図中１
４，１５で示される領域は該ゲート回路がそれぞ
れ零電圧状態、有限電圧状態であることを示して
いる。
ト電流Igの臨界電流値Inを制御電流Icの関数とし
て表わしたもので制御特性と呼ばれる。図中１
４，１５で示される領域は該ゲート回路がそれぞ
れ零電圧状態、有限電圧状態であることを示して
いる。
第２図ａは同一の臨界電流値を有する２つのジ
ヨセフソン接合１６，１７とこれらを電気的に結
合するインダクタンス１８とからなるループ回路
のゲート電流Igの臨界電流Inを、これと磁気的に
結合する制御電流Icにより制御するゲート回路で
インターフエロメター・ゲート回路と呼ばれる。
図において１９はゲート電流路、２０，２０′は
制御電流路である。本図のインターフエロメタ
ー・ゲート回路においてはゲート電流Igはインダ
クタンス１８のインダクタンス値が２等分される
点に供給される。
ヨセフソン接合１６，１７とこれらを電気的に結
合するインダクタンス１８とからなるループ回路
のゲート電流Igの臨界電流Inを、これと磁気的に
結合する制御電流Icにより制御するゲート回路で
インターフエロメター・ゲート回路と呼ばれる。
図において１９はゲート電流路、２０，２０′は
制御電流路である。本図のインターフエロメタ
ー・ゲート回路においてはゲート電流Igはインダ
クタンス１８のインダクタンス値が２等分される
点に供給される。
第２図ｂは該インターフエロメター・ゲート回
路の制御特性を示したもので、２１，２２で示さ
れる領域は該ゲート回路がそれぞれ零電圧状態、
有限電圧状態にあることを示す。本図の制御特性
は制御電流Icの流れる向きに関し、対称な特性を
有している。
路の制御特性を示したもので、２１，２２で示さ
れる領域は該ゲート回路がそれぞれ零電圧状態、
有限電圧状態にあることを示す。本図の制御特性
は制御電流Icの流れる向きに関し、対称な特性を
有している。
第２図ｃは同一の臨界電流値を有する２つのジ
ヨセフソン接合よりなるインターフエロメター・
ゲート回路でゲート電流Igはインダクタンス１８
の一方の端から供給される。第２図ｄは第２図ｃ
に示すインターフエロメター・ゲート回路の制御
特性を示したもので、制御電流Icの流れる向きに
関し、非対称な制御特性となつている。
ヨセフソン接合よりなるインターフエロメター・
ゲート回路でゲート電流Igはインダクタンス１８
の一方の端から供給される。第２図ｄは第２図ｃ
に示すインターフエロメター・ゲート回路の制御
特性を示したもので、制御電流Icの流れる向きに
関し、非対称な制御特性となつている。
非対称な制御特性を有するインターフエロメタ
ー・ゲート回路を得るのに第２図ｃにおいてはゲ
ート電流を該ゲート回路のインダクタンスを非対
称に分ける点に供給する方法を示したが、異なる
臨界電流値を有するジヨセフソン接合を用いてイ
ンターフエロメター・ゲート回路を構成しても非
対称な制御特性を有するゲート回路が得られる。
ー・ゲート回路を得るのに第２図ｃにおいてはゲ
ート電流を該ゲート回路のインダクタンスを非対
称に分ける点に供給する方法を示したが、異なる
臨界電流値を有するジヨセフソン接合を用いてイ
ンターフエロメター・ゲート回路を構成しても非
対称な制御特性を有するゲート回路が得られる。
なお、第２図においては２つのジヨセフソン接
合１６，１７を用いたインターフエロメター・ゲ
ート回路を示したが、ジヨセフソン接合の数は２
つに限る必要はなく、一般に複数個のジヨセフソ
ン接合、これらを電気的に結合するインダクタン
ス、および該インダクタンスと磁気的に結合する
制御電流路から構成されるゲート回路をインター
フエロメター・ゲート回路と呼ぶ。かかるインタ
ーフエロメター・ゲート回路においては、ゲート
電流を、該ゲート回路を構成するインダクタンス
を非対称に分ける点に供給する、あるいは該ゲー
ト回路を構成する個々のジヨセフソン接合の臨界
電流値を非対称な値に選定することにより非対称
な制御特性を有するゲート回路が得られる。
合１６，１７を用いたインターフエロメター・ゲ
ート回路を示したが、ジヨセフソン接合の数は２
つに限る必要はなく、一般に複数個のジヨセフソ
ン接合、これらを電気的に結合するインダクタン
ス、および該インダクタンスと磁気的に結合する
制御電流路から構成されるゲート回路をインター
フエロメター・ゲート回路と呼ぶ。かかるインタ
ーフエロメター・ゲート回路においては、ゲート
電流を、該ゲート回路を構成するインダクタンス
を非対称に分ける点に供給する、あるいは該ゲー
ト回路を構成する個々のジヨセフソン接合の臨界
電流値を非対称な値に選定することにより非対称
な制御特性を有するゲート回路が得られる。
以下の説明では、イン・ライン・ゲート回路、
インターフエロメター・ゲート回路を含めて、こ
れらゲート回路はまとめて第２図ｅのように表示
する。図において２３，２３′は制御電流路、２
４はゲート電流路を示す。
インターフエロメター・ゲート回路を含めて、こ
れらゲート回路はまとめて第２図ｅのように表示
する。図において２３，２３′は制御電流路、２
４はゲート電流路を示す。
第３図は該ゲート回路の動作を説明するための
図である。図においては、制御電流路２５，２
５′を有するゲート回路２６の制御電流路２７の
一端は接地され、他端はゲート電流Igpを供給す
る超電導線路２８と抵抗２９で終端された超電導
線路３０が接続される。本ゲート回路の動作を第
２図ｂの制御特性を用いて説明すると、制御電流
Icpの流れていない状態では、ゲート回路２６は
零電圧状態にあり、ゲート電流Igpはゲート回路
２６を流れる。しきい値Ithを越える制御電流Icp
が流れるとゲート回路２６は有限限電圧状態に遷
移し、ゲート電流Igpは超電導線路３０を通つて
抵抗２９に流れ込む。ここで、制御電流Icpを切
つた場合、次の２通りの動作が可能である。１つ
は依然としてゲート回路２６は有限電圧状態にあ
り、ゲート電流Igpは超電導線路３０を流れ続け
る動作、他の１つはゲート回路２６が零電圧状態
に戻り、ゲート電流Igpはゲート回路２６を通つ
て流れるようになる動作である。前者はラツチン
グ論理動作、後者はノン・ラツチング論理動作と
呼ばれる。該ゲート回路を構成するジヨセフソン
接合の素子構造からきまる、あるしきい値よりも
大きく、前記終端抵抗２９の抵抗値を選べば、ラ
ツチング論理動作がまた小さく終端抵抗２９の抵
抗値を選べばノン・ラツチング論理動作が実現で
きる。
図である。図においては、制御電流路２５，２
５′を有するゲート回路２６の制御電流路２７の
一端は接地され、他端はゲート電流Igpを供給す
る超電導線路２８と抵抗２９で終端された超電導
線路３０が接続される。本ゲート回路の動作を第
２図ｂの制御特性を用いて説明すると、制御電流
Icpの流れていない状態では、ゲート回路２６は
零電圧状態にあり、ゲート電流Igpはゲート回路
２６を流れる。しきい値Ithを越える制御電流Icp
が流れるとゲート回路２６は有限限電圧状態に遷
移し、ゲート電流Igpは超電導線路３０を通つて
抵抗２９に流れ込む。ここで、制御電流Icpを切
つた場合、次の２通りの動作が可能である。１つ
は依然としてゲート回路２６は有限電圧状態にあ
り、ゲート電流Igpは超電導線路３０を流れ続け
る動作、他の１つはゲート回路２６が零電圧状態
に戻り、ゲート電流Igpはゲート回路２６を通つ
て流れるようになる動作である。前者はラツチン
グ論理動作、後者はノン・ラツチング論理動作と
呼ばれる。該ゲート回路を構成するジヨセフソン
接合の素子構造からきまる、あるしきい値よりも
大きく、前記終端抵抗２９の抵抗値を選べば、ラ
ツチング論理動作がまた小さく終端抵抗２９の抵
抗値を選べばノン・ラツチング論理動作が実現で
きる。
第４図は本発明の第１の発明の一実施例である
ジヨセフソン効果を用いたパルス発生回路を説明
するための回路図である。
ジヨセフソン効果を用いたパルス発生回路を説明
するための回路図である。
図において該パルス発生回路のクロツク電流入
力端子３１にはそれぞれ抵抗３２，３３で終端さ
れた超電導線路３４，３５が並列に接続されてい
る。さらに該超電導線路３４，３５にはそれぞれ
インターフエロメター・ゲート回路３６の制御電
流路３７、インターフエロメター・ゲート回路３
８の制御電流路３９が挿入されている。前記イン
ターフエロメター・ゲート回路３６のゲート電流
路の一端は接地し、他端は直流のゲート電流Ig1
を供給する超電導線路４０と抵抗４１で終端され
た超電導線路４２とを並列に接続する。前記超電
導線路には、前記インターフエロメター・ゲート
回路３８の制御電流路４３が、前記制御電流路３
９と流れる制御電流の向きが逆になるように挿入
される。前記インターフエロメター・ゲート回路
３８のゲート電流路の一端は接地し、他端は直流
のゲート電流Ig2を供給する超電導線路４４と、
抵抗４５で終端された超電導線路４６とを並列に
接続する。
力端子３１にはそれぞれ抵抗３２，３３で終端さ
れた超電導線路３４，３５が並列に接続されてい
る。さらに該超電導線路３４，３５にはそれぞれ
インターフエロメター・ゲート回路３６の制御電
流路３７、インターフエロメター・ゲート回路３
８の制御電流路３９が挿入されている。前記イン
ターフエロメター・ゲート回路３６のゲート電流
路の一端は接地し、他端は直流のゲート電流Ig1
を供給する超電導線路４０と抵抗４１で終端され
た超電導線路４２とを並列に接続する。前記超電
導線路には、前記インターフエロメター・ゲート
回路３８の制御電流路４３が、前記制御電流路３
９と流れる制御電流の向きが逆になるように挿入
される。前記インターフエロメター・ゲート回路
３８のゲート電流路の一端は接地し、他端は直流
のゲート電流Ig2を供給する超電導線路４４と、
抵抗４５で終端された超電導線路４６とを並列に
接続する。
前記抵抗４１，４５の値は、それぞれインター
フエロメター・ゲート回路３６，３８がノン・ラ
ツチング論理動作を行なうような範囲に設定す
る。また前記インターフエロメター・ゲート回路
３６は第２図ｂに示したような対称な制御特性を
有する回路構成、前記インターフエロメター・ゲ
ート回路３８は第２図ｄに示した非対称な制御特
性を有する回路構成をそれぞれ採用する。また、
前起抵抗３２，３３は同一の抵抗値をもつように
設定する。
フエロメター・ゲート回路３６，３８がノン・ラ
ツチング論理動作を行なうような範囲に設定す
る。また前記インターフエロメター・ゲート回路
３６は第２図ｂに示したような対称な制御特性を
有する回路構成、前記インターフエロメター・ゲ
ート回路３８は第２図ｄに示した非対称な制御特
性を有する回路構成をそれぞれ採用する。また、
前起抵抗３２，３３は同一の抵抗値をもつように
設定する。
第５図は前記インターフエロメター・ゲート回
路３８の制御特性を示したものである。図中Ith
はゲート電流Ig2の流れているインターフエロメ
ター・ゲート回路３８が有限電圧状態に遷移する
に必要な制御電流しきい値である。また第６図は
本実施例のパルス発生回路の入力端子３１を流れ
るクロツク電流Iio、前記超電導線路４２を流れる
電流Ia、前記超電導線路４６を流れるパルス電流
Ibの電流波形を時間に対してプロツトしたもので
ある。ここでクロツク電流Iioの振幅Ipはゲート電
流Ig1の２倍の大きさに設定する。
路３８の制御特性を示したものである。図中Ith
はゲート電流Ig2の流れているインターフエロメ
ター・ゲート回路３８が有限電圧状態に遷移する
に必要な制御電流しきい値である。また第６図は
本実施例のパルス発生回路の入力端子３１を流れ
るクロツク電流Iio、前記超電導線路４２を流れる
電流Ia、前記超電導線路４６を流れるパルス電流
Ibの電流波形を時間に対してプロツトしたもので
ある。ここでクロツク電流Iioの振幅Ipはゲート電
流Ig1の２倍の大きさに設定する。
本実施例のジヨセフソン効果を用いたパルス発
生回路の動作原理は以下の如くである。
生回路の動作原理は以下の如くである。
入力端子より流入するロツク電流Iioが線路３
４，３５、制御電流路３７，４３を流れると、イ
ンターフエロメター・ゲート回路３６，３８はそ
れぞれのスイツチング時間τs，τs′だけ経過後、
零電圧状態から有限電圧状態に遷移し、出力線路
４２，４６に出力電流Ia，Ibがそれぞれ流れる。
該インターフエロメター・ゲート回路３８のこの
状態遷移は第５図４７の矢印で示される。この結
果、上記のクロツク電流Iio入力時からτsだけ経過
後には、インターフエロメター・ゲート回路３８
の２本の制御電流路に、大きさが等しく、互いに
向きが逆な制御電流が流れることになり、該イン
ターフエロメター・ゲート回路３８はそのリセツ
テイング時間τrだけ経過後、零電圧状態にリセツ
トされることになる。第５図４８の矢印はインタ
ーフエロメター・ゲート回路３８のこの状態遷移
を表わしている。従つて出力線路４６には、パル
ス幅τs＋τr−τs′のパルス電流Ibが流れることにな
る。特にスイツチング特性の同一な２つのインタ
ーフエロメター・ゲート回路３６，３８を用いれ
ばパルス幅τrのパルス電流が得られることにな
る。以下の説明では簡単化のため、スイツチング
特性が同一のゲート回路を用いることで議論を進
めていく。
４，３５、制御電流路３７，４３を流れると、イ
ンターフエロメター・ゲート回路３６，３８はそ
れぞれのスイツチング時間τs，τs′だけ経過後、
零電圧状態から有限電圧状態に遷移し、出力線路
４２，４６に出力電流Ia，Ibがそれぞれ流れる。
該インターフエロメター・ゲート回路３８のこの
状態遷移は第５図４７の矢印で示される。この結
果、上記のクロツク電流Iio入力時からτsだけ経過
後には、インターフエロメター・ゲート回路３８
の２本の制御電流路に、大きさが等しく、互いに
向きが逆な制御電流が流れることになり、該イン
ターフエロメター・ゲート回路３８はそのリセツ
テイング時間τrだけ経過後、零電圧状態にリセツ
トされることになる。第５図４８の矢印はインタ
ーフエロメター・ゲート回路３８のこの状態遷移
を表わしている。従つて出力線路４６には、パル
ス幅τs＋τr−τs′のパルス電流Ibが流れることにな
る。特にスイツチング特性の同一な２つのインタ
ーフエロメター・ゲート回路３６，３８を用いれ
ばパルス幅τrのパルス電流が得られることにな
る。以下の説明では簡単化のため、スイツチング
特性が同一のゲート回路を用いることで議論を進
めていく。
一方、クロツク電流Iioが切れると、インターフ
エロメター・ゲート回路３６は零電圧状態に戻
り、線路４２を流れていた出力電流Iaは、ゲート
回路３６のリセツテイング時間τsだけ経過後、ゲ
ート回路３６に流れるようになる。このときのゲ
ート回路３８の状態遷移は第５図の矢印４９，５
０で表わされ、ゲート回路３８が非対称な制御特
性をもつため、ゲート回路３８は零電圧状態にと
どまつたままである。こうしてゲート回路３６，
３８はクロツク電流の流れる前と同じ零電圧状態
に戻り次のクロツク電流の入力に備えることにな
る。
エロメター・ゲート回路３６は零電圧状態に戻
り、線路４２を流れていた出力電流Iaは、ゲート
回路３６のリセツテイング時間τsだけ経過後、ゲ
ート回路３６に流れるようになる。このときのゲ
ート回路３８の状態遷移は第５図の矢印４９，５
０で表わされ、ゲート回路３８が非対称な制御特
性をもつため、ゲート回路３８は零電圧状態にと
どまつたままである。こうしてゲート回路３６，
３８はクロツク電流の流れる前と同じ零電圧状態
に戻り次のクロツク電流の入力に備えることにな
る。
第７図は本発明の第２の発明の一実施例である
ジヨセフソン効果を用いたパルス発生回路を説明
するための回路図である。
ジヨセフソン効果を用いたパルス発生回路を説明
するための回路図である。
図において、該パルス発生回路の入力端子５１
に接続された超電導線路５２にはイン・ライン・
ゲート回路５３の制御電流路５４、インターフエ
ロメター・ゲート回路５５の制御電流路５６が挿
入された後、抵抗５７で終端される。前記イン・
ライン・ゲート回路５３のゲート電流路の一端は
接地され、他端はゲート電流Ig1を供給する超電
導線路５８と抵抗５９で終端された超電導線路６
０とが接続されている。該超電導線路６０にはイ
ンターフエロメター・ゲート回路５５の制御電流
路６１が、前記制御電流路５６と制御電流の向き
が逆になるように挿入される。インターフエロメ
ター・ゲート回路５５のゲート電流路の一端は接
地され、他端はゲート電流Ig2を供給する超電導
線路６２と抵抗６３で終端された超電導線路６４
が接続される。ここで終端抵抗５９，６３の値は
それぞれイン・ライン・ゲート回路５３、インタ
ーフエロメター・ゲート回路５５がノン・ラツチ
ング論理動作を行なう範囲に選ぶ。またインター
フエロメター・ゲート回路５５は制御電流の向き
に対して非対称な制御特性をもつ回路構成を採用
する。クロツク電流Iioの振幅Ipはイン・ライン・
ゲート回路のゲート電流Ig1と同一の値に設定す
る。また超電導線路５２の特性インピーダンスは
終端抵抗５７の抵抗値と同一にする。
に接続された超電導線路５２にはイン・ライン・
ゲート回路５３の制御電流路５４、インターフエ
ロメター・ゲート回路５５の制御電流路５６が挿
入された後、抵抗５７で終端される。前記イン・
ライン・ゲート回路５３のゲート電流路の一端は
接地され、他端はゲート電流Ig1を供給する超電
導線路５８と抵抗５９で終端された超電導線路６
０とが接続されている。該超電導線路６０にはイ
ンターフエロメター・ゲート回路５５の制御電流
路６１が、前記制御電流路５６と制御電流の向き
が逆になるように挿入される。インターフエロメ
ター・ゲート回路５５のゲート電流路の一端は接
地され、他端はゲート電流Ig2を供給する超電導
線路６２と抵抗６３で終端された超電導線路６４
が接続される。ここで終端抵抗５９，６３の値は
それぞれイン・ライン・ゲート回路５３、インタ
ーフエロメター・ゲート回路５５がノン・ラツチ
ング論理動作を行なう範囲に選ぶ。またインター
フエロメター・ゲート回路５５は制御電流の向き
に対して非対称な制御特性をもつ回路構成を採用
する。クロツク電流Iioの振幅Ipはイン・ライン・
ゲート回路のゲート電流Ig1と同一の値に設定す
る。また超電導線路５２の特性インピーダンスは
終端抵抗５７の抵抗値と同一にする。
本実施例のパルス発生回路においては、クロツ
ク電流Iioが流れることにより、イン・ライン・ゲ
ート回路５３、インターフエロメター・ゲート回
路５５が有限電圧状態に遷移し、超電導線路６
０，６４にゲート電流が流れるようになる。この
結果、インターフエロメター・ゲート回路５５の
制御電流路５６，６１は大きさが等しく、向きが
逆な制御電流が流れることになり、インターフエ
ロメター・ゲート回路５５は零電圧状態にリセツ
トされる。従つて制御電流路５４を入力電流が流
れるのに要する時間τc（以下クロスイング遅延時
間と呼ぶ）、イン・ライン・ゲート回路５３のス
イツチング時間τsを用いれば、制御電流路５６を
制御電流が流れてからτs−τcだけの時間経過後、
制御電流路６１に制御電流が流れ始めることにな
る。この結果、インターフエロメター・ゲート回
路５５はそのリセツテイング時間τrだけ経過後零
電圧状態に戻り、出力電流Ibがゲート回路５５を
流れるようになる。従つて線路６４にはパルス幅
τr−τcのパルス電流Ibが流れることになる。
ク電流Iioが流れることにより、イン・ライン・ゲ
ート回路５３、インターフエロメター・ゲート回
路５５が有限電圧状態に遷移し、超電導線路６
０，６４にゲート電流が流れるようになる。この
結果、インターフエロメター・ゲート回路５５の
制御電流路５６，６１は大きさが等しく、向きが
逆な制御電流が流れることになり、インターフエ
ロメター・ゲート回路５５は零電圧状態にリセツ
トされる。従つて制御電流路５４を入力電流が流
れるのに要する時間τc（以下クロスイング遅延時
間と呼ぶ）、イン・ライン・ゲート回路５３のス
イツチング時間τsを用いれば、制御電流路５６を
制御電流が流れてからτs−τcだけの時間経過後、
制御電流路６１に制御電流が流れ始めることにな
る。この結果、インターフエロメター・ゲート回
路５５はそのリセツテイング時間τrだけ経過後零
電圧状態に戻り、出力電流Ibがゲート回路５５を
流れるようになる。従つて線路６４にはパルス幅
τr−τcのパルス電流Ibが流れることになる。
クロツク電流Iioが切れると、制御電流路５６を
流れる制御電流が切れてから、イン・ライン・ゲ
ート回路のリセツテイング時間τrを用いて、τr−
τcだけ時間経過後、制御電流路６１を流れる制御
電流が切れる。インターフエロメター・ゲート回
路５５は非対称な制御特性を有しているので、第
４図の実施例と同様の理由で、この間、超電導線
路６４には電流は流れない。
流れる制御電流が切れてから、イン・ライン・ゲ
ート回路のリセツテイング時間τrを用いて、τr−
τcだけ時間経過後、制御電流路６１を流れる制御
電流が切れる。インターフエロメター・ゲート回
路５５は非対称な制御特性を有しているので、第
４図の実施例と同様の理由で、この間、超電導線
路６４には電流は流れない。
第８図は本発明の第３の発明の一実施例である
ジヨセフソン効果を用いたパルス発生回路を説明
するための回路図である。
ジヨセフソン効果を用いたパルス発生回路を説明
するための回路図である。
図において該パルス発生回路のクロツク電流入
力端子７１には終端抵抗７２の抵抗値Ｒを特性イ
ンピーダンスとする超電導線路７３と、回路的に
はインダクタンスと見なせる、終端抵抗７５の抵
抗値Ｒより高い特性インピーダンスをもつ超電導
線路７４が接続されている。インダクタンス７４
の左右には終端抵抗７５にインピーダンス整合を
とるため、容量値Ｃをもつキヤパシタンス７６，
７７が接続されている。ここで容量値Ｃは前記イ
ンダクタンス７４のインダクタンス値Ｌを用いて Ｃ＝−Ｌ／2R2 なる値に選ぶ。前記超電導線路７３，７４にはイ
ンターフエロメター・ゲート回路７８の制御電流
路７９，８０が、互いに流れる制御電流の向きが
逆になるように挿入される。インタフエロメタ
ー・ゲート回路７８のゲート電流路の一端は接地
され、他端はゲート電流Igを供給する超電導線路
８１と、抵抗８２で終端される超電導線路８３が
接続される。
力端子７１には終端抵抗７２の抵抗値Ｒを特性イ
ンピーダンスとする超電導線路７３と、回路的に
はインダクタンスと見なせる、終端抵抗７５の抵
抗値Ｒより高い特性インピーダンスをもつ超電導
線路７４が接続されている。インダクタンス７４
の左右には終端抵抗７５にインピーダンス整合を
とるため、容量値Ｃをもつキヤパシタンス７６，
７７が接続されている。ここで容量値Ｃは前記イ
ンダクタンス７４のインダクタンス値Ｌを用いて Ｃ＝−Ｌ／2R2 なる値に選ぶ。前記超電導線路７３，７４にはイ
ンターフエロメター・ゲート回路７８の制御電流
路７９，８０が、互いに流れる制御電流の向きが
逆になるように挿入される。インタフエロメタ
ー・ゲート回路７８のゲート電流路の一端は接地
され、他端はゲート電流Igを供給する超電導線路
８１と、抵抗８２で終端される超電導線路８３が
接続される。
インターフエロメター・ゲート回路７８は制御
電流の流れる向きに対し、非対称な制御特性をも
つ回路構成を採用する。また抵抗８２の抵抗値は
該インターフエロメター・ゲート回路７８がノ
ン・ラツチング論理動作を行なう範囲に設定す
る。
電流の流れる向きに対し、非対称な制御特性をも
つ回路構成を採用する。また抵抗８２の抵抗値は
該インターフエロメター・ゲート回路７８がノ
ン・ラツチング論理動作を行なう範囲に設定す
る。
本実施例においては、流入してきたクロツク電
流は超電導線路７３と７４に２分されるが、超電
導線路７４はインダクタンスとして、容量７６，
７７とともに遅延回路を構成しているため、制御
電流路８０には制御電流路７９に制御電流が流れ
始めてから、τ＝Ｌ／Ｒだけ時間経過して、制御
電流が流れ始める。この結果、制御電流路８０に
制御電流が流れてから、インターフエロメター・
ゲート回路７８はそのリセツテイング時間τrだけ
経過後、零電圧状態に戻る。従つて線路８３には
パルス幅τr＋Ｌ／Ｒ−τsのパルス電流が流れるこ
とになる。クロツク電流Iioが切れると、先ず、制
御電流路７９を流れる電流が切れ、しかる後、イ
ンダクタンス７４を流れる電流が切れるに要する
時間、Ｌ／Ｒだけ経過して制御電流路８０を流れ
る制御電流が切れる。しかるにインターフエロメ
ター・ゲート回路７８は非対称な制御特性をもつ
ため、第４図の実施例と同じ理由で、この間、超
電導線路８３にはゲート電流Igは流れない。
流は超電導線路７３と７４に２分されるが、超電
導線路７４はインダクタンスとして、容量７６，
７７とともに遅延回路を構成しているため、制御
電流路８０には制御電流路７９に制御電流が流れ
始めてから、τ＝Ｌ／Ｒだけ時間経過して、制御
電流が流れ始める。この結果、制御電流路８０に
制御電流が流れてから、インターフエロメター・
ゲート回路７８はそのリセツテイング時間τrだけ
経過後、零電圧状態に戻る。従つて線路８３には
パルス幅τr＋Ｌ／Ｒ−τsのパルス電流が流れるこ
とになる。クロツク電流Iioが切れると、先ず、制
御電流路７９を流れる電流が切れ、しかる後、イ
ンダクタンス７４を流れる電流が切れるに要する
時間、Ｌ／Ｒだけ経過して制御電流路８０を流れ
る制御電流が切れる。しかるにインターフエロメ
ター・ゲート回路７８は非対称な制御特性をもつ
ため、第４図の実施例と同じ理由で、この間、超
電導線路８３にはゲート電流Igは流れない。
なお、ゲート回路として、第４図の実施例では
２個のインターフエロメター・ゲート回路を、ま
た第７図の実施例では１個のイン・ライン・ゲー
ト回路、１個のインターフエロメター・ゲート回
路をそれぞれ用いたが、ともにイン・ライン・ゲ
ート回路、またはインターフエロメター・ゲート
回路を用いても、あるいはこの両者を組み合わせ
て用いてもよい。第８図の実施例においては、ゲ
ート回路としてインターフエロメター・ゲート回
路を用いたが、イン・ライン・ゲート回路を用い
てもよい。
２個のインターフエロメター・ゲート回路を、ま
た第７図の実施例では１個のイン・ライン・ゲー
ト回路、１個のインターフエロメター・ゲート回
路をそれぞれ用いたが、ともにイン・ライン・ゲ
ート回路、またはインターフエロメター・ゲート
回路を用いても、あるいはこの両者を組み合わせ
て用いてもよい。第８図の実施例においては、ゲ
ート回路としてインターフエロメター・ゲート回
路を用いたが、イン・ライン・ゲート回路を用い
てもよい。
ジヨセフソン接合によるインターフエロメタ
ー・ゲート回路は数十psのスイツチング時間を持
つことが報告されており、本発明のジヨセフソン
効果を用いたパルス発生回路を用いれば、数十ps
の立上り時間、立下り時間、パルス幅という鋭い
パルス波形をもつパルス電流が得られ、超高速で
動作するジヨセフソン論理回路、記憶回路のタイ
ミングパルスを発生させる上で極めて有望であ
る。
ー・ゲート回路は数十psのスイツチング時間を持
つことが報告されており、本発明のジヨセフソン
効果を用いたパルス発生回路を用いれば、数十ps
の立上り時間、立下り時間、パルス幅という鋭い
パルス波形をもつパルス電流が得られ、超高速で
動作するジヨセフソン論理回路、記憶回路のタイ
ミングパルスを発生させる上で極めて有望であ
る。
第１図、第２図はそれぞれ本発明に用いられる
イン・ライン・ゲート回路、インターフエロメタ
ー・ゲート回路を説明するための図である。第３
図は本発明に用いられるゲート回路の動作を説明
するための回路図である。第４図は、本発明の第
１の発明の一実施例であるジヨセフソン効果を用
いたパルス発生回路を説明するための回路図であ
る。第５図は第４図の実施例において用いられる
インターフエロメター・ゲート回路の制御特性で
ある。第６図は第４図の実施例におけるジヨセフ
ソン効果を用いたパルス発生回路内を流れる種々
の電流の時間変化を示す。第７図は本発明の第２
の発明の一実施例であるジヨセフソン効果を用い
たパルス発生回路を説明するための回路図であ
る。第８図は本発明の第３の発明の一実施例であ
るジヨセフソン効果を用いたパルス発生回路を説
明するための回路図である。 図において、１１，１１，１６，１７はジヨセ
フソン接合、１，３，２０，２３，２５，２７，
３７，３９，４３，５４，５６，６１，７９，８
０は制御電流路、１９，２６はゲート電流路、１
８はインダクタンス、２８，３０，３４，３５，
４０，４２，４４，４６，５２，５８，６０，６
２，６４，７３，７４，８１は超電導線路、２
９，３２，３３，４１，４５，５７，５９，６
３，７２，７５，８２は抵抗、３１，５１，７１
は入力端子、３６，３８，５５，７８はインター
フエロメター・ゲート回路、５３はイン・ライ
ン・ゲート回路、７６，７７はキヤパシタを示
す。
イン・ライン・ゲート回路、インターフエロメタ
ー・ゲート回路を説明するための図である。第３
図は本発明に用いられるゲート回路の動作を説明
するための回路図である。第４図は、本発明の第
１の発明の一実施例であるジヨセフソン効果を用
いたパルス発生回路を説明するための回路図であ
る。第５図は第４図の実施例において用いられる
インターフエロメター・ゲート回路の制御特性で
ある。第６図は第４図の実施例におけるジヨセフ
ソン効果を用いたパルス発生回路内を流れる種々
の電流の時間変化を示す。第７図は本発明の第２
の発明の一実施例であるジヨセフソン効果を用い
たパルス発生回路を説明するための回路図であ
る。第８図は本発明の第３の発明の一実施例であ
るジヨセフソン効果を用いたパルス発生回路を説
明するための回路図である。 図において、１１，１１，１６，１７はジヨセ
フソン接合、１，３，２０，２３，２５，２７，
３７，３９，４３，５４，５６，６１，７９，８
０は制御電流路、１９，２６はゲート電流路、１
８はインダクタンス、２８，３０，３４，３５，
４０，４２，４４，４６，５２，５８，６０，６
２，６４，７３，７４，８１は超電導線路、２
９，３２，３３，４１，４５，５７，５９，６
３，７２，７５，８２は抵抗、３１，５１，７１
は入力端子、３６，３８，５５，７８はインター
フエロメター・ゲート回路、５３はイン・ライ
ン・ゲート回路、７６，７７はキヤパシタを示
す。
Claims (1)
- 【特許請求の範囲】 １ 単一のジヨセフソン接合よりなる回路または
複数個のジヨセフソン接合とこれらを電気的に結
合するインダクタンスとよりなるループ回路を流
れるゲート電流の臨界値を、これと磁気的に結合
する制御電流により制御するゲート回路２個より
なるパルス発生回路において、該パルス発生回路
のクロツク電流入力端子には、それぞれ抵抗で終
端された第１および第２の超電導線路が並列に接
続され、第１の超電導線路には第１のゲート回路
の第１の制御電流路、第２の超電導線路には第２
のゲート回路の制御電流路が挿入され、該第２の
ゲート回路のゲート電流路の一端は接地し、他端
はゲート電流を供給する第３の超電導線路と、抵
抗で終端された第４の超電導線路とを並列に接続
し、前記第４の超電導線路には、前記第１のゲー
ト回路の第２の制御電流路を、前記第１の制御電
流路と流れる制御電流の向きが逆になるように挿
入し、前記第１のゲート回路のゲート電流路の一
端は接地し、他端はゲート電流を供給する第５の
超電導線路と、抵抗で終端された第６の超電導線
路とを並列に接続し、しかも該第６の超電導線路
を終端する前記抵抗の値を、前記第１のゲート回
路がノン・ラツチング論理動作を行なう範囲に選
んだことを特徴とする、ジヨセフソン効果を用い
たパルス発生回路。 ２ 単一のジヨセフソン接合よりなる回路または
複数個のジヨセフソン接合とこれらを電気的に結
合するインダクタンスとよりなるループ回路を流
れるゲート電流の臨界値を、これと磁気的に結合
する制御電流により制御するゲート回路２個より
なるパルス発生回路において、その一端を該パル
ス発生回路のクロツク電流入力端子に接続し、他
端を抵抗で終端した第１の超電導線路に、前記ク
ロツク電流入力端子より、第１のゲート回路の制
御電流路、および第２のゲート回路の第１の制御
電流路をこの順に挿入し、該第１のゲート回路の
ゲート電流路の一端は接地し、他端はゲート電流
を供給する第２の超電導線路と、抵抗で終端され
た第３の超電導線路とを並列に接続し、該第３の
超電導線路には前記第２のゲート回路の第２の制
御電流路を、前記第１の制御電流路と流れる制御
電流の向きが逆になるように挿入し、該第２のゲ
ート回路のゲート電流路の一端は接地し、他端は
ゲート電流を供給する第４の超電導線路と、抵抗
で終端した第５の超電導線路とを並列に接続し、
しかも該第５の超電導線路を終端する前記抵抗の
値を前記第２のゲート回路がノン・ラツチング論
理動作を行なう範囲に選んだことを特徴とするジ
ヨセフソン効果を用いたパルス発生器。 ３ 単一のジヨセフソン接合よりなる回路または
複数個のジヨセフソン接合と、これらを電気的に
結合するインダクタンスよりなるループ回路を流
れるゲート電流の臨界値を、これと磁気的に結合
する制御電流により制御するゲート回路よりなる
パルス発生回路において、該パルス発生回路のク
ロツク電流入力端子にはそれぞれ抵抗で終端され
た第１および第２の超電導線路を並列に接続し、
該第１の超電導線路には、前記ゲート回路の第１
の制御電流路、および容量とインダクタンスより
なる遅延回路を挿入し、前記第２の超電導線路に
は前記ゲート回路の第２の制御電流路を、前記第
１の制御電流路と流れる制御電流の向きが逆にな
るように挿入し、前記ゲート回路の一端は接地し
他端はゲート電流を供給する第３の超電導線路と
抵抗で終端された第４の超電導線路とを並列に接
続し、しかも該第４の超電導線路を終端する前記
抵抗の値を、前記ゲート回路がノン・ラツチング
論理動作を行なう範囲に選んだことを特徴とする
ジヨセフソン効果を用いたパルス発生器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56078966A JPS57193118A (en) | 1981-05-25 | 1981-05-25 | Pulse generating circuit using josephson effect |
| US06/381,653 US4506166A (en) | 1981-05-25 | 1982-05-24 | Pulse generation circuit using at least one Josephson junction device |
| EP82104558A EP0066239B1 (en) | 1981-05-25 | 1982-05-25 | Pulse generation circuit using at least one josephson junction device |
| DE8282104558T DE3273420D1 (en) | 1981-05-25 | 1982-05-25 | Pulse generation circuit using at least one josephson junction device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56078966A JPS57193118A (en) | 1981-05-25 | 1981-05-25 | Pulse generating circuit using josephson effect |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57193118A JPS57193118A (en) | 1982-11-27 |
| JPH0159771B2 true JPH0159771B2 (ja) | 1989-12-19 |
Family
ID=13676636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56078966A Granted JPS57193118A (en) | 1981-05-25 | 1981-05-25 | Pulse generating circuit using josephson effect |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4506166A (ja) |
| EP (1) | EP0066239B1 (ja) |
| JP (1) | JPS57193118A (ja) |
| DE (1) | DE3273420D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5266844A (en) * | 1991-07-15 | 1993-11-30 | Hewlett-Packard Company | Timing discriminator circuit and method for determining the arrival order of input signals |
| US5607361A (en) * | 1994-11-18 | 1997-03-04 | Back Swing Management, Inc. | Electronic device for signaling wrist position during a golfer's swing |
| AU729396B2 (en) * | 1996-04-04 | 2001-02-01 | Mitsubishi Heavy Industries, Ltd. | Apparatus and method for treating exhaust gas and pulse generator used therefor |
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| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
| CN110311662A (zh) * | 2019-05-27 | 2019-10-08 | 中国科学院计算技术研究所 | 超导环及超导高频时钟发生器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH559481A5 (ja) * | 1973-12-13 | 1975-02-28 | Ibm | |
| US4401900A (en) * | 1979-12-20 | 1983-08-30 | International Business Machines Corporation | Ultra high resolution Josephson sampling technique |
-
1981
- 1981-05-25 JP JP56078966A patent/JPS57193118A/ja active Granted
-
1982
- 1982-05-24 US US06/381,653 patent/US4506166A/en not_active Expired - Lifetime
- 1982-05-25 DE DE8282104558T patent/DE3273420D1/de not_active Expired
- 1982-05-25 EP EP82104558A patent/EP0066239B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3273420D1 (en) | 1986-10-30 |
| US4506166A (en) | 1985-03-19 |
| JPS57193118A (en) | 1982-11-27 |
| EP0066239B1 (en) | 1986-09-24 |
| EP0066239A2 (en) | 1982-12-08 |
| EP0066239A3 (en) | 1984-01-04 |
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