JPH0612876B2 - ジョセフソン否定回路 - Google Patents
ジョセフソン否定回路Info
- Publication number
- JPH0612876B2 JPH0612876B2 JP63199000A JP19900088A JPH0612876B2 JP H0612876 B2 JPH0612876 B2 JP H0612876B2 JP 63199000 A JP63199000 A JP 63199000A JP 19900088 A JP19900088 A JP 19900088A JP H0612876 B2 JPH0612876 B2 JP H0612876B2
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- JP
- Japan
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- josephson
- terminal
- bias current
- circuit
- bias
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ジョセフソン効果を用いた論理ゲート回路に
関し、より具体的には否定の論理を行う電流注入型の論
理ゲート回路に関する。
関し、より具体的には否定の論理を行う電流注入型の論
理ゲート回路に関する。
（従来の技術） データ入力信号の“１”，“０”に対して、その補信号
“０”，“１”を発生する否定回路は、論理装置やメモ
リ装置の補信号発生器として用いられている。
“０”，“１”を発生する否定回路は、論理装置やメモ
リ装置の補信号発生器として用いられている。
従来、ジョセフソン素子を用いた否定回路としては、磁
界結合型論理和回路を用いた否定回路（アイビーエム・
テクニカル・ディスクロージャー・ブルティン(IBM Tec
hnical Disclosure Bulletin)等22巻第号1979年404〜40
5ページ)や抵抗結合型論理和回路を用いた否定回路(昭
和60年度電子通信学会総合全国大会講演論文集、分冊2,
405ページ)が知られている。
界結合型論理和回路を用いた否定回路（アイビーエム・
テクニカル・ディスクロージャー・ブルティン(IBM Tec
hnical Disclosure Bulletin)等22巻第号1979年404〜40
5ページ)や抵抗結合型論理和回路を用いた否定回路(昭
和60年度電子通信学会総合全国大会講演論文集、分冊2,
405ページ)が知られている。
第３図は、従来の技術を説明するための抵抗結合型論理
和回路を用いた否定回路の一例を示す回路図である。第
３図を用いて、該否定回路の動作を説明する。端子B0か
らバイアス電流を供給した状態で、端子I1にデータ信号
“１”が入力されると、ジョセフソン接合J1,J2,J3が電
圧状態にスイッチし、高インピーダンス状態になるた
め、バイアス電流の大部分は負荷抵抗RLを通って接地面
に流れる。従って、データ信号が入力後、ある時間だけ
遅れてタイミング信号を端子I2に入力しても、ジョセフ
ソン接合J4,J5にはバイアス電流が流れていないため、
ジョセフソン接合J4,J5は電圧状態にスイッチせず、出
力端Outに電圧が発生しない。以上の動作により、デー
タ信号“１”の補信号“０”が出力端Outに得られる。
和回路を用いた否定回路の一例を示す回路図である。第
３図を用いて、該否定回路の動作を説明する。端子B0か
らバイアス電流を供給した状態で、端子I1にデータ信号
“１”が入力されると、ジョセフソン接合J1,J2,J3が電
圧状態にスイッチし、高インピーダンス状態になるた
め、バイアス電流の大部分は負荷抵抗RLを通って接地面
に流れる。従って、データ信号が入力後、ある時間だけ
遅れてタイミング信号を端子I2に入力しても、ジョセフ
ソン接合J4,J5にはバイアス電流が流れていないため、
ジョセフソン接合J4,J5は電圧状態にスイッチせず、出
力端Outに電圧が発生しない。以上の動作により、デー
タ信号“１”の補信号“０”が出力端Outに得られる。
次に、データ信号が“０”のときは端子I1より入力信号
電流が入らないため、ジョセフソン接合J1,J2,J3は電圧
状態にスイッチしない。従って、バイアス電流はジョセ
フソン接合J1,J2を通ってジョセフソン接合J4,J5に流れ
続ける。この状態で、端子I2にタイミング信号が入力さ
れるとジョセフソン接合J4,J5,J6,J3が電圧状態にスイ
ッチし、出力端Outに電圧が発生する。以上の動作によ
りデータ信号“０”の補信号“１”が出力端Outに得ら
れる。
電流が入らないため、ジョセフソン接合J1,J2,J3は電圧
状態にスイッチしない。従って、バイアス電流はジョセ
フソン接合J1,J2を通ってジョセフソン接合J4,J5に流れ
続ける。この状態で、端子I2にタイミング信号が入力さ
れるとジョセフソン接合J4,J5,J6,J3が電圧状態にスイ
ッチし、出力端Outに電圧が発生する。以上の動作によ
りデータ信号“０”の補信号“１”が出力端Outに得ら
れる。
（発明が解決しようとする課題） しかし、従来の技術による否定回路では、データ入力信
号よりも一定の時間だけ遅らせて入力するタイミング信
号を用いる必要があり、このため回路が複雑になるとい
う問題点があった。
号よりも一定の時間だけ遅らせて入力するタイミング信
号を用いる必要があり、このため回路が複雑になるとい
う問題点があった。
本発明の目的は、この問題点を除去したタイミング信号
を必要としないジョセフソン否定回路を提供することに
ある。
を必要としないジョセフソン否定回路を提供することに
ある。
（課題を解決するための手段） 本発明は、少なくとも１個以上のジョセフソン素子を含
み、第１、第２のバイアス電流供給端(B1,B2)と第１の
入力端(I1)と第１の出力端(O1)を有する第１のジョセフ
ソンゲート回路と、少なくとも１個以上のジョセフソン
素子を含み、第３、第４のバイアス電流供給端(B3,B4)
と第２の入力端(I2)と第２の出力端(O2)を有する第２の
ジョセフソンゲート回路と、一端が第１のバイアス電流
供給端(B1)に接続され他端がバイアス供給端子に接続さ
れた第１の抵抗と、一端が第２の入力端(I2)に接続され
他端がバイアス供給端子に接続された第２の抵抗と、一
端が第１の出力端(O1)に接続され他端が接地された負荷
抵抗とから構成され、第２のバイアス電流供給端(B2)と
第３のバイアス電流供給端(B3)が接続され、第１の入力
端(I1)がデータ入力端子に接続され、第２の出力端(O2)
が出力端子に接続され、第４のバイアス電流供給端(B4)
が接地されたジョセフソン否定回路であって、バイアス
供給端子を通して供給されるバイアス電流は、データ入
力端子に入力するデータ信号を発生する論理回路のバイ
アス電流の位相に対して、一定の値だけ遅れた位相を有
していることを特徴とするジョセフソン否定回路であ
る。
み、第１、第２のバイアス電流供給端(B1,B2)と第１の
入力端(I1)と第１の出力端(O1)を有する第１のジョセフ
ソンゲート回路と、少なくとも１個以上のジョセフソン
素子を含み、第３、第４のバイアス電流供給端(B3,B4)
と第２の入力端(I2)と第２の出力端(O2)を有する第２の
ジョセフソンゲート回路と、一端が第１のバイアス電流
供給端(B1)に接続され他端がバイアス供給端子に接続さ
れた第１の抵抗と、一端が第２の入力端(I2)に接続され
他端がバイアス供給端子に接続された第２の抵抗と、一
端が第１の出力端(O1)に接続され他端が接地された負荷
抵抗とから構成され、第２のバイアス電流供給端(B2)と
第３のバイアス電流供給端(B3)が接続され、第１の入力
端(I1)がデータ入力端子に接続され、第２の出力端(O2)
が出力端子に接続され、第４のバイアス電流供給端(B4)
が接地されたジョセフソン否定回路であって、バイアス
供給端子を通して供給されるバイアス電流は、データ入
力端子に入力するデータ信号を発生する論理回路のバイ
アス電流の位相に対して、一定の値だけ遅れた位相を有
していることを特徴とするジョセフソン否定回路であ
る。
（作用） ジョセフソン素子は、一度電圧状態にスイッチすると電
源を切らない限り元の超伝導状態に戻らない(ラッチン
グモード)。このため、電源を多相電源で構成すると、S
QUID形のDCラッチ回路を必要としない、パンチスルーの
問題がない、各相間で論理の受け渡しをするので不活性
時間がない等の利点があり、多相電源方式を採用した多
くの研究がなされてきている。
源を切らない限り元の超伝導状態に戻らない(ラッチン
グモード)。このため、電源を多相電源で構成すると、S
QUID形のDCラッチ回路を必要としない、パンチスルーの
問題がない、各相間で論理の受け渡しをするので不活性
時間がない等の利点があり、多相電源方式を採用した多
くの研究がなされてきている。
従って、電源に多相電源を用いて否定回路に入力するデ
ータ信号を発生する論理回路のバイアス電源に対して、
遅れた位相を有するバイアス電源で否定回路のバイアス
供給端子に電流を供給することにより、常にバイアス電
流よりも先にデータ信号が第１のジョセフソンゲート回
路のジョセフソン素子に入力される状態が実現される。
そして、従来の技術による否定回路では、タイミング信
号を入力していたゲートにあたる第２のジョセフソンゲ
ート回路の入力端I2にバイアス電流と同相の電流を第２
の抵抗を通して、供給することにより、特別なタイミン
グ信号を用いずジョセフソン否定回路を実現することが
できる。
ータ信号を発生する論理回路のバイアス電源に対して、
遅れた位相を有するバイアス電源で否定回路のバイアス
供給端子に電流を供給することにより、常にバイアス電
流よりも先にデータ信号が第１のジョセフソンゲート回
路のジョセフソン素子に入力される状態が実現される。
そして、従来の技術による否定回路では、タイミング信
号を入力していたゲートにあたる第２のジョセフソンゲ
ート回路の入力端I2にバイアス電流と同相の電流を第２
の抵抗を通して、供給することにより、特別なタイミン
グ信号を用いずジョセフソン否定回路を実現することが
できる。
（実施例） 次に、本発明の実施例について図面を用いて説明する。
第１図は、本発明によるジョセフソン否定回路の実施例
を示す回路図である。本実施例は、一端がバイアス電流
供給端B1，入力端I1，出力端O1に接続され他端がバイア
ス電流供給端B2に接続されたジョセフソン素子J1から構
成された第１のジョセフソンゲート回路G1と一端がバイ
アス電流供給端B3、入力端I2、出力端O2に接続され他端
がバイアス電流供給端B4に接続されたジョセフソン素子
J2から構成された第２のジョセフソンゲート回路G2と、
一端がバイアス電流供給端B1に接続され他端がバイアス
供給端子B0に接続された第１の抵抗R1と、一端が入力端
I2に接続され他端がバイアス供給端子B0に接続された第
２の抵抗R2と、一端が出力端O1に接続され他端が接地さ
れた負荷抵抗RLとから構成され、バイアス供給端B2とバ
イアス供給端B3が接続され、入力端I1がデータ入力端子
Inに接続され、出力端O2が出力端子Outに接続され、バ
イアス供給端B4が接地された構成を有する。
第１図は、本発明によるジョセフソン否定回路の実施例
を示す回路図である。本実施例は、一端がバイアス電流
供給端B1，入力端I1，出力端O1に接続され他端がバイア
ス電流供給端B2に接続されたジョセフソン素子J1から構
成された第１のジョセフソンゲート回路G1と一端がバイ
アス電流供給端B3、入力端I2、出力端O2に接続され他端
がバイアス電流供給端B4に接続されたジョセフソン素子
J2から構成された第２のジョセフソンゲート回路G2と、
一端がバイアス電流供給端B1に接続され他端がバイアス
供給端子B0に接続された第１の抵抗R1と、一端が入力端
I2に接続され他端がバイアス供給端子B0に接続された第
２の抵抗R2と、一端が出力端O1に接続され他端が接地さ
れた負荷抵抗RLとから構成され、バイアス供給端B2とバ
イアス供給端B3が接続され、入力端I1がデータ入力端子
Inに接続され、出力端O2が出力端子Outに接続され、バ
イアス供給端B4が接地された構成を有する。
本実施例のジョセフソン否定回路の動作は以下の如くで
ある。第２図は、バイアス供給端子B0に供給されるバイ
アス電流波形Ψ1およびデータ信号を発生する論理回路
のバイアス電流波形Ψ2を示す概略図である。波形Ψ
1は、Ψ2よりも位相差180度(πラジアン)だけ遅れてい
る。従って、データ入力端子Inには、データ信号が常に
バイアス電流よりも先に入力される。
ある。第２図は、バイアス供給端子B0に供給されるバイ
アス電流波形Ψ1およびデータ信号を発生する論理回路
のバイアス電流波形Ψ2を示す概略図である。波形Ψ
1は、Ψ2よりも位相差180度(πラジアン)だけ遅れてい
る。従って、データ入力端子Inには、データ信号が常に
バイアス電流よりも先に入力される。
まず、データ信号が“１”のとき(電流が流れている状
態を“１”と表す)、ジョセフソン素子J1にデータ信号
が流れている状態で、バイアス電流が供給されるため、
ジョセフソン素子J1は電圧状態にスイッチし、大部分の
バイアス電流は負荷抵抗RLを通って接地に流れ込む。従
ってジョセフソン素子J2は電圧状態にスイッチせず出力
端子Outに電圧が発生しない。即ち、データ信号“１”
の補信号“０”が出力端子Outに得られた。
態を“１”と表す)、ジョセフソン素子J1にデータ信号
が流れている状態で、バイアス電流が供給されるため、
ジョセフソン素子J1は電圧状態にスイッチし、大部分の
バイアス電流は負荷抵抗RLを通って接地に流れ込む。従
ってジョセフソン素子J2は電圧状態にスイッチせず出力
端子Outに電圧が発生しない。即ち、データ信号“１”
の補信号“０”が出力端子Outに得られた。
次に、データ信号“０”のとき(電流が流れていない状
態を“０”と表す)、ジョセフソン素子J1にはデータ信
号が流れていないため、バイアス電流が供給されてもジ
ョセフソン素子J1は電圧状態にスイッチせず、一方、ジ
ョセフソン素子J2には、ジョセフソン素子J1を通って流
れるバイアス電流と、抵抗R2を通して入力端I2から加え
られる電流とが加わるため、ジョセフソン素子J2は電圧
状態にスイッチし、出力端子に電圧が発生する。即ちデ
ータ信号“０”の補信号“１”が出力端子Outに得られ
た。このように否定動作を実現することができる。
態を“０”と表す)、ジョセフソン素子J1にはデータ信
号が流れていないため、バイアス電流が供給されてもジ
ョセフソン素子J1は電圧状態にスイッチせず、一方、ジ
ョセフソン素子J2には、ジョセフソン素子J1を通って流
れるバイアス電流と、抵抗R2を通して入力端I2から加え
られる電流とが加わるため、ジョセフソン素子J2は電圧
状態にスイッチし、出力端子に電圧が発生する。即ちデ
ータ信号“０”の補信号“１”が出力端子Outに得られ
た。このように否定動作を実現することができる。
以上本実施例により、タイミング信号を必要としないジ
ョセフソン否定回路が得られる。
ョセフソン否定回路が得られる。
さらに、本実施例では、ジョセフソンゲート回路G1およ
びG2として１個のジョセフソン素子を用いたが、この他
にSQUIDを用いた磁界結合型のゲート、直接結合型SQUID
を用いたCID(Current Injection Device)やRCJL(Resist
or Coupled Josephson Logic)、DCL(Dirct Coupled Log
ic)、RCL(Resistor Coupled Logic)等の抵抗直結型ゲー
ト(これら各種論理ゲートについては、培風館発行、超
高速ジョセフソン・デバイス、第４章、69〜137ページ
に詳しく記載されている)を用いても同様の効果を得る
ことができる。
びG2として１個のジョセフソン素子を用いたが、この他
にSQUIDを用いた磁界結合型のゲート、直接結合型SQUID
を用いたCID(Current Injection Device)やRCJL(Resist
or Coupled Josephson Logic)、DCL(Dirct Coupled Log
ic)、RCL(Resistor Coupled Logic)等の抵抗直結型ゲー
ト(これら各種論理ゲートについては、培風館発行、超
高速ジョセフソン・デバイス、第４章、69〜137ページ
に詳しく記載されている)を用いても同様の効果を得る
ことができる。
また、本実施例では、バイアス電源として位相差180度
(πラジアン)の単極性２相電源を用いたが、この他に単
極性又は両極性の２相以上の多層電源を用いても同様の
効果を得ることができる。
(πラジアン)の単極性２相電源を用いたが、この他に単
極性又は両極性の２相以上の多層電源を用いても同様の
効果を得ることができる。
（発明の効果） 以上説明したように本発明により、特別なタイミング信
号を必要としないジョセフソン否定回路を実現すること
ができる。
号を必要としないジョセフソン否定回路を実現すること
ができる。
第１図は、本発明のジョセフソン否定回路の実施例を説
明するための回路図である。 第２図は、バイアス供給端子B0に供給されるバイアス電
流波形Ψ1およびデータ信号を発生する論理回路のバイ
アス電流波形Ψ2を示す概略図である。 第３図は、従来の技術によるジョセフソン否定回路を説
明するための回路図である。 第１図において、J1,J2……ジョセフソン素子、R1……
第１の抵抗、R2……第２の抵抗、RL……負荷抵抗、G1…
…第１のジョセフソンゲート回路、G2……第２のジョセ
フソンゲート回路、 第２図において、Ψ1，Ψ2……バイアス電流波形、 第３図において、J1〜J6……ジョセフソン素子、RL……
負荷抵抗。
明するための回路図である。 第２図は、バイアス供給端子B0に供給されるバイアス電
流波形Ψ1およびデータ信号を発生する論理回路のバイ
アス電流波形Ψ2を示す概略図である。 第３図は、従来の技術によるジョセフソン否定回路を説
明するための回路図である。 第１図において、J1,J2……ジョセフソン素子、R1……
第１の抵抗、R2……第２の抵抗、RL……負荷抵抗、G1…
…第１のジョセフソンゲート回路、G2……第２のジョセ
フソンゲート回路、 第２図において、Ψ1，Ψ2……バイアス電流波形、 第３図において、J1〜J6……ジョセフソン素子、RL……
負荷抵抗。
Claims (1)
- 【請求項１】少なくとも１個以上のジョセフソン素子を
含み、第１、第２のバイアス電流供給端(B1,B2)と第１
の入力端(I1)と第１の出力端(O1)を有する第１のジョセ
フソンゲート回路と、少なくとも１個以上のジョセフソ
ン素子を含み、第３、第４のバイアス電流供給端(B3,
B4)と第２の入力端(I2)と第２の出力端(O2)を有する第
２のジョセフソンゲート回路と、一端が第１のバイアス
電流供給端(B1)に接続され他端がバイアス供給端子に接
続された第１の抵抗と、一端が第２の入力端(I2)に接続
され他端がバイアス供給端子に接続された第２の抵抗
と、一端が第１の出力端(O1)に接続され他端が接地され
た負荷抵抗とから構成され、第２のバイアス電流供給端
(B2)と第３のバイアス電流供給端(B3)が接続され、第１
の入力端(I1)がデータ入力端子に接続され、第２の出力
端(O2)が出力端子に接続され、第４のバイアス電流供給
端(B4)が接地されたジョセフソン否定回路であって、バ
イアス供給端子を通して供給されるバイアス電流は、デ
ータ入力端子に入力するデータ信号を発生する論理回路
のバイアス電流の位相に対して、一定の値だけ遅れた位
相を有していることを特徴とするジョセフソン否定回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199000A JPH0612876B2 (ja) | 1988-08-11 | 1988-08-11 | ジョセフソン否定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199000A JPH0612876B2 (ja) | 1988-08-11 | 1988-08-11 | ジョセフソン否定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250522A JPH0250522A (ja) | 1990-02-20 |
| JPH0612876B2 true JPH0612876B2 (ja) | 1994-02-16 |
Family
ID=16400433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199000A Expired - Lifetime JPH0612876B2 (ja) | 1988-08-11 | 1988-08-11 | ジョセフソン否定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612876B2 (ja) |
-
1988
- 1988-08-11 JP JP63199000A patent/JPH0612876B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250522A (ja) | 1990-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |