JPH0250522A - ジョセフソン否定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ジョセフソン効果を用いた論理ゲート回路に
関し、より具体的には否定の論理を行う電流注入型の論
理ゲート回路に関する。

（従来の技術） データ入力信号の“１″、“θ″に対して、その補信号
“０″、“１″を発生する否定回路は、論理装置やメモ
リ装置の補信号発生器として用いられている。

従来、ジョセフソン素子を用いた否定回路としては、磁
界結合型論理和回路を用いた否定回路（アイビーエム・
テクニカル・ディスクロージャー・プルティン（ＩＢＭ
　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌ
ｌｅｔｉｎ）第２２巻筒号１９７９年４０４〜４０５ペ
ージ）や抵抗結合型論理和回路を用いた否定回路（昭和
６０年度電子通信学会総合全国大会講演論文集、分冊２
．４０５ページ）が知られている。

第３図は、従来の技術を説明するための抵抗結合型論理
和回路を用いた否定回路の一例を示す回路図である。第
３図を用いて、該否定回路の動作を説明する。端子ＢＱ
からバイアス電流を供給した状態で、端子１１にデータ
信号“１″が入力されると、ジョセフソン接合ＪＬ　Ｊ
２．Ｊ３が電圧状態にスイッチし、高インピーダンス状
態になるため、バイアス電流の大部分は負荷抵抗ＲＬを
通って接地面に流れる。

従って、データ信号が入力後、ある時間だけ遅れてタイ
ミング信号を端子Ｉ２に入力しても、ジョセフソン接合
Ｊ４．　Ｊ５にはバイアス電流が流れていないため、ジ
ョセフソン接合Ｊ４．　Ｊ５は電圧状態にスイッチせず
、出力端Ｏｕｔに電圧が発生しない。以上の動作により
、データ信号“１″の補信号“０”′が出力端Ｏｕｔに
得られる。

次に、データ信号が“０′′のときは端子１１より入力
信号電流が入らないため、ジョセフソン接合Ｊ１．Ｊ２
゜Ｊ３は電圧状態にスイッチしない。従って、バイアス
電流はジョセフソン接合Ｊｌ、Ｊ２を通ってジョセフソ
ン接合Ｊ４．Ｊ５に流れ続ける。この状態で、端子Ｉ２
にタイミング信号が入力されるとジョセフソン接合Ｊ４
．Ｊ５．Ｊ６．Ｊ３が電圧状態にスイッチし、出力端Ｏ
ｕｔに電圧が発生する。以上の動作によりデータ信号“
′０″の補信号“１″が出力端Ｏｕｔに得られる。

（発明が解決しようとする課題） しかし、従来の技術による否定回路では、データ入力信
号よりも一定の時間だけ遅らせて入力するタイミング信
号を用いる必要があり、このため回路が複雑になるとい
う問題点があった。

本発明の目的は、この問題点を除去したタイミング信号
を必要としないジョセフソン否定回路を提供することに
ある。

（課題を解決するための手段） 本発明は、少なくとも１個以上のジョセフソン素子を含
み、バイアス電流供給端ＢＬ　Ｂ２と入力端１１と出力
端０１を有する第１のジョセフソンゲート回路と少なく
とも１個以上のジョセフソン素子を含み、バイアス電流
供給端Ｂ３．　Ｂ４と入力端Ｉ２と出力端０２を有する
第２のジョセフソンゲート回路と、一端がバイアス供給
端Ｂ１に接続され他端がバイアス供給端子に接続された
第１の抵抗と、−□端が入力端■２に接続され他端がバ
イアス供給端子に接続された第２の抵抗と、一端が出力
端０１に接続され他端が接地された負荷抵抗とから構成
され、バイアス供給端Ｂ２とバイアス供給端Ｂ３が接続
され、入力端Ｉ２がデータ入力端子に接続され、出力端
０２が出力端子に接続され、バイアス供給端Ｂ４が接地
されたジョセフソン否定回路であって、バイアス供給端
子を通”して供給されるバイアス電流は、データ入力端
子に入力するデータ信号を発生する論理回路のバイアス
電流の位相に対して、一定の値だけ遅れた位相を有して
いるうことを特徴とするジョセフソン否定回路である。

（作用） ジョセフソン素子は、−変電圧状態にスイッチすると電
源を切らない限り元の超伝導状態に戻らない（ラッチン
グモード）。このため、電源を多相電源で構成すると、
５ＱＵＩＤ形のＤＣラッチ回路を必要としない、パンチ
スルーの問題がない、各相間で論理の受は渡しをするの
で不活性時間がない等の利点があり、多相電源方式を採
用した多くの研究がなされてきている。

従って、電源に多相電源を用いて否定回路に入力するデ
ータ信号を発生する論理回路のバイアス電源に対して、
遅れた位相を有するバイアス電源で否定回路のバイアス
供給端子に電流を供給することにより、常にバイアス電
流よりも先にデータ信号が第１のジョセフソンゲート回
路のジョセフソン素子に入力される状態が実現される。

そして、従来の技術による否定回路では、タイミング信
号を入力していたゲートにあたる第２のジョセフソンゲ
ート回路の入力端Ｉ２にバイアス電流と同相の電流を第
２の抵抗を通して、供給することにより、特別なタイミ
ング信号を用いずジョセフソン否定回路を実現すること
ができる。

（実施例） 次に、本発明の実施例について図面を用いて説明する。

第１図は、本発明によるジョセフソン否定回路の実施例
を示す回路図である。本実施例は、一端がバイアス電流
供給端Ｂ１．入力端１１．出力端０１に接続され他端が
バイアス電流供給端Ｂ２に接続されたジョセフソン素子
Ｊ１から構成された第１のジョセフソンゲート回路Ｇ１
と一端がバイアス電流供給端Ｂ３、入力端■２、出力端
ｏ２に接続され他端がバイアス電流供給端Ｂ４に接続さ
れたジョセフソン素子Ｊ２から構成された第２のジョセ
フソンゲート回路Ｇ２と、一端がバイアス電流供給端Ｂ
１に接続され他端がバイアス供給端子ＢＱに接続された
第１の抵抗Ｒ１と、一端が入力端■２に接続され他端が
バイアス供給端子ＢＱに接続された第２の抵抗Ｒ２と、
一端が出力端０１に接続され他端が接地された負荷抵抗
ＲＬとから構成され、バイアス供給端Ｂ２とバイアス供
給端Ｂ３が接続され、入力端工１がデータ入力端子Ｉｎ
に接続され、出力端０２が出力端子Ｏｕｔに接続され、
バイアス供給端Ｂ４が接地された構成を有する。

本実施例のジョセフソン否定回路の動作は以下の如くで
ある。第２図は、バイアス供給端子ＢＱに供給されるバ
イアス電流波形型１およびデータ信号を発生する論理回
路のバイアス電流波形型２を示す概略図である。波形甲
、は、波形甲２よりも位相差１８０度（、ラジアン）だ
け遅れている。従って、データ入力端子Ｉｎには、デー
タ信号が常にバイアス電流よりも先に入力される。

まず、データ信号が“′１″のとき（電流が流れている
状態を“１″と表す）、ジョセフソン素子Ｊ１にデータ
信号が流れている状態で、バイアス電流が供給されるた
め、ジョセフソン素子Ｊ１は電圧状態にスイッチし、大
部分のバイアス電流は負荷抵抗ＲＬを通って接地に流れ
込む。従ってジョセフソン素子Ｊ２は電圧状態にスイッ
チせず出力端子Ｏｕｔに電圧が発生しない。即ち、デー
タ信号“１″の補信号“０″が出力端子Ｏｕｔに得られ
た。

次に、データ信号″０”のとき（電流が流れていない状
態を“σ′と表す）、ジョセフソン素子Ｊ１にはデータ
信号が流れていないため、バイアス電流が供給されても
ジョセフソン素子Ｊ１は電圧状態にスイッチせず、一方
、ジョセフソン素子Ｊ２には、ジョセフソン素子Ｊ１を
通って流れるバイアス電流と、抵抗Ｒ２を通して入力端
Ｉ２から加えられる電流とが加わるため、ジョセフソン
素子Ｊ２は電圧状態にスイッチし、出力端子に電圧が発
生する。即ちデータ信号“′０″の補信号″１”′が出
力端子Ｏｕｔに得られた。このように否定動作を実現す
ることができる。

以上本実施例により、タイミング信号を必要としないジ
ョセフソン否定回路が得られる。

さらに、本実施例では、ジョセフソンゲート回路Ｇ１お
よびＧ２として１個のジョセフソン素子を用いたが、こ
の他に５ＱＵＩＤを用いた磁界結合型のゲート、直接結
合型５ＱＵＩＤを用いたＣＩＤ（ＣｕｒｒｅｎｔＩｎｊ
ｅｃｔｉｏｎ　Ｄｅｖｉｃｅ）　　やＲＣＪＬ（Ｒｅｓ
ｉｓｔｏｒ　ＣｏｕｐｌｅｄＪｏｓｅｐｈｓｏｎ　Ｌｏ
ｇｉｃ）、ＤＣＬ　（Ｄｉｒｃｔ　Ｃｏｕｐｌｅｄ　Ｌ
ｏｇｉｃ）、ＲＣＬ（Ｒｅｓｉｓｔｏｒ　Ｃｏｕｐｌｅ
ｄ　Ｌｏｇｉｃ）等の抵抗直結型ゲート（これら各種論
理ゲートについては、培風館発行、超高速ジョセフソン
・デバイス、第４章、６９〜１３７’＜−シに詳しく記
載されている）を用いても同様の効果を得ることができ
る。

また、本実施例では、バイアス電源として位相差１８０
度（、ラジアン）の単極性２相電源を用いたが、この他
に単極性又は両極性の２相以上の多層電源を用いても同
様の効果を得ることができる。

（発明の効果） 以上説明したように本発明により、特別なタイミング信
号を必要としないジョセフソン否定回路を実現すること
ができる。

【図面の簡単な説明】

第１図は、本発明のジョセフソン否定回路の実施例を説
明するための回路図である。 第２図は、バイアス供給端子ＢＯに供給されるバイアス
電流波形型、およびデータ信号を発生する論理回路のバ
イアス電流波形型２を示す概略図である。 第３図は、従来の技術によるジョセフソン否定回路を説
明するための回路図である。 第１図において、Ｊｌ、Ｊ２・・・ジョセフソン素子、
Ｒ１・・・第１の抵抗、Ｒ２・・・第２の抵抗、ＲＬ・
・・負荷抵抗、Ｇ１・・・第１のジョセフソンゲート回
路、Ｇ２・・・第２のジョセフソンゲート回路、 第２図において、甲０．甲２・・・バイアス電流波形、
第３図において、Ｊ１〜Ｊ６・・・ジョセフソン素子、
ＲＬ・・・負荷抵抗。

Claims (1)

【特許請求の範囲】
1. 少なくとも１個以上のジョセフソン素子を含み、バイア
   ス電流供給端Ｂ＿１、Ｂ＿２と入力端Ｉ＿１と出力端Ｏ
   ＿１を有する第１のジョセフソンゲート回路と少なくと
   も１個以上のジョセフソン素子を含み、バイアス電流供
   給端Ｂ＿３、Ｂ＿４と入力端Ｉ＿２と出力端Ｏ＿２を有
   する第２のジョセフソンゲート回路と、一端がバイアス
   供給端Ｂ＿１に接続され他端がバイアス供給端子に接続
   された第１の抵抗と、一端が入力端Ｉ＿２に接続され他
   端がバイアス供給端子に接続された第２の抵抗と、一端
   が出力端Ｏ＿１に接続され他端が接地された負荷抵抗と
   から構成され、バイアス供給端Ｂ＿２とバイアス供給端
   Ｂ＿３が接続され、入力端Ｉ＿１がデータ入力端子に接
   続され、出力端Ｏ＿２が出力端子に接続され、バイアス
   供給端Ｂ＿４が接地されたジョセフソン否定回路であっ
   て、バイアス供給端子を通して供給されるバイアス電流
   は、データ入力端子に入力するデータ信号を発生する論
   理回路のバイアス電流の位相に対して、一定の値だけ遅
   れた位相を有していることを特徴とするジョセフソン否
   定回路。