JPS58114529A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS58114529A JPS58114529A JP21403881A JP21403881A JPS58114529A JP S58114529 A JPS58114529 A JP S58114529A JP 21403881 A JP21403881 A JP 21403881A JP 21403881 A JP21403881 A JP 21403881A JP S58114529 A JPS58114529 A JP S58114529A
- Authority
- JP
- Japan
- Prior art keywords
- input
- current
- branch
- josephson element
- josephson
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はジョセフソン素子を用いた論理回路に関する。
（２）技術の背景
ジョセフソン素子（ロ）路は一般にラッチ動作を行ない
、入力が入力出力が確定とする入力を取シ官っても出力
は元には戻らない。非ラツチ動作を安定に行なわせるこ
とは一般に困難であるが、ジョセフソン素子を２つ用い
た電流フリップフロップ回路では比較的非ラツチ動作を
行なわせることが簡単であり、否定回路、ＯＲ回路、Ａ
ＮＤ回路が既に知られている。
、入力が入力出力が確定とする入力を取シ官っても出力
は元には戻らない。非ラツチ動作を安定に行なわせるこ
とは一般に困難であるが、ジョセフソン素子を２つ用い
た電流フリップフロップ回路では比較的非ラツチ動作を
行なわせることが簡単であり、否定回路、ＯＲ回路、Ａ
ＮＤ回路が既に知られている。
（３）従来技術と問題点
従来、ラッチ動作を行なう排他的論理和（以下ＥＸＯＲ
と称す）回路も彷案言ねでいるが、このよりなＥＸＯＲ
回路では入力信号が入力された後にバイアス電流が流れ
ることによって正しい論理動作を行なうが、この順序が
逆であると正しい論理動作を行なわない。
と称す）回路も彷案言ねでいるが、このよりなＥＸＯＲ
回路では入力信号が入力された後にバイアス電流が流れ
ることによって正しい論理動作を行なうが、この順序が
逆であると正しい論理動作を行なわない。
従って、このためのタイミングが正しく制御されなけれ
ばならないので、周辺回路が虐雑な構成となる欠点があ
った。
ばならないので、周辺回路が虐雑な構成となる欠点があ
った。
（４）発明の目的
不発明は非ラツチ動作のＥＸＯＲ回路を実現して上記間
融点を解決することを目的とする０（５）発明の構成 本発明は上記目的を達成するために、第１および第２の
ジョセフソン素子の共通接続点からバイアス電流が導入
され、かつ該第１のジョセフソン素子には第１および第
２の入力信号電流が互いに逆方向に流れ該第２のジョセ
フソン素子には該第１および第２の入力信号電流が同じ
方向に流れると共に該第１および第２の入力信号電流と
逆方向に＠３の直流電流が流れるようＫしたことを特徴
とする。
融点を解決することを目的とする０（５）発明の構成 本発明は上記目的を達成するために、第１および第２の
ジョセフソン素子の共通接続点からバイアス電流が導入
され、かつ該第１のジョセフソン素子には第１および第
２の入力信号電流が互いに逆方向に流れ該第２のジョセ
フソン素子には該第１および第２の入力信号電流が同じ
方向に流れると共に該第１および第２の入力信号電流と
逆方向に＠３の直流電流が流れるようＫしたことを特徴
とする。
（６）発明の実施例
第１図は本発明による排他的論理和とその否定回路の一
実施例である。
実施例である。
ジョセフソン素子Ｊ１には入力Ａ、Ｂがあり、その電流
の向きは逆向きである。ジョセフソン素子Ｊ露では入力
Ａ、Ｂは電流が同方向に流れ、入力電流と等しい値の直
流電流が入力Ａ、Ｂと逆方向に加わる。第２図はジョセ
フソン素子のしきい値特性を示し、斜線部（４）では素
子は超伝導状態にあ）、それ以外の領域（５）では素子
は電圧状態になる０ 第１図において入力線に流れる電流は１つの入力で第２
図の（３）で示す電圧状態に々るように設定する。まず
Ａ ＝０ ＋ Ｂ ＝ ０の時には素子Ｊ、に直流オフ
セット大力Ｉｏがあるため、素子Ｊ、がスイッチしバイ
アス電流より１ａ３Ｆｉ分技（１）に流れ。
の向きは逆向きである。ジョセフソン素子Ｊ露では入力
Ａ、Ｂは電流が同方向に流れ、入力電流と等しい値の直
流電流が入力Ａ、Ｂと逆方向に加わる。第２図はジョセ
フソン素子のしきい値特性を示し、斜線部（４）では素
子は超伝導状態にあ）、それ以外の領域（５）では素子
は電圧状態になる０ 第１図において入力線に流れる電流は１つの入力で第２
図の（３）で示す電圧状態に々るように設定する。まず
Ａ ＝０ ＋ Ｂ ＝ ０の時には素子Ｊ、に直流オフ
セット大力Ｉｏがあるため、素子Ｊ、がスイッチしバイ
アス電流より１ａ３Ｆｉ分技（１）に流れ。
分枝（２）Ｋは流れない。
次にＡ＝１．Ｂ＝Ｏとなると素子Ｊ＋がスイッチする。
この時素子Ｊ、では直流オフセット電流工０と入力Ａの
電流が逆方向であシキャンセルされているので超伝導状
態に留まり電流は分枝（２）へ転送される。
電流が逆方向であシキャンセルされているので超伝導状
態に留まり電流は分枝（２）へ転送される。
入力Ａが再びＡ＝Ｏに戻ると素子ＪｔＫは入力がなく素
子３重には直流オフセット電流人力■０があるため電流
は分枝（２）から分枝（１）へ切り変わる０つまシ非ラ
ッチ動作をしている。
子３重には直流オフセット電流人力■０があるため電流
は分枝（２）から分枝（１）へ切り変わる０つまシ非ラ
ッチ動作をしている。
次にＡ＝Ｏ，Ｂ＝１となると素子ＪＩＫは入力Ｂが素子
Ｊ、には直流オフセット電流入力Ｉｏと入力Ｂがキャン
セルするのでＪｒがスイッチし電流は分枝（２）へ転送
されるＡ＝１．Ｂ＝１となると素子Ｊ１では入力Ａと入
力Ｂがキャンセルされ、素子Ｊ、では入力１つ分の電流
が流れるので素子３− Ｊ、がスイッチし電流は分枝（１）Ｋ流れる。
Ｊ、には直流オフセット電流入力Ｉｏと入力Ｂがキャン
セルするのでＪｒがスイッチし電流は分枝（２）へ転送
されるＡ＝１．Ｂ＝１となると素子Ｊ１では入力Ａと入
力Ｂがキャンセルされ、素子Ｊ、では入力１つ分の電流
が流れるので素子３− Ｊ、がスイッチし電流は分枝（１）Ｋ流れる。
以上のように本回路では入力の状態によらず２つのジョ
セフソン素子のうち１つけ必らず入力が加わり領域（５
）に他の１つは入力がない状態、（領域（４））となる
ので入力Ａ、Ｂが変化するとそれによってバイアス電流
ＩＢｉａｓは分枝（１）または分枝（２）へ切シ換えら
れる０つまシ非ラッチ動作を行なうＯ 分枝（１）と分枝（２）に流れる電流は各分枝に接続さ
れた素子Ｊ、、Ｊ、の入力となる０人力Ａ、Ｂと電流の
流れる分枝の関係は第３図のようになる。
セフソン素子のうち１つけ必らず入力が加わり領域（５
）に他の１つは入力がない状態、（領域（４））となる
ので入力Ａ、Ｂが変化するとそれによってバイアス電流
ＩＢｉａｓは分枝（１）または分枝（２）へ切シ換えら
れる０つまシ非ラッチ動作を行なうＯ 分枝（１）と分枝（２）に流れる電流は各分枝に接続さ
れた素子Ｊ、、Ｊ、の入力となる０人力Ａ、Ｂと電流の
流れる分枝の関係は第３図のようになる。
とすると分枝１（１）では第４図とな、気その論理は排
他的論理和の否定であシ分枝（２）では第５図に示すと
おり排他的論理和が得られる０ （７）発明の効果 以上貌明したように、本発明によれば非ラツチ動作を行
表う排他的論理和回路が実現されるので、全体として構
成が簡単な論理回路が実現される。
他的論理和の否定であシ分枝（２）では第５図に示すと
おり排他的論理和が得られる０ （７）発明の効果 以上貌明したように、本発明によれば非ラツチ動作を行
表う排他的論理和回路が実現されるので、全体として構
成が簡単な論理回路が実現される。
４−
第１図は本発明の一実施例を示す図、第２図はジョセフ
ソン素子の特性を示す図、第３図乃至第５図は夫々入力
信号と出力信号の関係を示す図である。
ソン素子の特性を示す図、第３図乃至第５図は夫々入力
信号と出力信号の関係を示す図である。
Ｊｒ−Ｊ−はジョセフソン素子、Ａ、Ｂは入力信号電流
、Ｉｏけ直流オフセット電流 芽 ｔｆｄ 茅 ど 日 入カッ電流 斧３ 目 第４ 日 茅５ 図
、Ｉｏけ直流オフセット電流 芽 ｔｆｄ 茅 ど 日 入カッ電流 斧３ 目 第４ 日 茅５ 図
Claims (1)
- 第１および第２のジョセフソン素子の共通接続点からバ
イアス電流が導入され、かつ該第１のジョセフソン素子
には第１および第２の入力信号電流が互いに逆方向に流
れ、該第２のジョセフソン素子には該第１および第２の
入力信号電流が同じ方向に流れると共に該第１および第
２の入力信号電流と逆方向に第３の直流電流が流れるよ
うにしたことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21403881A JPS58114529A (ja) | 1981-12-26 | 1981-12-26 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21403881A JPS58114529A (ja) | 1981-12-26 | 1981-12-26 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114529A true JPS58114529A (ja) | 1983-07-07 |
Family
ID=16649240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21403881A Pending JPS58114529A (ja) | 1981-12-26 | 1981-12-26 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114529A (ja) |
-
1981
- 1981-12-26 JP JP21403881A patent/JPS58114529A/ja active Pending
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