JPS64852B2

JPS64852B2 -

Info

Publication number: JPS64852B2
Application number: JP57219197A
Authority: JP
Inventors: Nobuo Kodera; Yutaka Harada; Juji Hatano; Kunio Yamashita; Hideaki Nakane; Juichi Nishino; Ushio Kawabe
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1982-12-16
Filing date: 1982-12-16
Publication date: 1989-01-09
Also published as: JPS59110226A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は３接合電流注入形ジヨセフソン回路に
係り、特に、入力信号及び出力信号がいずれも電
流であり、入力端に電流を注入すると出力端にそ
の論理積または論理和が出力電流として得られ
る、３つのジヨセフソン接合を用いた論理回路に
関するもので、例えば集積回路やコンピユータに
使用できる。

〔従来技術〕

従来、ジヨセフソン接合を用いた論理積回路と
して、第１図ａ、第２図ａに示すような抵抗及び
ジヨセフソン接合からなる回路が提案されている
（参照：電子通信学会研究会技術報告、ED81―
69，p118，1981年９月、及びApplied Physics
Letters，40巻８号、p742，1982年４月。）。第１
図ａでは２つのジヨセフソン接合J₁，J₂（×印）
を用いており、第２図ａでは３つのジヨセフソン
接合J₁，J₂，J₃を用いている。回路の入力端はそ
れぞれINa，INbと表示されており、出力端は
OUTと表示されている。入力信号がないときを
論理値“０”に、入力信号があるときを論理値
“１”に対応させると、いずれの回路も入力信号
が共に論理値“１”のときだけ出力の論理値が
“１”となる論理積動作を行なう。いずれの論理
積回路においても、回路が動作して出力が得られ
るためには入力電流I_a及びI_bが、第１図ｂあるい
は第２図ｂの斜線を施した領域になければならな
い。この領域の境界を「しきい値」と呼んでいる
が、図示のようにしきい値は直線で近似される。

従来回路の問題点は、しきい値を表わす線が座
標軸I_a，I_bに対して平行でなく、斜めに交差する
直線になることであつた。即ち、例えば一方の入
力I_aが著しく大きいときは、他方の入力I_bが非常
に小さい値のときでも出力が得られる結果とな
り、雑音レベルの信号のI_bに対しても動作するこ
とになり、誤まつた出力信号が発生する危険性が
あるという問題があつた。

〔発明の目的〕

従来技術での上記した問題点を解決するには、
入力電流I_a，I_bが共にある値I₀を越えたとき、即
ち I_a＞I₀，I_b＞I₀ ……(1) のときに入力論理値が“１”であると認識する回
路構成とすれば良い。従つて、I_aまたはI_bがI₀以
下のときは論理値が“０”であると認識すること
になる。このようにすれば、雑音レベルの小さな
入力信号に対して回路が誤動作することは皆無と
なる。上記条件(1)を満足するしきい値は、I_a―I_b
平面上で座標軸I_a，I_bに対して平行な直線とな
る。

従つて、本発明の目的は、比較的少ないジヨセ
フソン接合の使用で、回路の動作領域をI_a―I_b平
面上で矩形状とし、そのしきい値となる境界線を
座標軸I_a，I_bに平行な直線とし、しかも高利得で
高い動作余裕をもつジヨセフソン論理回路を提供
することにある。

〔発明の概要〕

本発明の特徴は、上記目的を達成するために、
２つの独立の入力端を有しその一方の入力端は第
１のジヨセフソン接合J₁を介して接地し他方の入
力端は第２のジヨセフソン接合J₂を介して接地
し、さらに上記各入力端をそれぞれ第１の抵抗
R₁、第２の抵抗R₂を介して１つの共通の出力端
に接続し、この出力端を第３のジヨセフソン接合
J₃を介して接地すると共にこの出力端から負荷抵
抗を介して電流出力を得る回路構成とするにあ
る。

〔発明の実施例〕

以下、図面により本発明の実施例を説明する。

第３図ａは本発明の基本的な回路結線図を示
し、２つの独立な入力端INa，INbと１つの出力
端OUTをもち、それぞれの入力端に第１のジヨ
セフソン接合J₁及び第２のジヨセフソン接合J₂を
接続して接地し、さらに各入力端からそれぞれ第
１の抵抗R₁、第２の抵抗R₂を介して出力端OUT
に接続し、出力端OUTと接地点の間に第３のジ
ヨセフソン接合J₃を接続し、出力端OUTから負
荷抵抗R_Lを介して電流出力を得るように結線し
た論理回路である。

この回路の動作領域は、第３図ｂに示すよう
に、入力電流I_a，I_bとしてI_a―I_b平面上で斜線を
施した矩形状領域となり、しきい値は(1)式の条件
を満たし、座標軸I_a及びI_bに平行な直線上にあ
る。これは前述の従来回路のしきい値がもつ問題
点を完全に解決したものである。

本回路を論理積回路として使用する場合、第１
の抵抗R₁と第２の抵抗R₂はその抵抗値が等しく R₁＝R₂ ……(2) であることが望ましい。これは、論理積回路にお
いて、２つの入力端からみた回路のインピーダン
スが等しいことが好ましいためである。さらに同
じ理由で、各入力端につながる２つのジヨセフソ
ン接合J₁，J₂のもつ最大超電導トンネル電流I_n1，
I_n2が等しく I_n1＝I_n2 ……(3) であることが好ましい。

さらに出力端につながる第３のジヨセフソン接
合J₃の最大超電導トンネル電流I_n3を、上記２つ
のジヨセフソン接合J₁，J₂のそれの２倍、即ち I_n3＝2I_n1＝2I_n2 ……(4) となるように設定すると、しきい値は第３図ｂの
ようになり、その境界は(1)式の要求を満すものと
なる。もし、(4)式の条件を外すと、しきい値は第
３図ｃのようになるが、しかしこの場合も、雑音
レベルの入力によつては誤出力を発生させなくす
るという目的は達することができる。

以下に数式を用いて、しきい値の一般的性質を
具体的に示す。第３図ａの各分岐を流れる電流を
i₁₁，i₂₂，i₃₃，i_1a，i_2b，i_Lによつて定義する。電
流の向きは図の矢印の方向にとる。ここにi₁₁，
i₂₂，i₃₃はジヨセフソン接合J₁，J₂，J₃の中を流れ
る電流、i_1a，i_2bは抵抗R₁，R₂の中を流れる電流、
i_Lは出力電流である。これらの各電流は入力電流
I_a，I_bの関数として以下のように求められる。

i₁₁＝（R₁／Δ₁＋R_J3R_J1Δ₂／ΔΔ₁）I_a＋（R_J3R_J1／
Δ）I_b……(5) i₂₂＝（R_J3R_J1／Δ）I_a＋（R₂／Δ₂＋R_J3R_J2Δ₁／Δ
Δ₂）I_b……(6) i₃₃＝（R_J1Δ₂／Δ）I_a＋（R_J2Δ₁／Δ）I_b ……(7) ここに、以下のパラメータを定義した。

Δ＝R_J3（Δ₁＋Δ₂）＋αΔ₁Δ₂ ……(8) α＝１＋R_J3／R_L ……(9) Δ₁＝R_J1＋R₁，Δ₂＝R_J2＋R₂ ……(10) また、ジヨセフソン接合J₁，J₂，J₂のそれぞれ
の両端に発生する電圧をｆ（i_jj）で表わすと（ｊ
＝１，２，３）ｆ（i_jj）＝０ R_Jji_jj …(11) と書けるものと仮定した。この仮定は一般のジヨ
セフソン接合において妥当なもので、接合が零電
圧状態にあるときｆ＝０、電圧状態にあるときｆ
≠０となるものと考える訳である。一般には接合
の両端の電圧は、いわゆるギヤツプ電圧V_gを越
えることはないので、(11)式は R_Jii_jj≦V_g ……(12) の条件のもとで使用する。もしｆ＝R_Jji_jjの値が
V_gを越えるとｆ（i_jj）＝V_g ……（13）の式を用いなければならない。

出力電流i_Lは i_L＝（R_J3／R_L）i₃₃＝（α−１）i₃₃ ……（14）によつて与えられ、抵抗R₁，R₂中を流れる電流
i_1a，i_2bはそれぞれ i_1a＝I_a−i₁₁ ……（15） i_2b＝I_b−i₂₂ ……（16）から求められる。

入力電流I_a，I_bによつて回路が起動するために
は少なくとも I_a＞I_n1 ……（17） I_b＞I_n2 ……（18）が成立しなくてはならない。（17）式、（18）式が
共に満されないと回路は起動しない。（17）式，
（18）式のいずれか一方が満されるという条件の
ときは、回路は起動すべきではない。このような
条件のときは論理積回路にならないからである。
このために、このとき接合J₃が零電圧状態にある
条件として（R_J1／Δ₁）I_a＜I_n3 ……（19）（R_J2／Δ₂）I_b＜I_n3 ……（20）が成立しなくてはならない。（17）式、（18）式が
共に満されるときは、接合J₃が電圧状態になる条
件として（R_J1／Δ₁）I_a＋（R_J2／Δ₂）I_b＞I_n3 ……（21）が必要である。

以上から、第３図ａの回路が論理積回路として
動作するために、（17）〜（21）式が必要であり、
これらがしきい値曲線を与えるものであることが
判る。限界曲線としてのしきい値は上記不等式の
不等号を等号に置換した方程式によつて与えられ
る。

対称性の条件である(2)式、(3)式を導入すると、
これらの５式は次のように簡単になる（なお、こ
のときはΔ₁＝Δ₂となる。）。

I_a／I_n1＞１，I_b／I_n1＞１ ……（22） I_a／I_n1＜Δ₁／R_J1・I_n3／I_n1，I_b／I_n1＜Δ₁／R_J1・
I_n3／I_n1……（23） I_a／I_n1＋I_b／I_n1＞Δ₁／R_J1・I_n3／I_n1 ……（24）この５つの方程式を図示したものが第３図ｂ，
ｃである。なお図ではΔ₁R_J1となる近似を用い
てある。これは、一般にR_J1≫R₁が成立する。即
ち、抵抗R₁は接合が電圧状態にあるときの抵抗
R_J1より充分小さいものを選ぶことができるから
である。

ここに（23）式及び（24）式の右辺に現われる
パラメータをＳとおくとＳ≡Δ₁／R_J1・I_n3／I_n1 ……（25）であり、Ｓ＝２ ……（26）のときが第３図ｂに対応する。このとき、図示矩
形の対角線によつて規制されるしきい値は（22）
式のみで与えられ、要求条件(1)式を満すものとな
る。またＳ＝３ ……（27）のときが第３図ｃに対応する。

このＳ＝２，Ｓ＝３の両者を比べると、特に、
Ｓ＝２のときが好ましく、I_a，I_bが共にI_n0を越え
たときのみ出力を生じ、他の場合は全て出力を生
じない。これは理想的な論理積回路の基本要請を
満すものである。なお、Ｓ＝３の条件下でも論理
積回路として機能することはいうまでもない。具
体的にＳ＝２の条件は、一般にΔ₁R_J1の近似の
下で I_n3＝2I_n1＝2I_n2 ……（28）となることを意味し、この（28）式は(4)式に一致
する。また、Ｓ＝３の条件は、同じ近似の下で I_n3＝3I_n1＝3I_n2 ……（29）になることを意味する。

なおこれらの論理積回路の動作マージン（余
裕）は、第３図ｂ，ｃから明らかなように、動作
点をそれぞれＰ点、Ｑ点にとると±33％と大きい
値になる。この値は充分実用に耐える広いもので
ある。しかも、特に第３図ｂの場合に、しきい値
の限界値は座標軸に平行になつている。これは従
来の論理積回路にみられない優れた特長である。

次に、さらに動作マージンが広くなる本発明の
別の実施態様について説明する。即ち、第４図ａ
に示すように、入力端INa，INbにそれぞれ、抵
抗R₀を介してバイアス電流I_a0，I_b0を印加する。
入力信号I_a，I_bはさらに重畳して印加される。こ
のために、しきい値の方程式は（17）〜（21）式
及び（22）〜（24）式において、I_aの代りに（I_a
＋I_a0）を、I_bの代りに（I_b＋I_b0）を代入したもの
となる。従つて、これをI_a―I_b平面上に描くと、
第４図ｂのように、第３図ｂをそれぞれ原点０か
ら各座標軸の方向に−I_a0，−I_b0だけ平行移動した
図形となる（ここに、Ｓ＝２の条件は満してある
ものとした。）。

この実施例においては I_n1＝I_n2＝0.4ｍＡ I_n3＝0.8ｍＡ I_a0＝I_b0＝0.3ｍＡ ……（30） R₁＝R₂＝1Ω R_J1＝R_J2＝43Ω R_J3＝21.5Ω R_L＝4Ω R₀＝66Ω ……（31）に設定した。このときＳ２の条件が満される。
かくすれば、第４図ｂに示されるように、入力電
流_a，I_bがそれぞれ 0.1＜I_a＜0.5ｍＡ 0.1＜I_b＜0.5ｍＡ ……（32）となる２つのI_a，I_bが入力されたときだけ、第４
図ａの回路がスイツチして論理積にあたる出力電
流を得ることができる。（32）式が同時に満され
ない範囲、例えば I_a＝I_b＝０ ……（33）または 0.1＜I_a＜0.5ｍＡ０＜I_b＜0.1ｍＡ ……（34）の条件下では第４図ａの回路の出力は零となる。

いま、動作点即ち、入力信号が論理値“１”を
与える標準レベルを第４図ｂのP′点にあたる I_a＝I_b＝0.3ｍＡ ……（35）にとることにすると、I_a，I_bが変動できる余裕度
は（32）式を参照して±0.2ｍＡ、即ち I_a＝0.3±0.2ｍＡ I_b＝0.3±0.2ｍＡ ……（36）で与えられるから、動作マージンは0.2／0.3即ち
±66％に大きくなつている。この値は第３図の実
施例の値±33％の２倍にも達する。さらに好まし
いことは、入力にI_a0＋I_b0＝0.6ｍＡのバイアスが
重畳されることから、出力電流が第３図の場合の
２倍にとれる点である。

第３図回路及び第４図回路に共通に、入力側か
らみたインピーダンスが零になるという特長があ
る。このため、接合J₁，J₂が電圧状態にスイツチ
する前の状態において、入力信号が出力側の信号
に影響を与えることはない。

第４図回路のマージンは従来公知のCILゲート
やHTCIDゲートのマージンに比べても遜色なく
大きい。上記従来ゲートは量子干渉計の原理を使
つているために、ゲート内にインダクタンスを含
み、ゲートの占める面積が大きい。これに比べる
と第４図回路の面積は約1/3となり、回路の高集
積化に役立つことは明らかである。

第４図回路の入力端INa，INbには図示されて
いないが、入力抵抗を介して２〜３個の入力信号
を結線して２〜３入力論理和―論理積機能を果さ
せることができる。即ちINaに３個の信号a₁，
a₂，a₃をマージ（merge）して導入し、INbに３
個の信号b₁，b₂，b₃をマージして導入すると、論
理出力は（a₁＋a₂＋a₃）・（b₁＋b₂＋b₃） ……（37）となる。ここに、a₁及びb₁は“１”または“０”
の論理値をとるものとした。即ち、第４図回路は
複雑な論理機能を１ゲートで果せる能力をもつ。
これは本回路のマージンが±66％と大きい結果で
ある。

本発明の他の実施例を第５図に示す。これは、
２つの入力端のうちの一方の入力端のみに信号入
力を与え、他方の入力端には信号入力を導入しな
いで電源端子PWRとして利用する場合である。
即ち、入力端の利用方法が前の実施例と異なる。
定電流バイアスI_a0，I_Gは第４図の場合と同様に印
加される。この第５図ａの回路のしきい値をI_G対
（I_a1＋I_a2）平面に描くと第５図ｂを得る。このよ
うな形になる形になる理由は、第３図、第４図に
おいて行なつた回路動作の説明から明らかであ
る。ここに、入力端INには抵抗R_Tを介して、２
つの入力信号I_a1，I_a2をマージして接続してある。

第５図ａ回路に電源電流I_GとバイアスI_a0を供給
しているとする。第４図の例にならうと I_G＝0.6ｍＡ I_a0＝0.3ｍＡ ……（38）にとるのが適当である。このときI_Gの許容範囲は 0.4＜I_G＜0.8ｍＡ ……（39）と±33％もある。この回路に入力がない、即ち
I_a1＝I_a2＝０のときは、動作点は第５図ｂのα点
にある。このとき、先に述べた動作原理から回路
出力は零である。もし、I_a1またはI_a2のうちの一
方に単位の入力0.2ｍＡが印加されると、例えば
I_a1＝0.2ｍＡ，I_a2＝０となり、このときは、動作
点は第５図ｂのβ点にある（ここで、単位の入力
電流の大きさは、回路の設計時に適当に設定でき
る。）。このとき、１つの入力によつて回路中の
J₁，J₃はスイツチして回路出力が得られる。も
し、I_a1，I_a2の両方にI_a1＝I_a2＝0.2ｍＡの入力が同
時に印加されると動作点は図のγ点に来る。この
ときも上と同様に回路出力を得ることができる。

以上の説明により、第５図ａ回路が２入力論理
和回路として動作することが示された。第５図ｂ
から明らかなように、単位の入力電流はこの実施
例では0.1ｍＡより大きければよい。また第５図
ｂに斜線を施して示したように、（I_a1＋I_a2）が
0.5ｍＡより大きくなつてもよく、単位の入力は
例えば0.4ｍＡに選んでもよい。第５図ａでは２
入力論理和の例を示したが、３入力、４入力…論
理和に変更することは容易である。

本発明のさらに別の実施例を第６図に示す。こ
れは、出力端OUTに電源端PWRを兼ねさせて、
ここに電源電流I_gを供給する構成とした場合であ
る。

この場合も、第３図に示した各分岐の電流の記
号を用いることにすると、各電流は以下のように
求められる。

i₁₁＝（R_J3Δ₂／Δ）I_g＋｛(5)式の右辺｝，……（40
） i₂₂＝（R_J3Δ₁／Δ）I_g＋｛(6)式の右辺｝，……（41
） i₃₃＝（Δ₁Δ₂／Δ）I_g＋｛(7)式の右辺｝，……（42
）ここに電源電流I_gは I_g＜I_n3 ……（43）の条件を満す範囲に設定しなければならない。

このとき、しきい値を与える条件式は、（17）
〜（21）式に対応するものとして、次の５つの式
で与えられる。

I_a＞I_n1， ……（44） I_b＞I_n2， ……（45）（R_J1／Δ₁）I_a＜I_n3−I_g， ……（46）（R_J2／Δ₂）I_b＜I_n3−I_g， ……（47）（R_J1／Δ₁）I_a＋（R_J2／Δ₂）I_b＞I_n3−I_g，……（4
8）このとき出力電流i_Lは i_L＝（R_J3／R_L）i₃₃＝（α−１）i₃₃ ……（49）で与えられる。（42）式と（49）式から、出力電
流はI_gを印加した分だけ増加できることが明らか
である。また（46）〜（48）式から明らかなよう
に、しきい値曲線をI_gの効果で移動させて動作点
を調節できる特長も有している。

〔発明の効果〕

本発明によれば、以上説明したように、比較的
少ないジヨセフソン接合の使用で、スイツチン
グデバイスとして理想的な矩形状のしきい値曲線
を具備して高利得であり、±66％にも達する高
い動作余裕をもつジヨセフソン論理回路を構成す
ることができ、その出力電流も大きく、入力
側からみた入力インピーダンスを零とすることが
でき、論理積機能のみでなく論理和機能をも、
さらには論理和―論理積の複合機能をも持たせる
ことができる、等の利点を有するジヨセフソン回
路を提供できる。本発明回路の動作余裕は、従来
論理積機能を果す代表的な回路として公知のCIL
ゲートより大きくとれ、また論理和機能を果す代
表的な高マージンの回路として公知のHTCIDゲ
ートにも匹敵する。本発明回路は、電流注入形の
ジヨセフソン論理回路に共通の、回路の占有面
積が小さく高集積化に適しており、スイツチン
グ速度がはやい、利点を具備している。このた
め、本発明の回路は、ジヨセフソン接合を使用す
る超高速コンピユータに有利に適用することが可
能となる。

【図面の簡単な説明】

第１図及び第２図はそれぞれ従来回路とその入
出力特性のしきい値を示す図、第３図は本発明の
基本的な回路結線とそのしきい値を示す図、第４
図及び第５図はそれぞれ本発明の実施例回路結線
とそのしきい値を示す図、第６図は本発明の他の
実施例の回路結線を示す図である。 IN…入力端、INa，INb…入力端、OUT…出
力端、PWR…電源端、R₁，R₂，R₃…抵抗、R_L…
負荷抵抗、I_a，I_b，I_a1，I_a2…入力電流、i_L…出力
電流、i₁₁，i₂₂，i₃₃…ジヨセフソン接合J₁，J₂，J₃
を通る電流、i_1a，i_2b…抵抗R₁，R₂を通る電流、
I_a0，I_b0…バイアス電流、I_G…電源電流、Ｐ，P′，
Ｑ…動作点。

Claims

【特許請求の範囲】１２つの独立の入力端を有しその一方の入力端
は第１のジヨセフソン接合J₁を介して接地し他方
の入力端は第２のジヨセフソン接合J₂を介して接
地し、さらに上記２つの入力端をそれぞれ第１の
抵抗R₁、第２の抵抗R₂を介して１つの共通の出
力端に接続し、上記出力端を第３のジヨセフソン
接合J₃を介して接地して、上記出力端から負荷抵
抗を介して電流出力を得ることを特徴とする３接
合電流注入形ジヨセフソン回路。２特許請求の範囲第１項記載の回路において、
前記第１の抵抗R₁と第２の抵抗R₂は抵抗値が等
しく、前記第１のジヨセフソン接合J₁と第２のジ
ヨセフソン接合J₂は最大超電導電流が等しいこと
を特徴とする３接合電流注入形ジヨセフソン回
路。３特許請求の範囲第１項あるいは第２項のいず
れかの回路において、前記第３のジヨセフソン接
合J₃の最大超電導電流を、前記第１及び第２のジ
ヨセフソン接合J₁，J₂のそれぞれの最大超電導電
流の２倍に設定することを特徴とする３接合電流
注入形ジヨセフソン回路。４特許請求の範囲第１項記載の回路において、
前記出力端は動作点移動用の定電流バイアス電源
が接続されている出力端であることを特徴とする
３接合電流注入形ジヨセフソン回路。