JPH0257378B2 - - Google Patents
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- JPH0257378B2 JPH0257378B2 JP60070109A JP7010985A JPH0257378B2 JP H0257378 B2 JPH0257378 B2 JP H0257378B2 JP 60070109 A JP60070109 A JP 60070109A JP 7010985 A JP7010985 A JP 7010985A JP H0257378 B2 JPH0257378 B2 JP H0257378B2
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- 238000002347 injection Methods 0.000 claims description 22
- 239000007924 injection Substances 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 12
- 238000000926 separation method Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000005668 Josephson effect Effects 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ジヨセフソン効果を用いた論理ゲー
ト回路に関し、より具体的には否定の論理を行う
電流注入型の論理ゲート回路に関する。
ト回路に関し、より具体的には否定の論理を行う
電流注入型の論理ゲート回路に関する。
（従来技術とその問題点）
データ入力信号の“１”、“０”に対して、その
補信号“０”、“１”を発生する否定回路は、論理
装置やメモリ装置の信号の補信号発生器として用
いられている。
補信号“０”、“１”を発生する否定回路は、論理
装置やメモリ装置の信号の補信号発生器として用
いられている。
従来、ジヨセフソン素子を用いた否定回路とし
ては、磁界結合型論理和回路を用いた否定回路
（アイビーエム・テクニカル・デスクロージヤ
ー・ブルテイン（IBM technical Disclosure
Bulletin）第22巻第１号1979年404〜405ページ）
や抵抗結合型論理和回路を用いた否定回路（昭和
58年度電子通信学会総合全国大会講演輪文集分冊
2448ページ）が知られている。
ては、磁界結合型論理和回路を用いた否定回路
（アイビーエム・テクニカル・デスクロージヤ
ー・ブルテイン（IBM technical Disclosure
Bulletin）第22巻第１号1979年404〜405ページ）
や抵抗結合型論理和回路を用いた否定回路（昭和
58年度電子通信学会総合全国大会講演輪文集分冊
2448ページ）が知られている。
抵抗結合型論理和回路を用いた否定回路は、磁
界結合型論理和回路を用いた否定回路に比して、
より高速動作、高集積が可能であり、プロセス的
にも作製が容易であるという利点を持つ。従つて
ここでは、従来例として抵抗結合型論理和回路を
用いた否定回路の説明を行なう。
界結合型論理和回路を用いた否定回路に比して、
より高速動作、高集積が可能であり、プロセス的
にも作製が容易であるという利点を持つ。従つて
ここでは、従来例として抵抗結合型論理和回路を
用いた否定回路の説明を行なう。
電子通信学会総合全国大会講演論文集、分冊
2448ページで示された回路では、タイミング信号
入力側の論理回路として４接合抵抗結合型論理和
回路を用いているが、ここでは説明を簡単にする
ために、３接合抵抗結合型論理和回路を用いた例
について説明する。
2448ページで示された回路では、タイミング信号
入力側の論理回路として４接合抵抗結合型論理和
回路を用いているが、ここでは説明を簡単にする
ために、３接合抵抗結合型論理和回路を用いた例
について説明する。
第５図は、従来の抵抗結合型論理和回路を用い
た否定回路の一例を示した回路図である。
た否定回路の一例を示した回路図である。
第５図の回路は、第１および第２のバイアス入
力端子Ｂ１，Ｂ２と第１の信号入力端子Ｉ１と第
１の出力端子Ｏ１の４つの接続端子を有する第１
の３接合抵抗結合型論理和回路１００と、一端が
前記第１の出力端子Ｏ１に接続され他端が接地さ
れた負荷抵抗１８と、第３および第４のバイアス
電流入力端子Ｂ３，Ｂ４と第２の信号入力端子Ｉ
２と第２の出力端子Ｏ２の４つの接続端子を有す
る第２の３接合抵抗結合型論理和回路２００とか
ら構成され、前記第２のバイアス入力端子Ｂ２と
前記第３のバイアス入力端子Ｂ３が接続され、前
記第４のバイアス入力端子Ｂ４が接地された従来
の抵抗結合型論理和回路を用いた否定回路と、一
端が前記第２の出力端子Ｏ２に接続され、他端が
設置された出力抵抗２８とから構成される。
力端子Ｂ１，Ｂ２と第１の信号入力端子Ｉ１と第
１の出力端子Ｏ１の４つの接続端子を有する第１
の３接合抵抗結合型論理和回路１００と、一端が
前記第１の出力端子Ｏ１に接続され他端が接地さ
れた負荷抵抗１８と、第３および第４のバイアス
電流入力端子Ｂ３，Ｂ４と第２の信号入力端子Ｉ
２と第２の出力端子Ｏ２の４つの接続端子を有す
る第２の３接合抵抗結合型論理和回路２００とか
ら構成され、前記第２のバイアス入力端子Ｂ２と
前記第３のバイアス入力端子Ｂ３が接続され、前
記第４のバイアス入力端子Ｂ４が接地された従来
の抵抗結合型論理和回路を用いた否定回路と、一
端が前記第２の出力端子Ｏ２に接続され、他端が
設置された出力抵抗２８とから構成される。
出力抵抗２８は、該否定回路の次段に接続され
る負荷回路を等価抵抗で置き変えたものである。
る負荷回路を等価抵抗で置き変えたものである。
第１の３接合抵抗結合型論理和回路１００は、
ジヨセフソン接合１１〜１３とバイアス分流抵抗
１４〜１６と入出力分離抵抗１７とから構成され
る。
ジヨセフソン接合１１〜１３とバイアス分流抵抗
１４〜１６と入出力分離抵抗１７とから構成され
る。
第２の３接合抵抗結合型論理和回路２００は、
ジヨセフソン接合２１〜２３とバイアス分流抵抗
２４〜２６と入出力分離抵抗２７とから構成され
る。
ジヨセフソン接合２１〜２３とバイアス分流抵抗
２４〜２６と入出力分離抵抗２７とから構成され
る。
第５図の否定回路の動作は以下の様にして行な
われる。
われる。
端子Ｂ１からバイアス電流を供給した状態で端
子Ｉ１にデータ信号“１”が入力されると、ジヨ
セフソン接合１１〜１３が電圧状態にスイツチ
し、高インピーダンス状態になるため、バイアス
電流の大部分は、負荷抵抗１８を通つて流れる。
従つて、ジヨセフソン接合２１，２２にバイアス
電流が流れなくなるため、その後端子Ｉ２にタイ
ミング信号が入力されても、出力抵抗２８に電流
が流れない。以上の動作により、データ信号
“１”の補信号“０”が得られる。
子Ｉ１にデータ信号“１”が入力されると、ジヨ
セフソン接合１１〜１３が電圧状態にスイツチ
し、高インピーダンス状態になるため、バイアス
電流の大部分は、負荷抵抗１８を通つて流れる。
従つて、ジヨセフソン接合２１，２２にバイアス
電流が流れなくなるため、その後端子Ｉ２にタイ
ミング信号が入力されても、出力抵抗２８に電流
が流れない。以上の動作により、データ信号
“１”の補信号“０”が得られる。
次に、データ信号“０”が入力されたときには
端子Ｉ１より入力信号電流が入らないため、ジヨ
セフソン接合１１〜１３は電圧状態にスイツチし
ない。したがつて、バイアス電流はジヨセフソン
接合１１，１２を通つてジヨセフソン接合２１，
２２に流れ続ける。この状態で端子Ｉ２にタイミ
ング信号が入力されるとジヨセフソン接合２１〜
２３，１３は電圧状態にスイツチし、バイアス電
流は、出力抵抗２８に注入される。
端子Ｉ１より入力信号電流が入らないため、ジヨ
セフソン接合１１〜１３は電圧状態にスイツチし
ない。したがつて、バイアス電流はジヨセフソン
接合１１，１２を通つてジヨセフソン接合２１，
２２に流れ続ける。この状態で端子Ｉ２にタイミ
ング信号が入力されるとジヨセフソン接合２１〜
２３，１３は電圧状態にスイツチし、バイアス電
流は、出力抵抗２８に注入される。
以上の動作によりデータ信号“０”の補信号
“１”が得られる。
“１”が得られる。
該否定回路が広いバイアス電流の動作マージン
および高利得特性を持つためには、第１に、ジヨ
セフソン接合１１〜１３，２１〜２３は電圧状態
にスイツチしたとき、高インピーダンス状態にな
る必要がある。第１の条件は、ジヨセフソン接合
１１〜１３，２１〜２３の負荷線がサブギヤツプ
領域にあるように負荷抵抗１８および出力抵抗２
８の値RL、ROを決定することにより求められる。
ジヨセフソン接合のギヤツプ電圧をVG、臨界電
流値をIOとすると、負荷抵抗RLおよび出力抵抗
ROはRL、RO＜VG／2IOとなる。
および高利得特性を持つためには、第１に、ジヨ
セフソン接合１１〜１３，２１〜２３は電圧状態
にスイツチしたとき、高インピーダンス状態にな
る必要がある。第１の条件は、ジヨセフソン接合
１１〜１３，２１〜２３の負荷線がサブギヤツプ
領域にあるように負荷抵抗１８および出力抵抗２
８の値RL、ROを決定することにより求められる。
ジヨセフソン接合のギヤツプ電圧をVG、臨界電
流値をIOとすると、負荷抵抗RLおよび出力抵抗
ROはRL、RO＜VG／2IOとなる。
該否定回路を高利得、高動作マージンにするた
めの第２の条件は、該否定回路を構成する３接合
抵抗結合型論理回路１００，２００の各々が、そ
れぞれ論理和回路として、広いバイアス電流の動
作マージンおよび高利得特性を持つことが必要で
ある。入出力分離抵抗１７，２７の抵抗値をそれ
ぞれr3、r4とする。バイアス分流抵抗１４〜１６
は同一抵抗値を持ち、その値をr1とする。バイア
ス分流抵抗２４〜２６は同一抵抗値を持ち、その
値をr2とする。この第２の条件は、以下の様に表
せる。
めの第２の条件は、該否定回路を構成する３接合
抵抗結合型論理回路１００，２００の各々が、そ
れぞれ論理和回路として、広いバイアス電流の動
作マージンおよび高利得特性を持つことが必要で
ある。入出力分離抵抗１７，２７の抵抗値をそれ
ぞれr3、r4とする。バイアス分流抵抗１４〜１６
は同一抵抗値を持ち、その値をr1とする。バイア
ス分流抵抗２４〜２６は同一抵抗値を持ち、その
値をr2とする。この第２の条件は、以下の様に表
せる。
r3≪RL、r1＜r3
r4≪RO、r2＜r4
前記第１の条件よりジヨセフソン接合１１〜１
３，２１〜２３は、電圧状態へのスイツチ時に高
インピーダンス状態になるため、ジヨセフソン接
合を通してリーク電流は無視できる。
３，２１〜２３は、電圧状態へのスイツチ時に高
インピーダンス状態になるため、ジヨセフソン接
合を通してリーク電流は無視できる。
前記第２の条件よりバイアス分流抵抗r1、r2
は、それぞれ負荷抵抗RL、出力抵抗RO比して十
分小さいとすることができる。
は、それぞれ負荷抵抗RL、出力抵抗RO比して十
分小さいとすることができる。
これらの近似を行うことにより該否定回路の動
作領域は以下に示す条件より求めることができ
る。
作領域は以下に示す条件より求めることができ
る。
１／２Ib１／１＋１／２r2／r3＜IO…（条件１）
１／２Ib１／１＋１／２r2／r3＋IinD１／１＋１／２r2
／r3＞IO
…（条件２） Ib１／１＋r3／RL−IinD１／１＋RL／r3＞IO′ …（条件３） １／２Ib１／１＋１／２r2／r3＋IinT＞IO…（条件４） Ib１／１＋r3／RL＋r3／R1 ＋IinT１／１＋R2／r4＋R2／RO１／１＋r3／RL＞IO′ …（条件５） Ib１／１＋R1／RL・１／１＋r4／RO −IinT１／１＋R3／r4＞IO′ …（条件６） Ib１／１＋R1／RL＋R1／r3・１／１＋r4／RO −IinT１／１＋R4／r4＞IO′ …（条件７） 但し R1＝r4RO／r4＋RO R2＝r3RL／r3＋RL R3＝RLRO／RL＋RO R4＝r3RLRO／r3RL＋RLRO＋ROr3 上式において、IOはジヨセフソン接合１１，１
２，２１，２２の臨界電流値を、IO′はジヨセフ
ソン接合１３，２３の臨界電流値を、Ibはバイア
ス電流値を、IinDはデータ信号の電流値を、IinT
はタイミング信号の電流値を示したものである。
／r3＞IO
…（条件２） Ib１／１＋r3／RL−IinD１／１＋RL／r3＞IO′ …（条件３） １／２Ib１／１＋１／２r2／r3＋IinT＞IO…（条件４） Ib１／１＋r3／RL＋r3／R1 ＋IinT１／１＋R2／r4＋R2／RO１／１＋r3／RL＞IO′ …（条件５） Ib１／１＋R1／RL・１／１＋r4／RO −IinT１／１＋R3／r4＞IO′ …（条件６） Ib１／１＋R1／RL＋R1／r3・１／１＋r4／RO −IinT１／１＋R4／r4＞IO′ …（条件７） 但し R1＝r4RO／r4＋RO R2＝r3RL／r3＋RL R3＝RLRO／RL＋RO R4＝r3RLRO／r3RL＋RLRO＋ROr3 上式において、IOはジヨセフソン接合１１，１
２，２１，２２の臨界電流値を、IO′はジヨセフ
ソン接合１３，２３の臨界電流値を、Ibはバイア
ス電流値を、IinDはデータ信号の電流値を、IinT
はタイミング信号の電流値を示したものである。
ここで、（条件１）は、バイアス電流値Ibのみ
でジヨセフソン接合１１，１２が電圧状態にスイ
ツチしない条件、（条件２）は、バイアス電流が
流れている状態で、データ信号“１”の入力によ
りジヨセフソン接合１１が電圧状態にスイツチす
る条件、（条件３）は、ジヨセフソン接合１１，
１２が電圧状態にスイツチした状態で、ジヨセフ
ソン接合１３が電圧状態にスイツチする条件、
（条件４）は、データ信号“０”のときタイミン
グ信号の入力によりジヨセフソン接合２１が電圧
状態にスイツチする条件、（条件５）は、ジヨセ
フソン接合２１，２２が電圧状態にスイツチした
状態で、ジヨセフソン接合１３がジヨセフソン接
合２３よりも先に電圧状態にスイツチする条件、
（条件６）は、ジヨセフソン接合２１，２２，１
３が電圧状態にスイツチした状態で、ジヨセフソ
ン接合２３が電圧状態にスイツチする条件、（条
件７）は、ジヨセフソン接合２２，２３が電圧状
態にスイツチした状態で、ジヨセフソン接合２３
がジヨセフソン接合１３よりも先に電圧状態にス
イツチする条件である。但し、（条件５）（条件
６）と（条件７）は、どちらかが満たされればよ
い。
でジヨセフソン接合１１，１２が電圧状態にスイ
ツチしない条件、（条件２）は、バイアス電流が
流れている状態で、データ信号“１”の入力によ
りジヨセフソン接合１１が電圧状態にスイツチす
る条件、（条件３）は、ジヨセフソン接合１１，
１２が電圧状態にスイツチした状態で、ジヨセフ
ソン接合１３が電圧状態にスイツチする条件、
（条件４）は、データ信号“０”のときタイミン
グ信号の入力によりジヨセフソン接合２１が電圧
状態にスイツチする条件、（条件５）は、ジヨセ
フソン接合２１，２２が電圧状態にスイツチした
状態で、ジヨセフソン接合１３がジヨセフソン接
合２３よりも先に電圧状態にスイツチする条件、
（条件６）は、ジヨセフソン接合２１，２２，１
３が電圧状態にスイツチした状態で、ジヨセフソ
ン接合２３が電圧状態にスイツチする条件、（条
件７）は、ジヨセフソン接合２２，２３が電圧状
態にスイツチした状態で、ジヨセフソン接合２３
がジヨセフソン接合１３よりも先に電圧状態にス
イツチする条件である。但し、（条件５）（条件
６）と（条件７）は、どちらかが満たされればよ
い。
上記条件を考慮し、該否定回路が広いバイアス
電流の動作マージンおよび高利得特性を得るよう
に、回路定数は下記の様に決定されている。
電流の動作マージンおよび高利得特性を得るよう
に、回路定数は下記の様に決定されている。
r1＝0.6Ω、r2＝0.3Ω、r3＝0.8Ω、r4＝0.8Ω
RL＝３Ω、RL＝３Ω、IO＝0.45ｍＡ、IO′＝0.30
ｍＡ 第６図は、上記回路定数を有する該否定回路の
制御特性を示したものである。縦軸はバイアス電
流値、横軸は入力信号電流値である。図中、直線
１〜７は、それぞれ前記条件１〜７に対応する。
図で斜線で示した領域が該否定回路の正常動作領
域である。図より、信号入力電流が±30％変化し
た場合のバイアス電流の動作マージンは±22％で
ある。
ｍＡ 第６図は、上記回路定数を有する該否定回路の
制御特性を示したものである。縦軸はバイアス電
流値、横軸は入力信号電流値である。図中、直線
１〜７は、それぞれ前記条件１〜７に対応する。
図で斜線で示した領域が該否定回路の正常動作領
域である。図より、信号入力電流が±30％変化し
た場合のバイアス電流の動作マージンは±22％で
ある。
図から知られる様に（条件６）が、従来の否定
回路の動作領域を大きく狭めていた。（条件６）
は先は記した様に、データ信号“０”のときに、
タイミング信号の入力により、ジヨセフソン接合
２１，２２，１３が電圧状態にスイツチした後、
ジヨセフソン接合２３がスイツチする条件であ
る。この入出力分離を目的としたジヨセフソン接
合２３が電圧状態にスイツチしにくいため、従来
の否定回路は、バイアス電流の動作マージンが小
さくなるという欠点があつた。
回路の動作領域を大きく狭めていた。（条件６）
は先は記した様に、データ信号“０”のときに、
タイミング信号の入力により、ジヨセフソン接合
２１，２２，１３が電圧状態にスイツチした後、
ジヨセフソン接合２３がスイツチする条件であ
る。この入出力分離を目的としたジヨセフソン接
合２３が電圧状態にスイツチしにくいため、従来
の否定回路は、バイアス電流の動作マージンが小
さくなるという欠点があつた。
（発明の目的）
本発明の目的は、前述した従来のジヨセフソン
否定回路の欠点を除き、広いバイアス電流の動作
領域をもつジヨセフソン否定回路を提供すること
にある。
否定回路の欠点を除き、広いバイアス電流の動作
領域をもつジヨセフソン否定回路を提供すること
にある。
（発明の構成）
本発明によるジヨセフソン直結型否定回路は、
第１および第２のバイアス電流入力端Ｂ１，Ｂ２
と第１の信号入力端Ｉ１と第１の出力端Ｏ１の４
つの接続端を有し、一端が前記第２のバイアス電
流入力端Ｂ２に接続された少なくとも１個以上の
第１のスイツチ用ジヨセフソン接合と、一端が前
記第１の信号入力端Ｉ１に接続された入出力分離
用ジヨセフソン接合と、一端が前記第１の信号入
力端Ｉ１に接続され他端が接地された入出力分離
抵抗とを少なくとも含む第１の電流注入型論理回
路と、第３および第４のバイアス電流入力端Ｂ
３，Ｂ４と第２の信号入力端Ｉ２と第２の出力端
Ｏ２の４つの接続端を有し、一端が前記第４のバ
イアス電流入力端Ｂ４に接続された少なくとも１
個以上の第２のスイツチ用ジヨセフソン接合と、
一端が前記第２のスイツチ用ジヨセフソン接合の
一つに接続され他端が前記第２の信号入力端Ｉ２
に接続された入力抵抗とを少なくとも含む第２の
電流注入型論理回路と、一端が前記第１の出力端
Ｏ１に接続され他端が接地された負荷抵抗とから
構成され、前記第２のバイアス電流入力端Ｂ２と
前記第３のバイアス電流入力端Ｂ３が接続され、
前記第４のバイアス電流入力端Ｂ４が接地された
ことを特徴とする。
第１および第２のバイアス電流入力端Ｂ１，Ｂ２
と第１の信号入力端Ｉ１と第１の出力端Ｏ１の４
つの接続端を有し、一端が前記第２のバイアス電
流入力端Ｂ２に接続された少なくとも１個以上の
第１のスイツチ用ジヨセフソン接合と、一端が前
記第１の信号入力端Ｉ１に接続された入出力分離
用ジヨセフソン接合と、一端が前記第１の信号入
力端Ｉ１に接続され他端が接地された入出力分離
抵抗とを少なくとも含む第１の電流注入型論理回
路と、第３および第４のバイアス電流入力端Ｂ
３，Ｂ４と第２の信号入力端Ｉ２と第２の出力端
Ｏ２の４つの接続端を有し、一端が前記第４のバ
イアス電流入力端Ｂ４に接続された少なくとも１
個以上の第２のスイツチ用ジヨセフソン接合と、
一端が前記第２のスイツチ用ジヨセフソン接合の
一つに接続され他端が前記第２の信号入力端Ｉ２
に接続された入力抵抗とを少なくとも含む第２の
電流注入型論理回路と、一端が前記第１の出力端
Ｏ１に接続され他端が接地された負荷抵抗とから
構成され、前記第２のバイアス電流入力端Ｂ２と
前記第３のバイアス電流入力端Ｂ３が接続され、
前記第４のバイアス電流入力端Ｂ４が接地された
ことを特徴とする。
（構成の詳細な説明）
次に図面を参照して本発明の構成の詳細な説明
を行う。
を行う。
第１図は、本発明の基本の構成を示した回路図
である。第１図に示した本発明の基本回路は、第
１および第２のバイアス入力端子Ｂ１，Ｂ２と第
１の信号入力端子Ｉ１と第１の出力端子Ｏ１の４
つの接続端子を有する第１の電流注入型論理回路
１と、一端が前記第１の出力端子Ｏ１に接続され
他端が接地された負荷抵抗２と、第３および第４
のバイアス入力端子Ｂ３，Ｂ４と第２の信号入力
端子Ｉ２と第２の出力端子Ｏ２の４つの接続端子
を有する第２の電流注入型論理回路３とから構成
され、前記第２のバイアス入力端子Ｂ２と前記第
３のバイアス入力端子Ｂ３が接続され、前記第４
のバイアス入力端子Ｂ４が接地に接続された本発
明によるジヨセフソン直結型否定回路と、一端が
前記第２の出力端子Ｏ２に接続され他端が接地さ
れた出力抵抗４とから構成される。
である。第１図に示した本発明の基本回路は、第
１および第２のバイアス入力端子Ｂ１，Ｂ２と第
１の信号入力端子Ｉ１と第１の出力端子Ｏ１の４
つの接続端子を有する第１の電流注入型論理回路
１と、一端が前記第１の出力端子Ｏ１に接続され
他端が接地された負荷抵抗２と、第３および第４
のバイアス入力端子Ｂ３，Ｂ４と第２の信号入力
端子Ｉ２と第２の出力端子Ｏ２の４つの接続端子
を有する第２の電流注入型論理回路３とから構成
され、前記第２のバイアス入力端子Ｂ２と前記第
３のバイアス入力端子Ｂ３が接続され、前記第４
のバイアス入力端子Ｂ４が接地に接続された本発
明によるジヨセフソン直結型否定回路と、一端が
前記第２の出力端子Ｏ２に接続され他端が接地さ
れた出力抵抗４とから構成される。
出力抵抗４は、該否定回路を論理装置やメモリ
装置の中で、信号の補信号発生器として用いた時
に、該否定回路の次段に接続された負荷回路を等
価抵抗で置き変えたものである。前記第１の電流
注入型論理回路１は、一端が第１のバイアス入力
端子Ｂ１および第１の出力端子Ｏ１に接続され他
端が第２のバイアス入力端子Ｂ２に接続されたス
イツチ用ジヨセフソン接合５と、一端が第１の信
号入力端子Ｉ１に接続され他端が第１のバイアス
入力端Ｂ１に接続された入出力分離用ジヨセフソ
ン接合６と、一端が第１の信号入力端子Ｉ１に接
続され他端が接地された入出力分離抵抗７とから
構成される。
装置の中で、信号の補信号発生器として用いた時
に、該否定回路の次段に接続された負荷回路を等
価抵抗で置き変えたものである。前記第１の電流
注入型論理回路１は、一端が第１のバイアス入力
端子Ｂ１および第１の出力端子Ｏ１に接続され他
端が第２のバイアス入力端子Ｂ２に接続されたス
イツチ用ジヨセフソン接合５と、一端が第１の信
号入力端子Ｉ１に接続され他端が第１のバイアス
入力端Ｂ１に接続された入出力分離用ジヨセフソ
ン接合６と、一端が第１の信号入力端子Ｉ１に接
続され他端が接地された入出力分離抵抗７とから
構成される。
前記第２の電流注入型論理回路３は、一端が第
３のバイアス入力端子Ｂ３および第２の出力端子
Ｏ２に接続され他端が第４のバイアス入力端子Ｂ
４に接続されたスイツチ用ジヨセフソン接合８
と、一端が第２の信号入力端子Ｉ２に接続され他
端が第３のバイアス入力端子Ｂ３に接続された入
力抵抗９とから構成される。
３のバイアス入力端子Ｂ３および第２の出力端子
Ｏ２に接続され他端が第４のバイアス入力端子Ｂ
４に接続されたスイツチ用ジヨセフソン接合８
と、一端が第２の信号入力端子Ｉ２に接続され他
端が第３のバイアス入力端子Ｂ３に接続された入
力抵抗９とから構成される。
次に、第１図の本発明の基本回路の動作原理を
説明する。本発明の回路は、第１のバイアス入力
端子Ｂ１にバイアス電流を供給した状態で、第２
の信号入力端子Ｉ２にタイミング信号を加えるこ
とにより、タイミング信号よりもある時間だけ先
だつて第１の信号入力端子Ｉ１に加えられたデー
タ信号の“１”、“０”に対する補信号“０”、
“１”を第２の出力端子Ｏ２に出力する。さらに
詳しく回路動作を説明する。
説明する。本発明の回路は、第１のバイアス入力
端子Ｂ１にバイアス電流を供給した状態で、第２
の信号入力端子Ｉ２にタイミング信号を加えるこ
とにより、タイミング信号よりもある時間だけ先
だつて第１の信号入力端子Ｉ１に加えられたデー
タ信号の“１”、“０”に対する補信号“０”、
“１”を第２の出力端子Ｏ２に出力する。さらに
詳しく回路動作を説明する。
第１の信号入力端子Ｉ１にデータ信号“１”
（データ信号“１”は電流値が適切な大きさの信
号電流を意味する。）が入力されると、ジヨセフ
ソン接合５，６が電圧状態にスイツチし、高イン
ピーダンス状態になるためバイアス電流の大部分
は負荷抵抗２を通つて流れる。従つて、スイツチ
用ジヨセフソン接合８にバイアス電流が流れなく
なるため、その後第２の信号入力端子Ｉ２にタイ
ミング信号が入力されてもスイツチ用ジヨセフソ
ン接合８は電圧状態にスイツチせず、出力抵抗４
を通して電流は流れない。これによりデータ信号
“１”の補信号“０”が得られる。
（データ信号“１”は電流値が適切な大きさの信
号電流を意味する。）が入力されると、ジヨセフ
ソン接合５，６が電圧状態にスイツチし、高イン
ピーダンス状態になるためバイアス電流の大部分
は負荷抵抗２を通つて流れる。従つて、スイツチ
用ジヨセフソン接合８にバイアス電流が流れなく
なるため、その後第２の信号入力端子Ｉ２にタイ
ミング信号が入力されてもスイツチ用ジヨセフソ
ン接合８は電圧状態にスイツチせず、出力抵抗４
を通して電流は流れない。これによりデータ信号
“１”の補信号“０”が得られる。
次に、第１の信号入力端子Ｉ１にデータ信号
“０”（データ信号“０”は信号電流が零であるこ
とを意味する。）が入力されたときは、ジヨセフ
ソン接合５，６は電圧状態にスイツチしない。従
つてバイアス電流は、ジヨセフソン接合５を通つ
てジヨセフソン接合８に流れ続ける。この状態
で、第２の信号入力端子Ｉ２にタイミング信号が
入力されると、スイツチ用ジヨセフソン接合８が
電圧状態にスイツチし、続いて入出力分離用ジヨ
セフソン接合６が電圧状態にスイツチする。従つ
て、バイアス電流は出力抵抗４に注入され、デー
タ信号“０”の補信号“１”が得られる。
“０”（データ信号“０”は信号電流が零であるこ
とを意味する。）が入力されたときは、ジヨセフ
ソン接合５，６は電圧状態にスイツチしない。従
つてバイアス電流は、ジヨセフソン接合５を通つ
てジヨセフソン接合８に流れ続ける。この状態
で、第２の信号入力端子Ｉ２にタイミング信号が
入力されると、スイツチ用ジヨセフソン接合８が
電圧状態にスイツチし、続いて入出力分離用ジヨ
セフソン接合６が電圧状態にスイツチする。従つ
て、バイアス電流は出力抵抗４に注入され、デー
タ信号“０”の補信号“１”が得られる。
（実施例）
次に、本発明の実施例について図面を用いて説
明する。
明する。
第２図は、本発明によるジヨセフソン直結型否
定回路の第１の実施例の回路図である。第１の実
施例は、第１図で示した第１および第２の電流注
入型論理回路１，３として、次に述べる回路を用
いる以外は、第１図の回路と同じである。第２図
において第１図と同じ機能を有する素子は、同じ
番号で示してある。
定回路の第１の実施例の回路図である。第１の実
施例は、第１図で示した第１および第２の電流注
入型論理回路１，３として、次に述べる回路を用
いる以外は、第１図の回路と同じである。第２図
において第１図と同じ機能を有する素子は、同じ
番号で示してある。
第１の電流注入型論理回路１として、第１およ
び第２のバイアス電流入力端子Ｂ１，Ｂ２と第１
の信号入力端子Ｉ１と第１の出力端子Ｏ１の４つ
の接続端子を有し、第１および第２のスイツチ用
ジヨセフソン接合１１０，１１１と入出力分離用
ジヨセフソン接合６と入出力分離抵抗７と第１、
第２、第３の抵抗１１２〜１１３とから構成され
る３接合抵抗結合型論理回路（特許公開、昭58−
46727）を用いる。
び第２のバイアス電流入力端子Ｂ１，Ｂ２と第１
の信号入力端子Ｉ１と第１の出力端子Ｏ１の４つ
の接続端子を有し、第１および第２のスイツチ用
ジヨセフソン接合１１０，１１１と入出力分離用
ジヨセフソン接合６と入出力分離抵抗７と第１、
第２、第３の抵抗１１２〜１１３とから構成され
る３接合抵抗結合型論理回路（特許公開、昭58−
46727）を用いる。
前記第１のスイツチ用ジヨセフソン接合１１０
は、一端が前記第２のバイアス電流入力端子Ｂ２
に接続され、他端が前記第１の抵抗１１２の一端
および前記第２の抵抗１１３の一端および前記入
出力分離用ジヨセフソン接合６の一端に接続され
ている。前記第２のスイツチ用ジヨセフソン接合
１１１は、一端が前記第２のバイアス電流入力端
子Ｂ２に接続され、他端が前記第１の抵抗１１３
の他端および前記第３の抵抗１１４の一端および
前記第１の出力Ｏ１に接続されている。前記入出
力分離抵抗７は、一端が接地され、他端が前記第
１の信号入力端子Ｉ１および前記入出力分離用ジ
ヨセフソン接合６の他端に接続されている。前記
第１の抵抗１１２の他端および前記第３の抵抗１
１４の他端は、前記第１のバイアス電流入力端子
Ｂ１に接続されている。
は、一端が前記第２のバイアス電流入力端子Ｂ２
に接続され、他端が前記第１の抵抗１１２の一端
および前記第２の抵抗１１３の一端および前記入
出力分離用ジヨセフソン接合６の一端に接続され
ている。前記第２のスイツチ用ジヨセフソン接合
１１１は、一端が前記第２のバイアス電流入力端
子Ｂ２に接続され、他端が前記第１の抵抗１１３
の他端および前記第３の抵抗１１４の一端および
前記第１の出力Ｏ１に接続されている。前記入出
力分離抵抗７は、一端が接地され、他端が前記第
１の信号入力端子Ｉ１および前記入出力分離用ジ
ヨセフソン接合６の他端に接続されている。前記
第１の抵抗１１２の他端および前記第３の抵抗１
１４の他端は、前記第１のバイアス電流入力端子
Ｂ１に接続されている。
前記第２の電流注入型論理回路３は、第３およ
び第４のバイアス入力端子Ｂ３，Ｂ４と第２の信
号入力端子Ｉ２と第２の出力端子Ｏ２の４つの接
続端子を有し、第３および第４のスイツチ用ジヨ
セフソン接合１１５，１１６と、入力抵抗９と、
第４、第５、第６の抵抗１１７〜１１８とから構
成される。
び第４のバイアス入力端子Ｂ３，Ｂ４と第２の信
号入力端子Ｉ２と第２の出力端子Ｏ２の４つの接
続端子を有し、第３および第４のスイツチ用ジヨ
セフソン接合１１５，１１６と、入力抵抗９と、
第４、第５、第６の抵抗１１７〜１１８とから構
成される。
前記第３のスイツチ用ジヨセフソン接合１１５
は、一端が前記第４のバイアス電流入力端子Ｂ４
に接続され他端が前記第４の抵抗１１７の一端お
よび前記第５の抵抗１１８の一端および前記入力
抵抗９の一端に接続されている。前記第４のスイ
ツチ用ジヨセフソン接合１１６は、一端が前記第
４のバイアス電流入力端子Ｂ４に接続され他端が
前記第５の抵抗１１８の他端および前記第６の抵
抗１１９の一端および前記第２の出力端子Ｏ２に
接続されている。前記入力抵抗９の他端は、前記
第２の信号入力端子Ｉ２に接続されている。前記
第４の抵抗１１７の他端および前記第６の抵抗１
１９の他端は前記第３のバイアス電流入力端子Ｂ
３に接続されている。
は、一端が前記第４のバイアス電流入力端子Ｂ４
に接続され他端が前記第４の抵抗１１７の一端お
よび前記第５の抵抗１１８の一端および前記入力
抵抗９の一端に接続されている。前記第４のスイ
ツチ用ジヨセフソン接合１１６は、一端が前記第
４のバイアス電流入力端子Ｂ４に接続され他端が
前記第５の抵抗１１８の他端および前記第６の抵
抗１１９の一端および前記第２の出力端子Ｏ２に
接続されている。前記入力抵抗９の他端は、前記
第２の信号入力端子Ｉ２に接続されている。前記
第４の抵抗１１７の他端および前記第６の抵抗１
１９の他端は前記第３のバイアス電流入力端子Ｂ
３に接続されている。
第１の実施例のジヨセフソン直結型否定回路の
動作原理は以下の如くである。
動作原理は以下の如くである。
端子Ｂ１からバイアス電流を供給した状態で端
子Ｉ１にデータ信号“１”が入力されると、ジヨ
セフソン接合６，１１０，１１１は、電圧状態に
スイツチし、高インピーダンス状態になる。従つ
てバイアス電流の大部分は負荷抵抗２を通つて接
地に流れ込む。従つて、ジヨセフソン接合１１
５，１１６にバイアス電流が流れなくなるため、
その後端子Ｉ２にタイミング信号が入力されても
出力線路となる出力抵抗４に電流は流れず、デー
タ信号“１”の補信号“０”が得られる。次に、
データ信号“０”が入力されたときには、端子Ｉ
１より入力信号が入らないため、ジヨセフソン接
合１１０，１１１は電圧状態にスイツチせず、バ
イアス電流の大部分は、ジヨセフソン接合１１
０，１１１を通つてジヨセフソン接合１１５，１
１６に流れる。この状態で端子Ｉ２にタイミング
信号が入力されると、ジヨセフソン接合１１５，
１１６，６が電圧状態にスイツチし、出力抵抗４
に電流を送り出す。即ち、データ信号“０”の補
信号“１”が得られる。
子Ｉ１にデータ信号“１”が入力されると、ジヨ
セフソン接合６，１１０，１１１は、電圧状態に
スイツチし、高インピーダンス状態になる。従つ
てバイアス電流の大部分は負荷抵抗２を通つて接
地に流れ込む。従つて、ジヨセフソン接合１１
５，１１６にバイアス電流が流れなくなるため、
その後端子Ｉ２にタイミング信号が入力されても
出力線路となる出力抵抗４に電流は流れず、デー
タ信号“１”の補信号“０”が得られる。次に、
データ信号“０”が入力されたときには、端子Ｉ
１より入力信号が入らないため、ジヨセフソン接
合１１０，１１１は電圧状態にスイツチせず、バ
イアス電流の大部分は、ジヨセフソン接合１１
０，１１１を通つてジヨセフソン接合１１５，１
１６に流れる。この状態で端子Ｉ２にタイミング
信号が入力されると、ジヨセフソン接合１１５，
１１６，６が電圧状態にスイツチし、出力抵抗４
に電流を送り出す。即ち、データ信号“０”の補
信号“１”が得られる。
本発明による該否定回路が広いバイアス電流の
動作マージンおよび高利得特性を持つためには、
第１に電圧状態にスイツチしたジヨセフソン接合
が、高いインピーダンスを持つ必要がある。この
条件はジヨセフソン接合の負荷線がサブギヤツプ
領域にあるように負荷抵抗２および出力抵抗４の
値RL、ROを決定することにより求められる。ジ
ヨセフソン接合のギヤツプ電圧をVG、臨界電流
値をIOとしてRL、RO＜VG／2IOと表すことができ
る。
動作マージンおよび高利得特性を持つためには、
第１に電圧状態にスイツチしたジヨセフソン接合
が、高いインピーダンスを持つ必要がある。この
条件はジヨセフソン接合の負荷線がサブギヤツプ
領域にあるように負荷抵抗２および出力抵抗４の
値RL、ROを決定することにより求められる。ジ
ヨセフソン接合のギヤツプ電圧をVG、臨界電流
値をIOとしてRL、RO＜VG／2IOと表すことができ
る。
高利得と高動作マージンを得るための第２の条
件は、該否定回路を構成する電流注入型論理回路
自体が、広いバイアス電流の動作マージンおよび
高利得特性を持つことである。ここで、入出力分
離抵抗７の抵抗値r3とする。第１、第２、第３の
抵抗体１１２〜１１４は同一の抵抗値を持ち、そ
の値をr1とする。第４、第５、第６の抵抗体１１
７〜１１９は同一の抵抗値を持ち、その値をr2と
すると、第２の条件は、以下の様に表すことがで
きる。
件は、該否定回路を構成する電流注入型論理回路
自体が、広いバイアス電流の動作マージンおよび
高利得特性を持つことである。ここで、入出力分
離抵抗７の抵抗値r3とする。第１、第２、第３の
抵抗体１１２〜１１４は同一の抵抗値を持ち、そ
の値をr1とする。第４、第５、第６の抵抗体１１
７〜１１９は同一の抵抗値を持ち、その値をr2と
すると、第２の条件は、以下の様に表すことがで
きる。
r3≪RL、r1＜r3
r2≪RL
第１の条件より、ジヨセフソン接合を通しての
リーク電流は無視できる。また、第２の条件より
r1、r2は負荷抵抗RLに比して十分小さいとするこ
とができる。
リーク電流は無視できる。また、第２の条件より
r1、r2は負荷抵抗RLに比して十分小さいとするこ
とができる。
これらの近似を行うことにより該否定回路の動
作領域は、以下に示す条件より求めることができ
る。
作領域は、以下に示す条件より求めることができ
る。
１／２Ib１／１＋１／２r2／r3＜IO …（条件８）
１／２Ib１／１＋１／２r2／r3＜IO＋IinD１／１＋１／
２r2／r3＞IO
…（条件９） Ib１／１＋r3／RL−IinD１／１＋RL／r3＞IO′ …（条件10） IinT＜IO …（条件11） １／２Ib１／１＋１／２r2／r3＋IinT＞IO…（条件
12） １／１＋r3／R3（Ib＋IinT）＞IO′ …（条件13） 但し、 R3＝RL・RO／RL＋RO 上式において、IOはジヨセフソン接合１１０，
１１１，１１５，１１６の臨界電流値を、IO′は
ジヨセフソン接合６の臨界電流値を、IinDはデー
タ信号電流値を、IinTはタイミング信号の電流値
を示したものである。
２r2／r3＞IO
…（条件９） Ib１／１＋r3／RL−IinD１／１＋RL／r3＞IO′ …（条件10） IinT＜IO …（条件11） １／２Ib１／１＋１／２r2／r3＋IinT＞IO…（条件
12） １／１＋r3／R3（Ib＋IinT）＞IO′ …（条件13） 但し、 R3＝RL・RO／RL＋RO 上式において、IOはジヨセフソン接合１１０，
１１１，１１５，１１６の臨界電流値を、IO′は
ジヨセフソン接合６の臨界電流値を、IinDはデー
タ信号電流値を、IinTはタイミング信号の電流値
を示したものである。
ここで（条件８）は、バイアス電流Ibのみでジ
ヨセフソン接合１１０，１１１が電圧状態にスイ
ツチしない条件、（条件９）は、バイアス電流が
流れている状態で、データ信号“１”が入力され
ることによりジヨセフソン接合１１０が電圧状態
にスイツチする条件、（条件10）は、ジヨセフソ
ン接合１１０，１１１が電圧状態にスイツチした
後、ジヨセフソン接合６が電圧状態にスイツチす
る条件、（条件11）は、ジヨセフソン接合１１０，
１１１，６が電圧状態にスイツチしている状態
で、タイミング信号の入力により、ジヨセフソン
接合１１５，１１６が電圧状態にスイツチする条
件、（条件12）は、バイアス電流を流した後デー
タ信号“０”が入力されているとき、タイミング
信号の入力によりジヨセフソン接合１１５が電圧
状態にスイツチする条件、（条件13）は、ジヨセ
フソン接合１１５，１１６がスイツチした状態
で、ジヨセフソン接合６が電圧状態にスイツチす
る条件である。
ヨセフソン接合１１０，１１１が電圧状態にスイ
ツチしない条件、（条件９）は、バイアス電流が
流れている状態で、データ信号“１”が入力され
ることによりジヨセフソン接合１１０が電圧状態
にスイツチする条件、（条件10）は、ジヨセフソ
ン接合１１０，１１１が電圧状態にスイツチした
後、ジヨセフソン接合６が電圧状態にスイツチす
る条件、（条件11）は、ジヨセフソン接合１１０，
１１１，６が電圧状態にスイツチしている状態
で、タイミング信号の入力により、ジヨセフソン
接合１１５，１１６が電圧状態にスイツチする条
件、（条件12）は、バイアス電流を流した後デー
タ信号“０”が入力されているとき、タイミング
信号の入力によりジヨセフソン接合１１５が電圧
状態にスイツチする条件、（条件13）は、ジヨセ
フソン接合１１５，１１６がスイツチした状態
で、ジヨセフソン接合６が電圧状態にスイツチす
る条件である。
上記条件式により該否定回路が広いバイアス電
流の動作マージンおよび高利得特性を得る回路定
数の一例として、下記の値を設定する。
流の動作マージンおよび高利得特性を得る回路定
数の一例として、下記の値を設定する。
r1＝0.6Ω、r2＝0.3Ω、r3＝0.8Ω
RL＝３Ω、RO＝２Ω、IO＝0.45ｍＡ、IO′＝0.3
ｍＡ 第３図は、上記回路定数を持つ該否定回路の制
御特性を示したもので、縦軸は、バイアス電流
値、横軸は入力信号電流値である。ここでタイミ
ング信号電流とデータ信号電流の大きさは同一と
した。図中直線８〜１３は、それぞれ前記条件８
〜13に対応する。図で斜線で示した領域が第１の
実施例の否定回路の正常動作領域である。
ｍＡ 第３図は、上記回路定数を持つ該否定回路の制
御特性を示したもので、縦軸は、バイアス電流
値、横軸は入力信号電流値である。ここでタイミ
ング信号電流とデータ信号電流の大きさは同一と
した。図中直線８〜１３は、それぞれ前記条件８
〜13に対応する。図で斜線で示した領域が第１の
実施例の否定回路の正常動作領域である。
図より信号入力電流が±30％変化した場合のバ
イアス電流の動作マージンは、±31％であること
がわかる。本実施例により前述した従来例（±22
％）に比して、バイアス電流の動作マージンが大
きく改善されている。
イアス電流の動作マージンは、±31％であること
がわかる。本実施例により前述した従来例（±22
％）に比して、バイアス電流の動作マージンが大
きく改善されている。
第１の実施例の否定回路では、タイミング信号
入力側の電流注入型論理回路の入出力分離を入力
抵抗９で行つているため、データ信号“０”のと
き、タイミング信号の入力により、ジヨセフソン
接合６，１１５，１１６が電圧状態にスイツチす
ると、第２の信号入力端子Ｉ２から見たインピー
ダンスが変化するという問題が生じる。
入力側の電流注入型論理回路の入出力分離を入力
抵抗９で行つているため、データ信号“０”のと
き、タイミング信号の入力により、ジヨセフソン
接合６，１１５，１１６が電圧状態にスイツチす
ると、第２の信号入力端子Ｉ２から見たインピー
ダンスが変化するという問題が生じる。
フアン・アウトを２つ以上とつている場合、即
ち、該否定回路の前段の出力を２つ以上に分枝し
て、それぞれの回路素子への入力信号としている
場合、このインピーダンスの変化によつて並列に
分枝した他の回路素子への入力信号レベルが変化
し誤動作が生じる。
ち、該否定回路の前段の出力を２つ以上に分枝し
て、それぞれの回路素子への入力信号としている
場合、このインピーダンスの変化によつて並列に
分枝した他の回路素子への入力信号レベルが変化
し誤動作が生じる。
入力抵抗９の大きさRinとすると、このインピ
ーダンスの変化率ZOは ZO＝１／Rin／RL＋Rin／RO と表わすことができる。
ーダンスの変化率ZOは ZO＝１／Rin／RL＋Rin／RO と表わすことができる。
従つて、このインピーダンスの変化率ZOは、入
力抵抗Rinに比して負荷抵抗RLおよび出力抵抗RO
の値を十分小さく設定することにより無視できる
ことが分かる。
力抵抗Rinに比して負荷抵抗RLおよび出力抵抗RO
の値を十分小さく設定することにより無視できる
ことが分かる。
また、このときの出力抵抗４を流れる出力電流
Ioutは Iout＝（Ib＋IinT）１／１＋RO＋RL と表わすことができる。上式より負荷抵抗RLに
比して出力抵抗ROを小さくすることによつて、
出力電流Ioutを大きくできることがわかる。
Ioutは Iout＝（Ib＋IinT）１／１＋RO＋RL と表わすことができる。上式より負荷抵抗RLに
比して出力抵抗ROを小さくすることによつて、
出力電流Ioutを大きくできることがわかる。
以上第１の実施例により、広いバイアス電流の
動作マージンを持つジヨセフソン直結型否定回路
が得られる。
動作マージンを持つジヨセフソン直結型否定回路
が得られる。
第４図は、本発明によるジヨセフソン直結型否
定回路の第２の実施例の回路図である。第２の実
施例は、第１図で示した第１および第２の電流注
入型論理回路１，３として、次に述べる回路を用
いた以外第１図の回路と同じである。第４図にお
いて第１図と同じ機能を有する素子は、同じ番号
で示してある。
定回路の第２の実施例の回路図である。第２の実
施例は、第１図で示した第１および第２の電流注
入型論理回路１，３として、次に述べる回路を用
いた以外第１図の回路と同じである。第４図にお
いて第１図と同じ機能を有する素子は、同じ番号
で示してある。
第１の電流注入型論理回路１として、第１およ
び第２のバイアス電流入力端子Ｂ１，Ｂ２と第１
の信号入力端子Ｉ１と第１の出力端子Ｏ１の４つ
の接続端子を有し、第１、第２、第３のスイツチ
用ジヨセフソン接合２０１〜２０３と、入出力分
離用ジヨセフソン接合６と、入出力分離抵抗７
と、第１〜第５の抵抗２０４〜２０８とから構成
される４接合抵抗結合型論理和回路（特許公開、
昭58−46727）を用いる。
び第２のバイアス電流入力端子Ｂ１，Ｂ２と第１
の信号入力端子Ｉ１と第１の出力端子Ｏ１の４つ
の接続端子を有し、第１、第２、第３のスイツチ
用ジヨセフソン接合２０１〜２０３と、入出力分
離用ジヨセフソン接合６と、入出力分離抵抗７
と、第１〜第５の抵抗２０４〜２０８とから構成
される４接合抵抗結合型論理和回路（特許公開、
昭58−46727）を用いる。
前記第１のスイツチ用ジヨセフソン接合２０１
は、一端が前記第２のバイアス電流入力端子Ｂ２
に接続され他端が前記第１の抵抗２０４の一端お
よび前記第２の抵抗２０５の一端および前記入出
力分離用ジヨセフソン接合６の一端に接続されて
いる。前記第２のスイツチ用ジヨセフソン接合２
０２は、一端が前記第２のバイアス電流入力端子
Ｂ２に接続され他端が前記第２の抵抗２０５の他
端および前記第３の抵抗２０６の一端および前記
第４の抵抗２０７の一端に接続されている。前記
第３のスイツチ用ジヨセフソン接合２０３は、一
端が前記第２のバイアス電流入力端子Ｂ２に接続
され他端が前記第４の抵抗２０７の他端および前
記第５の抵抗２０８の一端および前記第１の出力
端子Ｏ１に接続されている。
は、一端が前記第２のバイアス電流入力端子Ｂ２
に接続され他端が前記第１の抵抗２０４の一端お
よび前記第２の抵抗２０５の一端および前記入出
力分離用ジヨセフソン接合６の一端に接続されて
いる。前記第２のスイツチ用ジヨセフソン接合２
０２は、一端が前記第２のバイアス電流入力端子
Ｂ２に接続され他端が前記第２の抵抗２０５の他
端および前記第３の抵抗２０６の一端および前記
第４の抵抗２０７の一端に接続されている。前記
第３のスイツチ用ジヨセフソン接合２０３は、一
端が前記第２のバイアス電流入力端子Ｂ２に接続
され他端が前記第４の抵抗２０７の他端および前
記第５の抵抗２０８の一端および前記第１の出力
端子Ｏ１に接続されている。
前記入出力分離抵抗７は、一端が接地され他端
が前記第１の信号入力端子Ｉ１および前記入出力
分離用ジヨセフソン接合６の他端に接続されてい
る。前記第１の抵抗２０４の他端および前記第３
の抵抗２０６の他端および前記第５の抵抗２０８
の他端は、前記第１のバイアス電流入力端子Ｂ１
に接続されている。
が前記第１の信号入力端子Ｉ１および前記入出力
分離用ジヨセフソン接合６の他端に接続されてい
る。前記第１の抵抗２０４の他端および前記第３
の抵抗２０６の他端および前記第５の抵抗２０８
の他端は、前記第１のバイアス電流入力端子Ｂ１
に接続されている。
前記第２の電流注入型論理回路３は、第３およ
び第４のバイアス入力端子Ｂ３，Ｂ４と第２の信
号入力端子Ｉ２と第２の出力端子Ｏ２の４つの接
続端子を有し、第４、第５、第６のスイツチ用ジ
ヨセフソン接合２０９〜２１１と、入力抵抗９
と、第６〜第10の抵抗２１２〜２１６とから構成
される。
び第４のバイアス入力端子Ｂ３，Ｂ４と第２の信
号入力端子Ｉ２と第２の出力端子Ｏ２の４つの接
続端子を有し、第４、第５、第６のスイツチ用ジ
ヨセフソン接合２０９〜２１１と、入力抵抗９
と、第６〜第10の抵抗２１２〜２１６とから構成
される。
前記第４のスイツチ用ジヨセフソン接合２０９
は、一端が前記第４のバイアス電流入力端子Ｂ４
に接続され他端が前記第６の抵抗２１２の一端お
よび前記第７の抵抗２１３の一端および前記入力
抵抗９の一端に接続されている。前記第５のスイ
ツチ用ジヨセフソン接合２１０は、一端が前記第
４のバイアス電流入力端子Ｂ４に接続され他端が
前記第７の抵抗２１３の他端および前記第８の抵
抗２１４の一端および前記第９の抵抗２１５の一
端に接続されている。前記第６のスイツチ用ジヨ
セフソン接合２１１は、一端が前記第４のバイア
ス電流入力端子Ｂ４に接続され他端が前記第９の
抵抗２１５の他端および前記第10の抵抗２１６の
一端および前記第２の出力端子Ｏ２に接続されて
いる。
は、一端が前記第４のバイアス電流入力端子Ｂ４
に接続され他端が前記第６の抵抗２１２の一端お
よび前記第７の抵抗２１３の一端および前記入力
抵抗９の一端に接続されている。前記第５のスイ
ツチ用ジヨセフソン接合２１０は、一端が前記第
４のバイアス電流入力端子Ｂ４に接続され他端が
前記第７の抵抗２１３の他端および前記第８の抵
抗２１４の一端および前記第９の抵抗２１５の一
端に接続されている。前記第６のスイツチ用ジヨ
セフソン接合２１１は、一端が前記第４のバイア
ス電流入力端子Ｂ４に接続され他端が前記第９の
抵抗２１５の他端および前記第10の抵抗２１６の
一端および前記第２の出力端子Ｏ２に接続されて
いる。
前記入力抵抗９の他端は、前記第２の信号入力
端子Ｉ２に接続されている。前記第６の抵抗２１
２の他端および前記第８の抵抗２１４の他端およ
び前記第10の抵抗２１６の他端は、前記第３のバ
イアス電流入力端子Ｂ３に接続されている。
端子Ｉ２に接続されている。前記第６の抵抗２１
２の他端および前記第８の抵抗２１４の他端およ
び前記第10の抵抗２１６の他端は、前記第３のバ
イアス電流入力端子Ｂ３に接続されている。
第２の実施例の動作原理は、第１の実施例の動
作原理と同様である。第２の実施例は、スイツチ
用ジヨセフソン接合の並列個数が３個であるた
め、第１の実施例に比してパターンの面積は少し
大きくなるが、動作マージンをより広くすること
ができる。
作原理と同様である。第２の実施例は、スイツチ
用ジヨセフソン接合の並列個数が３個であるた
め、第１の実施例に比してパターンの面積は少し
大きくなるが、動作マージンをより広くすること
ができる。
また、第２の実施例では第１の電流注入型論理
和回路として、４接合抵抗結合型論理和回路を用
いたがこの他にもJAWSゲート（アプライド・フ
イジツクス、レターズ（Appl.phys.Lett.）、34巻
第10、1979年、709ページ）やDCLゲート（テク
ニカル・ダイジエスト・アイ・イー・デイ・エム
（Tech Digest IEDM）1979年、482ページ）や
抵抗分割形ゲート（アプライド・フイジツクス・
レターズ（Appl.phys.Lett.）、39巻、第８、1981
年、653ページ）等の電流注入型論理回路を用い
ても同様の効果を得ることができる。
和回路として、４接合抵抗結合型論理和回路を用
いたがこの他にもJAWSゲート（アプライド・フ
イジツクス、レターズ（Appl.phys.Lett.）、34巻
第10、1979年、709ページ）やDCLゲート（テク
ニカル・ダイジエスト・アイ・イー・デイ・エム
（Tech Digest IEDM）1979年、482ページ）や
抵抗分割形ゲート（アプライド・フイジツクス・
レターズ（Appl.phys.Lett.）、39巻、第８、1981
年、653ページ）等の電流注入型論理回路を用い
ても同様の効果を得ることができる。
（発明の効果）
以上説明した様に、本発明によるジヨセフソン
直結型否定回路によつて、広いバイアス電流の動
作マージンを持つジヨセフソン否定回路をが得ら
れる。
直結型否定回路によつて、広いバイアス電流の動
作マージンを持つジヨセフソン否定回路をが得ら
れる。
第１図は、本発明によるジヨセフソン直結型否
定回路の構成を説明するための図である。第２図
は、本発明によるジヨセフソン直結型否定回路の
第１の実施例を説明するための回路図であり、第
３図は、第１の実施例の制御特性を説明するため
の図である。第４図は、本発明によるジヨセフソ
ン直結型否定回路の第２の実施例を説明するため
の回路図である。第５図は、ジヨセフソン抵抗結
合型論理和回路を用いた否定回路の従来例を説明
するための回路図であり、第６図は、従来例の否
定回路の制御特性を説明するための図である。 図において、Ｂ１……第１のバイアス電流入力
端子、Ｂ２……第２のバイアス電流入力端子、Ｂ
３……第３のバイアス電流入力端子、Ｂ４……第
４のバイアス電流入力端子、Ｉ１……第１の信号
入力端子、Ｉ２……第２の信号入力端子、Ｏ１…
…第１の出力端子、Ｏ２……第２の出力端子、１
……第１の電流注入型論理回路、２……負荷抵
抗、３……第２の電流注入型論理回路、４……出
力抵抗、５，８，１１，１２，２１，２２，１１
０，１１１，１１５，１１６，２０１〜２０３，
２０９〜２１１……スイツチ用ジヨセフソン接
合、６，１３，２３……入出力分離用ジヨセフソ
ン接合、７，１７，２７……入出力分離抵抗、９
……入力抵抗、１４〜１６，２４〜２６，１１２
〜１１４，１１７〜１１９，２０４〜２０８，２
１２〜２１６……抵抗、１００……第１の３接合
抵抗結合型論理和回路、２００……第２の３接合
抵抗結合型論理和回路。
定回路の構成を説明するための図である。第２図
は、本発明によるジヨセフソン直結型否定回路の
第１の実施例を説明するための回路図であり、第
３図は、第１の実施例の制御特性を説明するため
の図である。第４図は、本発明によるジヨセフソ
ン直結型否定回路の第２の実施例を説明するため
の回路図である。第５図は、ジヨセフソン抵抗結
合型論理和回路を用いた否定回路の従来例を説明
するための回路図であり、第６図は、従来例の否
定回路の制御特性を説明するための図である。 図において、Ｂ１……第１のバイアス電流入力
端子、Ｂ２……第２のバイアス電流入力端子、Ｂ
３……第３のバイアス電流入力端子、Ｂ４……第
４のバイアス電流入力端子、Ｉ１……第１の信号
入力端子、Ｉ２……第２の信号入力端子、Ｏ１…
…第１の出力端子、Ｏ２……第２の出力端子、１
……第１の電流注入型論理回路、２……負荷抵
抗、３……第２の電流注入型論理回路、４……出
力抵抗、５，８，１１，１２，２１，２２，１１
０，１１１，１１５，１１６，２０１〜２０３，
２０９〜２１１……スイツチ用ジヨセフソン接
合、６，１３，２３……入出力分離用ジヨセフソ
ン接合、７，１７，２７……入出力分離抵抗、９
……入力抵抗、１４〜１６，２４〜２６，１１２
〜１１４，１１７〜１１９，２０４〜２０８，２
１２〜２１６……抵抗、１００……第１の３接合
抵抗結合型論理和回路、２００……第２の３接合
抵抗結合型論理和回路。
Claims (1)
- １ 第１および第２のバイアス電流入力端Ｂ１，
Ｂ２と第１の信号入力端Ｉ１と第１の出力端Ｏ１
の４つの接続端を有し、一端が前記第２のバイア
ス電流入力端Ｂ２に接続された少なくとも１個以
上の第１のスイツチ用ジヨセフソン接合と、一端
が前記第１の信号入力端Ｉ１に接続された入出力
分離用ジヨセフソン接合と、一端が前記第１の信
号入力端Ｉ１に接続され他端が接地された入出力
分離抵抗とを少なくとも含む第１の電流注入型論
理回路と、第３および第４のバイアス電流入力端
Ｂ３，Ｂ４と第２の信号入力端Ｉ２と第２の出力
端Ｏ２の４つの接続端を有し、一端が前記第４の
バイアス電流入力端Ｂ４に接続された少なくとも
１個以上の第２のスイツチ用ジヨセフソン接合
と、一端が前記第２のスイツチ用ジヨセフソン接
合のうちの一つに接続され他端が前記第２の信号
入力端Ｉ２に接続された入力抵抗とを少なくとも
含む第２の電流注入型論理回路と、一端が前記第
１の出力端Ｏ１に接続され他端が接地された負荷
抵抗とから構成され、前記第２のバイアス電流入
力端Ｂ２と前記第３のバイアス電流入力端Ｂ３が
接続され、前記第４のバイアス電流入力端Ｂ４が
接地されたことを特徴とするジヨセフソン直結型
否定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070109A JPS61230426A (ja) | 1985-04-04 | 1985-04-04 | ジヨセフソン直結型否定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070109A JPS61230426A (ja) | 1985-04-04 | 1985-04-04 | ジヨセフソン直結型否定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61230426A JPS61230426A (ja) | 1986-10-14 |
| JPH0257378B2 true JPH0257378B2 (ja) | 1990-12-04 |
Family
ID=13422043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070109A Granted JPS61230426A (ja) | 1985-04-04 | 1985-04-04 | ジヨセフソン直結型否定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230426A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1331671B1 (en) * | 2000-11-01 | 2007-01-24 | Japan Science and Technology Agency | Point contact array and electronic circuit comprising the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607692A (ja) * | 1983-06-28 | 1985-01-16 | Nec Corp | ジヨセフソン双対信号保持回路 |
-
1985
- 1985-04-04 JP JP60070109A patent/JPS61230426A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607692A (ja) * | 1983-06-28 | 1985-01-16 | Nec Corp | ジヨセフソン双対信号保持回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61230426A (ja) | 1986-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |