JPH0213864B2 - - Google Patents
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- JPH0213864B2 JPH0213864B2 JP56101221A JP10122181A JPH0213864B2 JP H0213864 B2 JPH0213864 B2 JP H0213864B2 JP 56101221 A JP56101221 A JP 56101221A JP 10122181 A JP10122181 A JP 10122181A JP H0213864 B2 JPH0213864 B2 JP H0213864B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/92—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of superconductive devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/856—Electrical transmission or interconnection system
- Y10S505/857—Nonlinear solid-state device system or circuit
- Y10S505/858—Digital logic
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
- Y10S505/856—Electrical transmission or interconnection system
- Y10S505/857—Nonlinear solid-state device system or circuit
- Y10S505/86—Gating, i.e. switching circuit
- Y10S505/861—Gating, i.e. switching circuit with josephson junction
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
(1) 発明の利用分野
本発明は直流電流によつて駆動できる、ジヨセ
フソン接合を用いた超電導性の論理回路ならびに
その「論理スイツチ」に関する。本発明の回路は
接地点に対して完全に対称な結線をもつており、
信号電流は直接「論理スイツチ」に注入される形
式のものである。本発明の論理回路は超高速計算
機を構成する集積回路として使用することができ
る。 (2) 従来技術 ジヨセソン接合を用いた回路の多くは電流信号
の有無を論理値の「１」と「０」とに対応させる
ものであるが、電流の向きによつて正電流のとき
「１」、負電流のとき「０」と対応させることもで
きる。このような回路として従来HUFFLEが知
られている。（参考文献：A.E.Hebard、etal、
“ADC−Powered Josephson flip−flop”、IEEE
Trans.MAG−15、〔１〕408（1979）；T.A.
Fulton、etal“Josephson Junction current−
switched logic circuits”、IEEE Trans.MAG−
15、〔６〕1876（1979）；S.S.Pei、“Current−
swifched Josephson flip−flop logic”、1979
IEEE−MTT−Ｓ、International Microwave
Symposium Digest、21.）このHUFFLE回路は
第１図のように２つの正負の電流電源（湧出電源
と吸込電源）によつて駆動される。この電源は直
流でよいことが特徴である。各電源端から図に
SWと示す２つの「論理スイツチ」が接続され接
地される。さらに同じ電源端からひとしい抵抗Ｒ
がそれぞれ接続されその２つの抵抗の他端は一点
に集められて出力端を構成する。図の左右にある
２つの「論理スイツチ」に入る入力信号に応じ
て、誘導性負荷（インダクタンスの大きさＬ）に
正または負の出力電流Iputを生じさせるものであ
る。図では代表的に最も単純なジヨセフソン接合
一つ（図ではＸで示す）を論理スイツチとして用
いる例を示した。このとき、入力信号電流は図の
点線部で示す制御線を流れ、磁束を発生して接合
の動作に影響を与える。今左の接合に入力があ
り、この接合が超電導状態（Ｏ電圧状態）から電
圧状態に転移するとき、左の湧出電流源の電流I0
は直接接地点にながれることができず、負荷イン
ダクタンスＬを通るから正の出力電流Iputが得ら
れる。このとき右の接合は超電導状態にあるから
右の吸込電流源の電流は接地点からそのまま電源
に向つてながれ、出力端には現われない。この次
の段階として、右の接合に入力がありこの接合が
電圧状態に転移するとき、上とは逆の状態になる
ため吸込電流源の電流が負荷インダクタンスＬを
通るから負の出力電流Iputが得られる。この転移
の瞬間に左の接合が電圧状態に戻ることが
HUFFLEの動作の最も基本的な特徴である。以
上簡単に説明したように、公知のHUFFLE回路
は２つの別々の入力端をもち、いずれかに（同時
でないときに）入力信号が入ればそれに対応した
出力信号が得られ、入力が消滅したあともその状
態を維持することができる。したがつてFlip−
Flop回路として用いることができる。第１図に
は、接合結線にともなう寄生インダクタンスL1′、
L2′を記入したが本質的にはこれらは存在しない
（ゼロ）と考えてもよい。このHUFFLE回路を論
理ゲートトとして用いる場合は次のような問題が
ある。上の例では第１の入力を左の論理スイツチ
に入力したとすると、その次の第２の入力はある
時間を経たあとで右の論理スイツチに印加しなけ
ればならない。もし左の論理スイツチに第２の入
力を印加すると回路は応答しない欠点をもつてい
る。この欠点を救うには、左右の入力端につねに
（同時に）コンプリメンタリーな入力を印加すれ
ばよい。すなわち、左の入力端に論理値「１」
（または「０」）を入力するときは必ず同時に右の
入力端に論理値「０」（または「１」）を入力すれ
ばよい。しかし、論理回路構成上、つねに上記し
た「対入力」を用意することは無駄が多い。 前記した公知例ににおいて「論理スイツチ」と
して単なる接合の替りにJAWSと呼ばれる第２図
に示すスイツチを用いることは知られている。 （参考文献：T.S.Stakelon、“Current Switched
Josephson latching logic gates with sub−100
ps delays”、IEEE Trans.MAG−15、〔６〕
1886（1979）．）このスイツチの動作の特徴は、入
力電流Iioを直接能動部分に注入することにあり、
前記した接合スイツチのように磁束の形で入力を
とりこむものではない。このJAWSを「論理スイ
ツチ」に用いたHUFFLE回路はJAWS−
HUFFLEと呼ばれ公知である（第３図）。前出の
公知文献等によれば「論理スイツチ」としては、
その全体が超電導状態（ゼロ電圧状態）と電圧状
態の２つの状態を取り得るものであり、しかも電
圧状態のときにスイツチを流れる電流が超電導状
態のときの電流にくらべ十分小さくなるようなも
のであれば任意のものを用いることができる。し
たがつて公知のCILゲート（参考文献、ジーワ
ラ、「ジヨセフソン・トンネリング回路」、日本国
特許、特公昭58−8829号公報、特開昭54−12694
号公報、特願昭53−10608号；T.R.Gheewala.
“A30−ps Josephson current injection logic
（CIL）”、IEEE J.SC−14〔５〕787（1979）．）を
「論理スイツチ」と見なしHUFFLE回路を構成す
ることは可能である。 前記した公知例または公知例より容易に推測で
きる範囲において、「対入力」を用意しなければ
HUFFLE回路を動作させられないことは明らか
である。この「対入力」を用意する替りに、第３
図に点線で示したように、２つの入力端Iio、Iio′
を抵抗R′で結線して１つの入力でHUFFLE回路
として動作させることが可能との記載があるが
（前出T.A.Fultonの文献参照）、このための回路
動作点の設計は簡単ではない。なお、以上で述べ
た従来公知例を総括すると、これらはすべて第４
図に示したように、「論理スイツチ」SW2ケと抵
抗２ケとをホイツトストーンブリツジのような形
に結線した「ブリツジ形論理回路」の一種と考え
ることができる。 (3) 発明の目的 本発明の目的は、直流電源駆動型ブリツジ形論
理回路において「対入力」を必要としない入力結
線構成を提供するとともにさらにこれによつて
AND、OR、などの論理機能を達成できる新しい
超電導論理回路の構成を提供する。 (4) 発明の総括説明 本発明の論理回路は第４図のブリツジ形論理回
路に新たに等しい大きさの２つの抵抗R1を導入
し、第５図ａのように入力端子を１本化した点に
ある。以下、本発明の一実施例（第５図）を用い
て詳述する。 第５図ａにおいて、入力電流Iio（正または負）
が印加されると一方の接合（Ｊ１またはＪ２）の
内部電流が増加し、他方の接合（Ｊ２またはＪ
１）のそれは減少する。Iio＝０のとき両接合が超
電導状態（ゼロ電圧状態）にあるよう電源の電流
I0を設定し、Iio≠０となつたときに、一方の接合
の内部電流が接合固有の臨界電流Inを越えて増大
してこの接合を電圧状態にスイツチさせることが
できる。このとき他方の接合の内部電流はInを越
えないため、超電導状態（ゼロ電圧状態）を維持
している。なお、ここでは両接合の臨界電流Inは
等しく設計した。このときの出力電流Iputは基本
的にR1に無関係になることが特徴である。すな
わち、接合の両端に発生する電圧を関数ｆであら
わし、その接合の電流をigとすると Iput＝ｆ（ig1）−ｆ（ig2）／2RL＋R2 (1) となる（直流解）。ここにRLは負荷インピーダン
スの抵抗成分であり、ゼロも許し得る。（しかし
RL≠０にしておくことは、回路消費電力を増す
が、回路遅延時間を短縮するために有効に作用す
る。）またig1は接分Ｊ１を接地点に向つてながれ
る内部電流、ig2は接合Ｊ２を接地点から電源に
向つてながれる内部電流である。以下では簡単の
ために関数ｆを次の形で近似する。 ｆ（ig）＝Vg（電圧状態） ０（ゼロ電圧状態、０≦ig≦In (2) ここにVgは接合のギヤツプ電圧と呼ばれ、超
電導材料によつてきまる値である。正常な動作モ
ードは、本発明の回路出力はこのとき δ＝１／２（2RL＋R2） (3) とおいて、 (i) Iio＞０、ｆ（ig2）＝０、Iput＝2δVg (4) (ii) Iio＜０、ｆ（ig1）＝０、Iput＝−2δVg (5) とあらわせる。Iio＝０のときは回路の待機状態で
ｆ（ig1）＝ｆ（ig2）＝０、Iput＝０、である。また誤
まつた動作モードのときｆ（ig1）＝ｆ（ig2）＝Vg、
Iput＝０、となる状態もおこり得る。（これは回路
のhung upと称し設計によつて避ける工夫が一般
に施こされる。）(1)、(4)、(5)式から明らかなよう
に、入力抵抗R1が第５図ａのように接地点に対
して対称に設置される限りにおいて、出力Iputは
入力抵抗R1に関係していない。このため、本発
明の回路入力方式として第５図ｂ，ｃのような結
線で２つ（以上）の入力Iio(A)，Iio(B)を導入するこ
とが可能になる。このとき等価的に Iio＝Iio(A)＋Iio(B) (6) である。入力数を３つ以上にすることは任意であ
る。 以下に本発明の回路の動作条件について詳しく
説明する。回路方程式をとくと、接合Ｊ１，Ｊ２
の内部電流ig1、ig2および出力電流Iputは、γを以
下のように定義して次のように書ける（直流解）。 ig1＝（I0＋Iio／２）−2δf（ig1） −（γ−δ）｛ｆ（ig1）＋ｆ（ig2）｝ (7) ig2＝（I0−Iio／２）−2δf（ig2) −（γ−δ）｛ｆ（ig1）＋ｆ（ig2）｝ (8) Iput＝2δ｛ｆ（ig1）−ｆ（ig2）｝ (9) γ≡δ×R1R2＋2RL（R1＋R2）＋R2／2／R1R2 (10) ここにδは(3)式で定義した（γ＞δ）。このと
き関数ｆに対して(2)式の近似を行うと、ｆ（ig1、
ｆ（ig2）の値に依存して、ig1、ig2IL、は第１表の
値をとる。
フソン接合を用いた超電導性の論理回路ならびに
その「論理スイツチ」に関する。本発明の回路は
接地点に対して完全に対称な結線をもつており、
信号電流は直接「論理スイツチ」に注入される形
式のものである。本発明の論理回路は超高速計算
機を構成する集積回路として使用することができ
る。 (2) 従来技術 ジヨセソン接合を用いた回路の多くは電流信号
の有無を論理値の「１」と「０」とに対応させる
ものであるが、電流の向きによつて正電流のとき
「１」、負電流のとき「０」と対応させることもで
きる。このような回路として従来HUFFLEが知
られている。（参考文献：A.E.Hebard、etal、
“ADC−Powered Josephson flip−flop”、IEEE
Trans.MAG−15、〔１〕408（1979）；T.A.
Fulton、etal“Josephson Junction current−
switched logic circuits”、IEEE Trans.MAG−
15、〔６〕1876（1979）；S.S.Pei、“Current−
swifched Josephson flip−flop logic”、1979
IEEE−MTT−Ｓ、International Microwave
Symposium Digest、21.）このHUFFLE回路は
第１図のように２つの正負の電流電源（湧出電源
と吸込電源）によつて駆動される。この電源は直
流でよいことが特徴である。各電源端から図に
SWと示す２つの「論理スイツチ」が接続され接
地される。さらに同じ電源端からひとしい抵抗Ｒ
がそれぞれ接続されその２つの抵抗の他端は一点
に集められて出力端を構成する。図の左右にある
２つの「論理スイツチ」に入る入力信号に応じ
て、誘導性負荷（インダクタンスの大きさＬ）に
正または負の出力電流Iputを生じさせるものであ
る。図では代表的に最も単純なジヨセフソン接合
一つ（図ではＸで示す）を論理スイツチとして用
いる例を示した。このとき、入力信号電流は図の
点線部で示す制御線を流れ、磁束を発生して接合
の動作に影響を与える。今左の接合に入力があ
り、この接合が超電導状態（Ｏ電圧状態）から電
圧状態に転移するとき、左の湧出電流源の電流I0
は直接接地点にながれることができず、負荷イン
ダクタンスＬを通るから正の出力電流Iputが得ら
れる。このとき右の接合は超電導状態にあるから
右の吸込電流源の電流は接地点からそのまま電源
に向つてながれ、出力端には現われない。この次
の段階として、右の接合に入力がありこの接合が
電圧状態に転移するとき、上とは逆の状態になる
ため吸込電流源の電流が負荷インダクタンスＬを
通るから負の出力電流Iputが得られる。この転移
の瞬間に左の接合が電圧状態に戻ることが
HUFFLEの動作の最も基本的な特徴である。以
上簡単に説明したように、公知のHUFFLE回路
は２つの別々の入力端をもち、いずれかに（同時
でないときに）入力信号が入ればそれに対応した
出力信号が得られ、入力が消滅したあともその状
態を維持することができる。したがつてFlip−
Flop回路として用いることができる。第１図に
は、接合結線にともなう寄生インダクタンスL1′、
L2′を記入したが本質的にはこれらは存在しない
（ゼロ）と考えてもよい。このHUFFLE回路を論
理ゲートトとして用いる場合は次のような問題が
ある。上の例では第１の入力を左の論理スイツチ
に入力したとすると、その次の第２の入力はある
時間を経たあとで右の論理スイツチに印加しなけ
ればならない。もし左の論理スイツチに第２の入
力を印加すると回路は応答しない欠点をもつてい
る。この欠点を救うには、左右の入力端につねに
（同時に）コンプリメンタリーな入力を印加すれ
ばよい。すなわち、左の入力端に論理値「１」
（または「０」）を入力するときは必ず同時に右の
入力端に論理値「０」（または「１」）を入力すれ
ばよい。しかし、論理回路構成上、つねに上記し
た「対入力」を用意することは無駄が多い。 前記した公知例ににおいて「論理スイツチ」と
して単なる接合の替りにJAWSと呼ばれる第２図
に示すスイツチを用いることは知られている。 （参考文献：T.S.Stakelon、“Current Switched
Josephson latching logic gates with sub−100
ps delays”、IEEE Trans.MAG−15、〔６〕
1886（1979）．）このスイツチの動作の特徴は、入
力電流Iioを直接能動部分に注入することにあり、
前記した接合スイツチのように磁束の形で入力を
とりこむものではない。このJAWSを「論理スイ
ツチ」に用いたHUFFLE回路はJAWS−
HUFFLEと呼ばれ公知である（第３図）。前出の
公知文献等によれば「論理スイツチ」としては、
その全体が超電導状態（ゼロ電圧状態）と電圧状
態の２つの状態を取り得るものであり、しかも電
圧状態のときにスイツチを流れる電流が超電導状
態のときの電流にくらべ十分小さくなるようなも
のであれば任意のものを用いることができる。し
たがつて公知のCILゲート（参考文献、ジーワ
ラ、「ジヨセフソン・トンネリング回路」、日本国
特許、特公昭58−8829号公報、特開昭54−12694
号公報、特願昭53−10608号；T.R.Gheewala.
“A30−ps Josephson current injection logic
（CIL）”、IEEE J.SC−14〔５〕787（1979）．）を
「論理スイツチ」と見なしHUFFLE回路を構成す
ることは可能である。 前記した公知例または公知例より容易に推測で
きる範囲において、「対入力」を用意しなければ
HUFFLE回路を動作させられないことは明らか
である。この「対入力」を用意する替りに、第３
図に点線で示したように、２つの入力端Iio、Iio′
を抵抗R′で結線して１つの入力でHUFFLE回路
として動作させることが可能との記載があるが
（前出T.A.Fultonの文献参照）、このための回路
動作点の設計は簡単ではない。なお、以上で述べ
た従来公知例を総括すると、これらはすべて第４
図に示したように、「論理スイツチ」SW2ケと抵
抗２ケとをホイツトストーンブリツジのような形
に結線した「ブリツジ形論理回路」の一種と考え
ることができる。 (3) 発明の目的 本発明の目的は、直流電源駆動型ブリツジ形論
理回路において「対入力」を必要としない入力結
線構成を提供するとともにさらにこれによつて
AND、OR、などの論理機能を達成できる新しい
超電導論理回路の構成を提供する。 (4) 発明の総括説明 本発明の論理回路は第４図のブリツジ形論理回
路に新たに等しい大きさの２つの抵抗R1を導入
し、第５図ａのように入力端子を１本化した点に
ある。以下、本発明の一実施例（第５図）を用い
て詳述する。 第５図ａにおいて、入力電流Iio（正または負）
が印加されると一方の接合（Ｊ１またはＪ２）の
内部電流が増加し、他方の接合（Ｊ２またはＪ
１）のそれは減少する。Iio＝０のとき両接合が超
電導状態（ゼロ電圧状態）にあるよう電源の電流
I0を設定し、Iio≠０となつたときに、一方の接合
の内部電流が接合固有の臨界電流Inを越えて増大
してこの接合を電圧状態にスイツチさせることが
できる。このとき他方の接合の内部電流はInを越
えないため、超電導状態（ゼロ電圧状態）を維持
している。なお、ここでは両接合の臨界電流Inは
等しく設計した。このときの出力電流Iputは基本
的にR1に無関係になることが特徴である。すな
わち、接合の両端に発生する電圧を関数ｆであら
わし、その接合の電流をigとすると Iput＝ｆ（ig1）−ｆ（ig2）／2RL＋R2 (1) となる（直流解）。ここにRLは負荷インピーダン
スの抵抗成分であり、ゼロも許し得る。（しかし
RL≠０にしておくことは、回路消費電力を増す
が、回路遅延時間を短縮するために有効に作用す
る。）またig1は接分Ｊ１を接地点に向つてながれ
る内部電流、ig2は接合Ｊ２を接地点から電源に
向つてながれる内部電流である。以下では簡単の
ために関数ｆを次の形で近似する。 ｆ（ig）＝Vg（電圧状態） ０（ゼロ電圧状態、０≦ig≦In (2) ここにVgは接合のギヤツプ電圧と呼ばれ、超
電導材料によつてきまる値である。正常な動作モ
ードは、本発明の回路出力はこのとき δ＝１／２（2RL＋R2） (3) とおいて、 (i) Iio＞０、ｆ（ig2）＝０、Iput＝2δVg (4) (ii) Iio＜０、ｆ（ig1）＝０、Iput＝−2δVg (5) とあらわせる。Iio＝０のときは回路の待機状態で
ｆ（ig1）＝ｆ（ig2）＝０、Iput＝０、である。また誤
まつた動作モードのときｆ（ig1）＝ｆ（ig2）＝Vg、
Iput＝０、となる状態もおこり得る。（これは回路
のhung upと称し設計によつて避ける工夫が一般
に施こされる。）(1)、(4)、(5)式から明らかなよう
に、入力抵抗R1が第５図ａのように接地点に対
して対称に設置される限りにおいて、出力Iputは
入力抵抗R1に関係していない。このため、本発
明の回路入力方式として第５図ｂ，ｃのような結
線で２つ（以上）の入力Iio(A)，Iio(B)を導入するこ
とが可能になる。このとき等価的に Iio＝Iio(A)＋Iio(B) (6) である。入力数を３つ以上にすることは任意であ
る。 以下に本発明の回路の動作条件について詳しく
説明する。回路方程式をとくと、接合Ｊ１，Ｊ２
の内部電流ig1、ig2および出力電流Iputは、γを以
下のように定義して次のように書ける（直流解）。 ig1＝（I0＋Iio／２）−2δf（ig1） −（γ−δ）｛ｆ（ig1）＋ｆ（ig2）｝ (7) ig2＝（I0−Iio／２）−2δf（ig2) −（γ−δ）｛ｆ（ig1）＋ｆ（ig2）｝ (8) Iput＝2δ｛ｆ（ig1）−ｆ（ig2）｝ (9) γ≡δ×R1R2＋2RL（R1＋R2）＋R2／2／R1R2 (10) ここにδは(3)式で定義した（γ＞δ）。このと
き関数ｆに対して(2)式の近似を行うと、ｆ（ig1、
ｆ（ig2）の値に依存して、ig1、ig2IL、は第１表の
値をとる。
【表】
まず、回路の「待機状態」Iio＝０において（状
況１）、接合Ｊ１，Ｊ２、が共に電圧状態となり
hung upするのを避けるために InI0 (11) が第１の「必要条件」である。すなわち電源のバ
イアス電流は接合固有の臨界電流（最大超電導ト
ンネル電流）Inを越えてはならない。次にスイツ
チング要件として｜Iio｜≠０のとき、一方の接合
が電圧状態、他方の接合がゼロ電圧状態になり得
るために（状況２、３）、 I0＋｜Iio｜／２−（γ＋δ）Vg＞InI0−｜Iio｜／２
−（γ−δ）Vg(12) が必要である。このとき(12)の第１辺、第３辺から ｜Iio＞2δVg （13） が第２の「必要条件」として得られる。（13）式
があれば(12)式第３辺はtrivialとなるので、 ｜Iio／２＞（In−I0）＋（γ＋δ）Vg （14） が第３の「必要条件」となる。（14）式が成立す
れば必らず ｜Iio｜／２＞In−I0＞０ （15） であり、この（15）式があれば、入力Iio（≠０）
を印加したとき（状況１の項参照）、接合電流 ig＝I0±｜Iio｜／２ （16） の一方はInを越えて電圧状態に転移し他方はゼロ
電圧状態のままでいる。すなわち状況１から状況
２または３に転移でき、回路は起動できる。 以上に述べたように本発明の回路が動作する必
要条件は(11)、（14）の２式で表わせることがわか
る。〔結果的に必要条件（13）式は（14）式に含
まれる。〕なおγ＞δであることから(12)式よりも
さらに厳しい条件 I0｜Iio｜／２ −2γVg＞InI0−｜Iio｜／２−2γVg、 あるいはこれを書直して ｜Iio｜／２＞（In−I0）＋2γVg （17） が成立すれば回路のdynamicsを考慮しない範囲
でhung upは起り難い（状況４のig1、ig2の値、
参照）ことがわかる。（13）式に示す必要条件が
あることから、第１表を参照して、 ｜Iio｜＞｜Iput｜ （18） となり本回路ではトータルの入力電流よりも出力
電流｜Iput｜が小さくなる。これを改善するため
には、「論理スイツチ」として単一の接合を用い
るのではなく、CILゲートや次に詳述するゲイン
の得られる「論理スイツチ」を用いればよい。 次に本発明の回路を用いて、２入力のORまた
はANDとして動作させる実施態様を述べる。こ
のとき入力結線として第５図ｂ，ｃに示す構成を
採用し、３対の入力Iio(A)，Iio(B)，Iio(C)が導入でき
るようにする。これら入力電流の大きさは必要条
件（14）式を基準として Idet≡２｛（In−I0）＋（γ＋δ）Vg｝（19） によつて規格化する。全入力電流 Iio＝Iio(A)＋Iio(B)＋Iio(C) （20） の絶対値がIdetを越えるとき、回路が動作するこ
とになる。ここでは「単位入力」を±1.2Idetにと
ることにし、ゼロ入力は動作時には起らないよう
に設計する。論理値「１」は1.2Idet、論理値
「０」は−1.2Idetの入力になるものとする。また
出力としては2δVgの電流のとき論理値「１」、−
2δVgのとき論理値「０」に対応するものと考え
ておく。ここで各入力Ａ、Ｂ、Ｃに色々な論理値
を入力したときの出力応答は、次のようになる
（第２表）。すなわち、本発明の回路は式（20）に
よつて３入力Ａ、Ｂ、Ｃに対する多数決
（majority）論理を構成する。このため、Iio(C)＝
1.2Idetを常に入力しておくことにすると、Ａ、Ｂ
の２入力に対するOR動作が可能になる（第２
表、状況１〜４）。ただし、入力は｜Idet｜を１単
位の電流として表現しており、論理値はマルの中
の数字で表わした。
況１）、接合Ｊ１，Ｊ２、が共に電圧状態となり
hung upするのを避けるために InI0 (11) が第１の「必要条件」である。すなわち電源のバ
イアス電流は接合固有の臨界電流（最大超電導ト
ンネル電流）Inを越えてはならない。次にスイツ
チング要件として｜Iio｜≠０のとき、一方の接合
が電圧状態、他方の接合がゼロ電圧状態になり得
るために（状況２、３）、 I0＋｜Iio｜／２−（γ＋δ）Vg＞InI0−｜Iio｜／２
−（γ−δ）Vg(12) が必要である。このとき(12)の第１辺、第３辺から ｜Iio＞2δVg （13） が第２の「必要条件」として得られる。（13）式
があれば(12)式第３辺はtrivialとなるので、 ｜Iio／２＞（In−I0）＋（γ＋δ）Vg （14） が第３の「必要条件」となる。（14）式が成立す
れば必らず ｜Iio｜／２＞In−I0＞０ （15） であり、この（15）式があれば、入力Iio（≠０）
を印加したとき（状況１の項参照）、接合電流 ig＝I0±｜Iio｜／２ （16） の一方はInを越えて電圧状態に転移し他方はゼロ
電圧状態のままでいる。すなわち状況１から状況
２または３に転移でき、回路は起動できる。 以上に述べたように本発明の回路が動作する必
要条件は(11)、（14）の２式で表わせることがわか
る。〔結果的に必要条件（13）式は（14）式に含
まれる。〕なおγ＞δであることから(12)式よりも
さらに厳しい条件 I0｜Iio｜／２ −2γVg＞InI0−｜Iio｜／２−2γVg、 あるいはこれを書直して ｜Iio｜／２＞（In−I0）＋2γVg （17） が成立すれば回路のdynamicsを考慮しない範囲
でhung upは起り難い（状況４のig1、ig2の値、
参照）ことがわかる。（13）式に示す必要条件が
あることから、第１表を参照して、 ｜Iio｜＞｜Iput｜ （18） となり本回路ではトータルの入力電流よりも出力
電流｜Iput｜が小さくなる。これを改善するため
には、「論理スイツチ」として単一の接合を用い
るのではなく、CILゲートや次に詳述するゲイン
の得られる「論理スイツチ」を用いればよい。 次に本発明の回路を用いて、２入力のORまた
はANDとして動作させる実施態様を述べる。こ
のとき入力結線として第５図ｂ，ｃに示す構成を
採用し、３対の入力Iio(A)，Iio(B)，Iio(C)が導入でき
るようにする。これら入力電流の大きさは必要条
件（14）式を基準として Idet≡２｛（In−I0）＋（γ＋δ）Vg｝（19） によつて規格化する。全入力電流 Iio＝Iio(A)＋Iio(B)＋Iio(C) （20） の絶対値がIdetを越えるとき、回路が動作するこ
とになる。ここでは「単位入力」を±1.2Idetにと
ることにし、ゼロ入力は動作時には起らないよう
に設計する。論理値「１」は1.2Idet、論理値
「０」は−1.2Idetの入力になるものとする。また
出力としては2δVgの電流のとき論理値「１」、−
2δVgのとき論理値「０」に対応するものと考え
ておく。ここで各入力Ａ、Ｂ、Ｃに色々な論理値
を入力したときの出力応答は、次のようになる
（第２表）。すなわち、本発明の回路は式（20）に
よつて３入力Ａ、Ｂ、Ｃに対する多数決
（majority）論理を構成する。このため、Iio(C)＝
1.2Idetを常に入力しておくことにすると、Ａ、Ｂ
の２入力に対するOR動作が可能になる（第２
表、状況１〜４）。ただし、入力は｜Idet｜を１単
位の電流として表現しており、論理値はマルの中
の数字で表わした。
【表】
【表】
また、Iio(C)＝1.2Idetを常に入力しておくと、
Ａ、Ｂの２入力に対するAND動作が可能になる
（第２表、状況６〜９）。第２表における状況５お
よび10は、それぞれORおよびANDのための待機
状態を与えている。また同じく状況11は、電源電
流I0のみが印加され、すべての入力端（Ａ、Ｂ、
Ｃ）に電流信号がないときの出力が０になること
を示している。 次に本発明の「論理スイツチ」の構成を実施態
様によつて詳述する。この「論理スイツチ」は前
記した本発明の回路および従来公知のHUFFLE
回路に適用可能である。また、直流電源駆動でな
く、１回の論理演算が終了する毎に電源電流をゼ
ロにするいわゆる交流電源駆動方式の回路要素と
しても使用可能である。 このスイツチの結線は、第６図ａ，ｂに示すよ
うにジヨセフソン接合と抵抗ｒとを直列に接続し
た上これを２対並列に接続するものである。この
並列接続体の一端は接地し他端は電流電源に接続
する。接合側を接地するか（第６図ａ）、抵抗ｒ
の側を接地するか（第６図ｂ）は設計による。入
力信号は抵抗ｒと接合との接続点（１ケ所または
２ケ所）から電流として注入する。この電流の向
きは設計により正または負にとる。出力信号電流
Iputは電源と並列接続体との接続点からとりだす。
このスイツチの動作を先ず簡単な数値例によつて
説明する。接合の最大超電導トンネル電流をInと
する。（接合の内部部電流がInを越えると接合は
超電導状態またはゼロ電圧状態から電圧状態に転
移する。）今I0＝1.6Inの大きさの電源電流を用い
ると、無入力時には両接合Ｊ１，Ｊ２、に0.8In
だけ電流がながれ両接合ともにゼロ電圧状態にあ
る。このとき、Iio＝0.4Inの大きさの入力電流を
接合Ｊ１の内部電流を増加させる向きに注入する
と、一方の接合Ｊ１にはこの瞬間において1.2In
だけの内部電流がながれ電圧状態に転移する。こ
のとき該接合Ｊ１の内部電流は近似的にほゞゼロ
になると考えると、2.0Inの電流が他の接合Ｊ２
の内部を流れることになる。このため接合Ｊ２も
ひきつづき電圧状態に転移する。Ｊ１，Ｊ２がが
共に電圧状態となり僅かの電流しかながれ得ない
ため、電源の電流I0＝1.6Inのほとんどは出力端IL
から流出できる。この動作が生じるために、ILに
接続される負荷抵抗RL（またはインピーダンス）
は余り小さくてはいけない。このときIput／Iioの
値をゲインと呼べば、ゲインは４となり入力より
も大きな出力電流が得られていることは明らかで
ある。 以下に式を用いてこの論理スイツチの動作条件
を詳述する。回路方程式を解けば、出力電流ILお
よび接合Ｊ１，Ｊ２の内部電流i1、i2は次のよう
に書ける（直流解）。記号および近似はさきの回
路の例にならう。 i1＝Iio＋ｐ｛I0＋（f1＋f2）／ｒ｝−f1／ｒ （21） i2＝ｐ｛I0＋（f1＋f2）／ｒ｝−f2／ｒ （22） IL＝ｑ｛I0＋（f1＋f2）／ｒ （23） ここに ｐ＝RL／2RL＋ｒ）、ｑ＝ｒ／2RL＋ｒ）（24） である。またf1、f2はｆ（i1）、ｆ（i2）を略記した
ものである。ｐ、ｑはｐ(2)、ｑ(2)を略記したもの
である。このとき関数ｆに対して(2)式の近似を行
うとi1、i2、ILは第３表の値をとる。上の方程式
はIioのむきを第６図ａ，ｂの矢印の方向で定義す
れば、共通となり数学的には同等である。
Ａ、Ｂの２入力に対するAND動作が可能になる
（第２表、状況６〜９）。第２表における状況５お
よび10は、それぞれORおよびANDのための待機
状態を与えている。また同じく状況11は、電源電
流I0のみが印加され、すべての入力端（Ａ、Ｂ、
Ｃ）に電流信号がないときの出力が０になること
を示している。 次に本発明の「論理スイツチ」の構成を実施態
様によつて詳述する。この「論理スイツチ」は前
記した本発明の回路および従来公知のHUFFLE
回路に適用可能である。また、直流電源駆動でな
く、１回の論理演算が終了する毎に電源電流をゼ
ロにするいわゆる交流電源駆動方式の回路要素と
しても使用可能である。 このスイツチの結線は、第６図ａ，ｂに示すよ
うにジヨセフソン接合と抵抗ｒとを直列に接続し
た上これを２対並列に接続するものである。この
並列接続体の一端は接地し他端は電流電源に接続
する。接合側を接地するか（第６図ａ）、抵抗ｒ
の側を接地するか（第６図ｂ）は設計による。入
力信号は抵抗ｒと接合との接続点（１ケ所または
２ケ所）から電流として注入する。この電流の向
きは設計により正または負にとる。出力信号電流
Iputは電源と並列接続体との接続点からとりだす。
このスイツチの動作を先ず簡単な数値例によつて
説明する。接合の最大超電導トンネル電流をInと
する。（接合の内部部電流がInを越えると接合は
超電導状態またはゼロ電圧状態から電圧状態に転
移する。）今I0＝1.6Inの大きさの電源電流を用い
ると、無入力時には両接合Ｊ１，Ｊ２、に0.8In
だけ電流がながれ両接合ともにゼロ電圧状態にあ
る。このとき、Iio＝0.4Inの大きさの入力電流を
接合Ｊ１の内部電流を増加させる向きに注入する
と、一方の接合Ｊ１にはこの瞬間において1.2In
だけの内部電流がながれ電圧状態に転移する。こ
のとき該接合Ｊ１の内部電流は近似的にほゞゼロ
になると考えると、2.0Inの電流が他の接合Ｊ２
の内部を流れることになる。このため接合Ｊ２も
ひきつづき電圧状態に転移する。Ｊ１，Ｊ２がが
共に電圧状態となり僅かの電流しかながれ得ない
ため、電源の電流I0＝1.6Inのほとんどは出力端IL
から流出できる。この動作が生じるために、ILに
接続される負荷抵抗RL（またはインピーダンス）
は余り小さくてはいけない。このときIput／Iioの
値をゲインと呼べば、ゲインは４となり入力より
も大きな出力電流が得られていることは明らかで
ある。 以下に式を用いてこの論理スイツチの動作条件
を詳述する。回路方程式を解けば、出力電流ILお
よび接合Ｊ１，Ｊ２の内部電流i1、i2は次のよう
に書ける（直流解）。記号および近似はさきの回
路の例にならう。 i1＝Iio＋ｐ｛I0＋（f1＋f2）／ｒ｝−f1／ｒ （21） i2＝ｐ｛I0＋（f1＋f2）／ｒ｝−f2／ｒ （22） IL＝ｑ｛I0＋（f1＋f2）／ｒ （23） ここに ｐ＝RL／2RL＋ｒ）、ｑ＝ｒ／2RL＋ｒ）（24） である。またf1、f2はｆ（i1）、ｆ（i2）を略記した
ものである。ｐ、ｑはｐ(2)、ｑ(2)を略記したもの
である。このとき関数ｆに対して(2)式の近似を行
うとi1、i2、ILは第３表の値をとる。上の方程式
はIioのむきを第６図ａ，ｂの矢印の方向で定義す
れば、共通となり数学的には同等である。
【表】
これらの計算に基づき、本発明の「論理スイツ
チ」のスイツチングの必要条件が求められる。ま
ず、スイツチの「待機状態」Iio＝０において（状
況１）、接合Ｊ１，Ｊ２が共に電圧状態となり
hung upするのを避けるためにｐ(2)I0≦In、すな
わち RLI0≦（2RL＋ｒ）In （25） が第１の「必要条件」である。このときＪ１，Ｊ
２はゼロ電圧状態で待機できる。次にIio＞０のと
き接合Ｊ１を電圧状態に転移させるためにｐ(2)I0
＋Iio＞Inすなわち RLI0＞（2RL＋ｒ）（In−Iio） （26） であることが必要でありこれが第２の「必要条
件」である。すなわち、（26）式を満せるIioが入
力されれば接合Ｊ１は第３に示す状況１（ｆ（i1）
＝０）から状況２（ｆ（i1）＝Vg）へと移る。この
転移によつて第３表の状況２の欄に示すようにi1
は元の値から減少し、逆にi2は増加する。しかし
接合Ｊ１は電圧状態を維持している。この段階で
接合Ｊ２が電圧状態に転移すれば所望のスイツチ
ング動作となる。このための必要条件はi2の値が
Inを越えることであり、ｐ(2)×（I0＋Vg／ｒ）＞In
すなわち RL（I0＋Vg／ｒ＞（2R＋ｒ）In （27） が第３の「必要条件」として求められる。この条
件が満足できていれば、「論理スイツチ」は入力
Iio（＞０）により丈況１、状況２、状況４の経路
を経て起動される。このときi1、i2の値は第３表
の状況４の欄に示すように増加、減少するが両接
合とも電圧状態を維持している。最終的にこの
「論理スイツチ」から得られる出力は、ｑ(2)×（I0
＋2Vg／ｒ）すなわち IL＝｛ｒ／2RL＋ｒ）｝（I0＋2Vg／ｒ）（28） にひとしい。 以上に述べたように本発明の「論理スイツチ」
が動作する必要条件は（25）、（26）、（27）式の３
式で表わせる。すなわち（25）、（27）式を満す電
源電流I0を選び、（26）式を満すIioを印加すれば
本発明の「論理スイツチ」は所望の動作を行う。
今ごく簡単な例においてRL≫ｒを仮定するとｐ
(2)1/2、となるから、この３式は次のようにま
とめられる。 （I0／2In＋Iio／In）＞１ （29） ２I0／In＞（２−Vg／rIn） （30） これらの式を満たす（Iio，I0）の範囲は第７図ａ
に示す斜線部で与えられる。すなわち、（30）式
を満すI0の値に電源電流を選び、（29）式を満す
Iioを印加すれば本発明の「論理スイツチ」は所望
の動作を行う。またさらに、RL＝ｒに選ぶ列に
おいてはｐ(2)＝1/3となるから、（25）、（26）、
（27）式は次のようにまとめられる。 （I0／3In＋Iio／In）＞１ （31） ３I0／In＞（３−Vg／rIn） （32） これらの式を満す（Iio，I0）の範囲を第７図ｂ
に示す。このときｑ(2)＝1/3であるから IL＝１／３（I0＋2Vg／ｒ） （33） の出力電流が得られる。適当な動作点を選べば出
力のロジツク・スイング2q(2)Vg／ｒを入力Iioよ
りも大きく選ぶことは可能である。以上の計算結
果は第６図ａ，ｂの「論理スイツチ」の両方に適
用し得る。ただし、Iio（＞０）の向きは第６図ａ
では流入の方向、第６図ｂでは吸出しの方向、で
ある。 以上に述べた論理スイツチでは、第６図に示す
ように抵抗とジヨセフソン接合の組を２ケ並列接
続した例を述べた。しかし、これは一般にＮケ並
例接続するように拡張できる。Ｎケ（Ｎ≧２）並
列とすれば、得られる出力電流は一般にＮに関係
して増加させることが出来る。 この例でも第１番目の部分に入力電流Iioを印加
するものとする。このとき、第１番目の電流i1、
第ｋ番目の電流ik、負荷電流ILは夫々 となる。ここに、ｊ＝１、…Ｎ、Ｋ＝２、…Ｎで
あり、 ｐ（Ｎ）＝RL／NRL＋ｒ、ｑ（Ｎ）＝ｒ／NRL＋ｒ （37） である。またf1、fj、はｆ（i1）、ｆ（ij）を略記し
たものである。このときも、関数ｆに対して(2)式
の近似を行う。 このＮケ並列の「論理スイツチ」のスイツチン
グ要件もＮ＝２の式（25）、（26）、（27）と同様に
次の３式で与えることができる。すなわわち、Ｐ
（Ｎ）I0≦Inより RLI0≦（NR＋ｒ）In （38） またｐ（Ｎ）I0＋Iio＞Inより RLI0＞（NR＋ｒ）（In−Iio （39） さらにＰ（Ｎ）｛I0＋Vg／ｒ｝＞Inより RL（I0＋Vg／ｒ）＞（NRL＋ｒ）In （40） である。スイツチングが起つてすべての接合が電
圧状態にあるときの出力電流は IL＝（rI0＋NVg）／（NRL＋ｒ） （41） と求められる。入力電流Iio（≠０）による出力IL
の増分はNVg／（NRL＋ｒ）、であり、この値は
Ｎ（≧２）が大きい程大きくとれる。 なお、これまでの本発明の「論理スイツチ」で
は第１番目の１つの接合にのみ入力電流Iioをを印
加する例を示した。しかし、他の並列部分のいず
れか１つに入力しても、あるいは複数個の部分に
同時に入力しても効果は同様である。 以上に詳述した「論理スイツチ」（第６図ａ，
ｂ）を本発明の「回路」（第５図）に適用すれば、
第８図、第９図の結線を得る。このとき第５図の
単一の接合は、第６図ａまたは第６図ｂの論理ス
イツチに置換されている。この組合せによつて、
前記した多数決（majority）論理、AND論理、
OR論理の動作が行ないうることは明らかであ
る。なお本発明の回路において、CILゲートを
「論理スイツチ」として採用し第８図と類似の構
成にすることは任意である。この場合、抵抗ｒは
インダクタンスに置換される。 (5) まとめ 以上述べたごとく、本発明の論理回路によれ
ば、ジヨセフソン接合を用いた論理集積回路を構
成でき、また直流電源によつて駆動できる。特に
入力線を１元化することが可能になり２個の論理
スイツチと抵抗を介して均等に入力を印加させる
ことができる。このために本発明の回路は接地点
に関して完全に対称な形をとることができ、入力
信号のない場合はブリツジの完全な対称性により
常に出力を平衝させてゼロにすることができる。
チ」のスイツチングの必要条件が求められる。ま
ず、スイツチの「待機状態」Iio＝０において（状
況１）、接合Ｊ１，Ｊ２が共に電圧状態となり
hung upするのを避けるためにｐ(2)I0≦In、すな
わち RLI0≦（2RL＋ｒ）In （25） が第１の「必要条件」である。このときＪ１，Ｊ
２はゼロ電圧状態で待機できる。次にIio＞０のと
き接合Ｊ１を電圧状態に転移させるためにｐ(2)I0
＋Iio＞Inすなわち RLI0＞（2RL＋ｒ）（In−Iio） （26） であることが必要でありこれが第２の「必要条
件」である。すなわち、（26）式を満せるIioが入
力されれば接合Ｊ１は第３に示す状況１（ｆ（i1）
＝０）から状況２（ｆ（i1）＝Vg）へと移る。この
転移によつて第３表の状況２の欄に示すようにi1
は元の値から減少し、逆にi2は増加する。しかし
接合Ｊ１は電圧状態を維持している。この段階で
接合Ｊ２が電圧状態に転移すれば所望のスイツチ
ング動作となる。このための必要条件はi2の値が
Inを越えることであり、ｐ(2)×（I0＋Vg／ｒ）＞In
すなわち RL（I0＋Vg／ｒ＞（2R＋ｒ）In （27） が第３の「必要条件」として求められる。この条
件が満足できていれば、「論理スイツチ」は入力
Iio（＞０）により丈況１、状況２、状況４の経路
を経て起動される。このときi1、i2の値は第３表
の状況４の欄に示すように増加、減少するが両接
合とも電圧状態を維持している。最終的にこの
「論理スイツチ」から得られる出力は、ｑ(2)×（I0
＋2Vg／ｒ）すなわち IL＝｛ｒ／2RL＋ｒ）｝（I0＋2Vg／ｒ）（28） にひとしい。 以上に述べたように本発明の「論理スイツチ」
が動作する必要条件は（25）、（26）、（27）式の３
式で表わせる。すなわち（25）、（27）式を満す電
源電流I0を選び、（26）式を満すIioを印加すれば
本発明の「論理スイツチ」は所望の動作を行う。
今ごく簡単な例においてRL≫ｒを仮定するとｐ
(2)1/2、となるから、この３式は次のようにま
とめられる。 （I0／2In＋Iio／In）＞１ （29） ２I0／In＞（２−Vg／rIn） （30） これらの式を満たす（Iio，I0）の範囲は第７図ａ
に示す斜線部で与えられる。すなわち、（30）式
を満すI0の値に電源電流を選び、（29）式を満す
Iioを印加すれば本発明の「論理スイツチ」は所望
の動作を行う。またさらに、RL＝ｒに選ぶ列に
おいてはｐ(2)＝1/3となるから、（25）、（26）、
（27）式は次のようにまとめられる。 （I0／3In＋Iio／In）＞１ （31） ３I0／In＞（３−Vg／rIn） （32） これらの式を満す（Iio，I0）の範囲を第７図ｂ
に示す。このときｑ(2)＝1/3であるから IL＝１／３（I0＋2Vg／ｒ） （33） の出力電流が得られる。適当な動作点を選べば出
力のロジツク・スイング2q(2)Vg／ｒを入力Iioよ
りも大きく選ぶことは可能である。以上の計算結
果は第６図ａ，ｂの「論理スイツチ」の両方に適
用し得る。ただし、Iio（＞０）の向きは第６図ａ
では流入の方向、第６図ｂでは吸出しの方向、で
ある。 以上に述べた論理スイツチでは、第６図に示す
ように抵抗とジヨセフソン接合の組を２ケ並列接
続した例を述べた。しかし、これは一般にＮケ並
例接続するように拡張できる。Ｎケ（Ｎ≧２）並
列とすれば、得られる出力電流は一般にＮに関係
して増加させることが出来る。 この例でも第１番目の部分に入力電流Iioを印加
するものとする。このとき、第１番目の電流i1、
第ｋ番目の電流ik、負荷電流ILは夫々 となる。ここに、ｊ＝１、…Ｎ、Ｋ＝２、…Ｎで
あり、 ｐ（Ｎ）＝RL／NRL＋ｒ、ｑ（Ｎ）＝ｒ／NRL＋ｒ （37） である。またf1、fj、はｆ（i1）、ｆ（ij）を略記し
たものである。このときも、関数ｆに対して(2)式
の近似を行う。 このＮケ並列の「論理スイツチ」のスイツチン
グ要件もＮ＝２の式（25）、（26）、（27）と同様に
次の３式で与えることができる。すなわわち、Ｐ
（Ｎ）I0≦Inより RLI0≦（NR＋ｒ）In （38） またｐ（Ｎ）I0＋Iio＞Inより RLI0＞（NR＋ｒ）（In−Iio （39） さらにＰ（Ｎ）｛I0＋Vg／ｒ｝＞Inより RL（I0＋Vg／ｒ）＞（NRL＋ｒ）In （40） である。スイツチングが起つてすべての接合が電
圧状態にあるときの出力電流は IL＝（rI0＋NVg）／（NRL＋ｒ） （41） と求められる。入力電流Iio（≠０）による出力IL
の増分はNVg／（NRL＋ｒ）、であり、この値は
Ｎ（≧２）が大きい程大きくとれる。 なお、これまでの本発明の「論理スイツチ」で
は第１番目の１つの接合にのみ入力電流Iioをを印
加する例を示した。しかし、他の並列部分のいず
れか１つに入力しても、あるいは複数個の部分に
同時に入力しても効果は同様である。 以上に詳述した「論理スイツチ」（第６図ａ，
ｂ）を本発明の「回路」（第５図）に適用すれば、
第８図、第９図の結線を得る。このとき第５図の
単一の接合は、第６図ａまたは第６図ｂの論理ス
イツチに置換されている。この組合せによつて、
前記した多数決（majority）論理、AND論理、
OR論理の動作が行ないうることは明らかであ
る。なお本発明の回路において、CILゲートを
「論理スイツチ」として採用し第８図と類似の構
成にすることは任意である。この場合、抵抗ｒは
インダクタンスに置換される。 (5) まとめ 以上述べたごとく、本発明の論理回路によれ
ば、ジヨセフソン接合を用いた論理集積回路を構
成でき、また直流電源によつて駆動できる。特に
入力線を１元化することが可能になり２個の論理
スイツチと抵抗を介して均等に入力を印加させる
ことができる。このために本発明の回路は接地点
に関して完全に対称な形をとることができ、入力
信号のない場合はブリツジの完全な対称性により
常に出力を平衝させてゼロにすることができる。
第１図乃至第４図は従来例を示す図、第５図は
本発明の超電導論理回路ａおよびその入力結線方
法ｂ，ｃを示す図、第６図は本発明の超電導論理
スイツチを示す結線図、第７図は第６図の論理ス
イツチの動作要件特に設定パラメータの範囲を説
明するための図、第８図、第９図は本発明の電流
注入形対称ブリツジ結線の超電導論理回路の構成
を示す図である。 Ｊ１，Ｊ２……ジヨセフソン接合、Iio……入力
電流、I0……電源電流、Iput……出力電流、R1，
R2，RL，ｒ……抵抗。
本発明の超電導論理回路ａおよびその入力結線方
法ｂ，ｃを示す図、第６図は本発明の超電導論理
スイツチを示す結線図、第７図は第６図の論理ス
イツチの動作要件特に設定パラメータの範囲を説
明するための図、第８図、第９図は本発明の電流
注入形対称ブリツジ結線の超電導論理回路の構成
を示す図である。 Ｊ１，Ｊ２……ジヨセフソン接合、Iio……入力
電流、I0……電源電流、Iput……出力電流、R1，
R2，RL，ｒ……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 湧出電流源に接続された第１の電源端と、吸
込電流源に接続された第２の電源端と、上記第１
の電源端と接地点との間に接続された第１の超電
導論理スイツチと、上記第２の電源端と接地点と
の間に接続された第２の超電導論理スイツチと、
上記第１の電源端に一方の端子が接続された第１
の抵抗と、上記第２の電源端に一方の端が接続さ
れた第２の抵抗と、上記第１および第２の抵抗の
他の端が互いに接続された出力端と、上記第１の
超電導論理スイツチに一方の端が接続された第３
の抵抗と、上記第２の超電導論理スイツチに一方
の端が接続された第４の抵抗と、上記第３および
第４の抵抗の他方の端が互いに接続された接続点
と、該接続点に接続された入力端を有しており、
該入力端に印加される入力信号電流により上記第
１および第２の超電導論理スイツチを制御し、上
記出力端より上記入力信号電流に応じた出力電流
を得ることを特徴とする超電導論理回路。 ２ 上記第１および第２の抵抗は等しい抵抗値を
有する特許請求の範囲第１項記載の超電導論理回
路。 ３ 上記第３および第４の抵抗は等しい抵抗値を
有する特許請求の範囲第１項記載の超電導論理回
路。 ４ 上記第１および第２の超電導論理スイツチは
ジヨセフソン接合であり、上記第３および第４の
抵抗の一方の端は各々上記第１および第２の電源
端に接続されている特許請求の範囲第１項記載の
超電導論理回路。 ５ 上記接続点に複数個の抵抗の一方の端が接続
されており、該複数個の抵抗の他方の端は各々入
力端を構成している特許請求の範囲第１項記載の
超電導論理回路。 ６ 上記第３の抵抗、第４の抵抗、接続点、およ
び入力端を一組とする組を複数組有する特許請求
の範囲第１項記載の超電導論理回路。 ７ 上記第３および第４の抵抗は等しい抵抗値を
有する特許請求の範囲第６項記載の超電導論理回
路。 ８ 上記第１および第２の超電導論理スイツチは
各々、ジヨセフソン接合と抵抗の直列接続回路を
一回路単位とする複数個の回路単位の並列接続体
であり、上記第３および第４の抵抗と上記第１お
よび第２の超電導論理スイツチとの接続は少なく
とも１つの上記回路単位のジヨセフソン接合と抵
抗との接続点でなされている特許請求の範囲第１
項記載の超電導論理回路。 ９ 上記第１および第２の超電導論理スイツチを
各々構成する複数個の回路単位におけるジヨセフ
ソン接合同志の接続点は各々上記第１および第２
の電源端に接続され、抵抗同志の接続点は上記接
地点に接続されている特許請求の範囲第８項記載
の超電導論理回路。 １０ 上記第１および第２の超電導論理スイツチ
を各々構成する複数個の回路単位における抵抗同
志の接続点は各々上記第１および第２の電源端に
接続され、ジヨセフソン接合同志の接続点は上記
接地点に接続されている特許請求の範囲第８項記
載の超電導論理回路。 １１ 上記湧出電流源および吸込電流源は直流電
流源である特許請求の範囲第１項記載の超電導論
理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101221A JPS585033A (ja) | 1981-07-01 | 1981-07-01 | 超電導論理回路 |
| US06/391,716 US4555643A (en) | 1981-07-01 | 1982-06-24 | Superconducting logic circuit and superconducting switching device therefor |
| EP82303428A EP0069534B1 (en) | 1981-07-01 | 1982-06-30 | Superconducting logic circuit |
| DE8282303428T DE3275152D1 (en) | 1981-07-01 | 1982-06-30 | Superconducting logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101221A JPS585033A (ja) | 1981-07-01 | 1981-07-01 | 超電導論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585033A JPS585033A (ja) | 1983-01-12 |
| JPH0213864B2 true JPH0213864B2 (ja) | 1990-04-05 |
Family
ID=14294838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101221A Granted JPS585033A (ja) | 1981-07-01 | 1981-07-01 | 超電導論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4555643A (ja) |
| EP (1) | EP0069534B1 (ja) |
| JP (1) | JPS585033A (ja) |
| DE (1) | DE3275152D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150927A (ja) * | 1985-12-25 | 1987-07-04 | Agency Of Ind Science & Technol | ジヨセフソン電流極性切替型駆動回路 |
| JPS6398220A (ja) * | 1986-10-15 | 1988-04-28 | Saitama Univ | ３値論理演算回路装置 |
| US4918328A (en) * | 1988-05-03 | 1990-04-17 | Hypres Incorporated | Apparatus and method for generating a step voltage waveform |
| US5170080A (en) * | 1991-08-14 | 1992-12-08 | Westinghouse Electric Corp. | Superconducting push-pull flux quantum digital logic circuits |
| US5552735A (en) * | 1994-10-07 | 1996-09-03 | Northrop Grumman Corporation | Multi-gigahertz single flux quantum switch |
| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH578290A5 (ja) * | 1972-11-17 | 1976-07-30 | Ibm | |
| US4149097A (en) * | 1977-12-30 | 1979-04-10 | International Business Machines Corporation | Waveform transition sensitive Josephson junction circuit having sense bus and logic applications |
| US4275314A (en) * | 1979-04-30 | 1981-06-23 | Bell Telephone Laboratories, Incorporated | Josephson Atto-Weber switch |
| US4313066A (en) * | 1979-08-20 | 1982-01-26 | International Business Machines Corporation | Direct coupled nonlinear injection Josephson logic circuits |
| US4482821A (en) * | 1980-06-10 | 1984-11-13 | Nippon Telegraph & Telephone Public Corporation | Superconductive logic circuit |
| US4400631A (en) * | 1981-02-12 | 1983-08-23 | Bell Telephone Laboratories, Incorporated | High current gain Josephson junction circuit |
| US4413196A (en) * | 1981-08-31 | 1983-11-01 | Sperry Corporation | Three Josephson junction direct coupled isolation circuit |
-
1981
- 1981-07-01 JP JP56101221A patent/JPS585033A/ja active Granted
-
1982
- 1982-06-24 US US06/391,716 patent/US4555643A/en not_active Expired - Lifetime
- 1982-06-30 EP EP82303428A patent/EP0069534B1/en not_active Expired
- 1982-06-30 DE DE8282303428T patent/DE3275152D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0069534A2 (en) | 1983-01-12 |
| EP0069534A3 (en) | 1983-08-31 |
| US4555643A (en) | 1985-11-26 |
| JPS585033A (ja) | 1983-01-12 |
| DE3275152D1 (en) | 1987-02-19 |
| EP0069534B1 (en) | 1987-01-14 |
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