JPS6182533A - インバ−タ - Google Patents
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- JPS6182533A JPS6182533A JP20524184A JP20524184A JPS6182533A JP S6182533 A JPS6182533 A JP S6182533A JP 20524184 A JP20524184 A JP 20524184A JP 20524184 A JP20524184 A JP 20524184A JP S6182533 A JPS6182533 A JP S6182533A
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- current
- junctions
- micro
- inductances
- bias
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はジョセフソン素子を用いたインバータに関する
ものである。
ものである。
ジョセフソン素子は超高速スイッチング素子であり、半
導体素子の１ ／１０００以下の発熱しかないことから
将来の超高速コンピュータ用素子として注目されている
。
導体素子の１ ／１０００以下の発熱しかないことから
将来の超高速コンピュータ用素子として注目されている
。
これまで、ジョセフソン素子を用いた論理ゲートは種々
の方式のものが提案されており、中でも２１ＩＩ以上の
ジョセフソン接合と、これらを相互接続するインダクタ
ンスとからなる量子子離ゲートは、アンド・オア等の論
理ゲートとして利用できることは既知のことである。こ
の量子干渉ゲート方式は入力電流に対する感度が高いこ
と、入出力電流の分離が容易であること、動作マージン
が大きいことなど多くの利点を有しているため、現在量
も研究の進められている論理ゲートである。
の方式のものが提案されており、中でも２１ＩＩ以上の
ジョセフソン接合と、これらを相互接続するインダクタ
ンスとからなる量子子離ゲートは、アンド・オア等の論
理ゲートとして利用できることは既知のことである。こ
の量子干渉ゲート方式は入力電流に対する感度が高いこ
と、入出力電流の分離が容易であること、動作マージン
が大きいことなど多くの利点を有しているため、現在量
も研究の進められている論理ゲートである。
このゲートを組み合わせてなる、ＡＮＤ、ＯＲ。
インバータの３７の基本論理動作は確認されてはいるも
のの、この中でインパーク動作（否定論理）を行なう否
定回路は簡単に作ることはできない。
のの、この中でインパーク動作（否定論理）を行なう否
定回路は簡単に作ることはできない。
これまで１個の量子干渉ゲートのみでインバータを実現
した例はなく、最低３個の金子干渉ゲートが必要とされ
てきた。その理由は、この否定論理ゲート用の基本とな
るジョセフソン素子が全てトンネルタイプの素子で作ら
れており、この素子がランチング動作をするためである
。ランチング動作とは、−変人力信号が入って超伝導状
態から電圧状態にスイッチした素子が、再び超伝導状態
に戻るためには、一度電流を零にしなければならず、零
にしない限り電圧状態に維持され、もとの状態に復帰し
ない動作のことである。このランチング動作の原因は、
トンネルタイプの素子が接合間に大きな接合容量を持つ
こと、接合間のコンダンクタンスの電圧に対する非線形
性が大きいことによる。このため、素子の直流電流−電
圧特性は第１図に示すようなヒステリシスを示し、一度
点Ｐから点Ｑにスイッチすると電流を零にしない限り超
伝導状態に復帰しないのである。また、素子のスイッチ
ング時間は一般に接合容量が小さいほど短か（なるが、
トンネルタイプの素子は、上述のとおり接合間容晋が大
きいため、上記ランチング動作に加えてスイッチング時
間が長くなり、従ってこのトンネルタイプの素子はスイ
ッチング用素子として必ずしも好ましいものではない。
した例はなく、最低３個の金子干渉ゲートが必要とされ
てきた。その理由は、この否定論理ゲート用の基本とな
るジョセフソン素子が全てトンネルタイプの素子で作ら
れており、この素子がランチング動作をするためである
。ランチング動作とは、−変人力信号が入って超伝導状
態から電圧状態にスイッチした素子が、再び超伝導状態
に戻るためには、一度電流を零にしなければならず、零
にしない限り電圧状態に維持され、もとの状態に復帰し
ない動作のことである。このランチング動作の原因は、
トンネルタイプの素子が接合間に大きな接合容量を持つ
こと、接合間のコンダンクタンスの電圧に対する非線形
性が大きいことによる。このため、素子の直流電流−電
圧特性は第１図に示すようなヒステリシスを示し、一度
点Ｐから点Ｑにスイッチすると電流を零にしない限り超
伝導状態に復帰しないのである。また、素子のスイッチ
ング時間は一般に接合容量が小さいほど短か（なるが、
トンネルタイプの素子は、上述のとおり接合間容晋が大
きいため、上記ランチング動作に加えてスイッチング時
間が長くなり、従ってこのトンネルタイプの素子はスイ
ッチング用素子として必ずしも好ましいものではない。
次に、第２図（Ｍｌ〜（Ｃ１に、これまでに提案された
トンネルタイプの素子を用いた量子干渉ゲートで構成さ
れた否定回路の例を示す。
トンネルタイプの素子を用いた量子干渉ゲートで構成さ
れた否定回路の例を示す。
これらのいずれの回路においても、上述のラッチング動
作を考慮して、入力信号人と入力信号が入ったＩｉ後に
付加するタイミングパルスＴとで否定論理機能をさせる
ような特別なタイミングパルスを必要としている。
作を考慮して、入力信号人と入力信号が入ったＩｉ後に
付加するタイミングパルスＴとで否定論理機能をさせる
ような特別なタイミングパルスを必要としている。
また、これらの回路では、必ず図示したような電流分離
用の抵抗が数多く必要となり、これらの抵抗値を正確に
設計しなければならず、また回路構成が非常に複雑であ
る。
用の抵抗が数多く必要となり、これらの抵抗値を正確に
設計しなければならず、また回路構成が非常に複雑であ
る。
さらに、トンネルタイプの素子で作った量子干渉ゲート
では、素子の接合容量が大きいために、この容量と各接
合間に存在するインダクタンスによって共振現象が生じ
、これが誤動作の原因となるのでこの共振現象を押える
ため、同図（Ｃ）に示すようなダンピング抵抗ＲＤも必
要となる。
では、素子の接合容量が大きいために、この容量と各接
合間に存在するインダクタンスによって共振現象が生じ
、これが誤動作の原因となるのでこの共振現象を押える
ため、同図（Ｃ）に示すようなダンピング抵抗ＲＤも必
要となる。
また、上記のようなラッチングを示すトンネルタイプの
素子で作った論理回路は交流電源で駆動しなければなら
ないが、この交流駆動方式にはトランスなどを含む電源
回路が必要となることや、パンチスルーの問題がある。
素子で作った論理回路は交流電源で駆動しなければなら
ないが、この交流駆動方式にはトランスなどを含む電源
回路が必要となることや、パンチスルーの問題がある。
パンチスルーとは電圧状態にある素子のバイアス電流を
切って、逆向きの電流を流したときに零電圧状態にリセ
ットされないで電圧状態が続いてしまうことで、これは
バイアス電源のクロック周波数が高くなるほど生じやす
く誤動作の原因となる。
切って、逆向きの電流を流したときに零電圧状態にリセ
ットされないで電圧状態が続いてしまうことで、これは
バイアス電源のクロック周波数が高くなるほど生じやす
く誤動作の原因となる。
本発明は上記ような従来のものの欠点を解消するために
なされたもので、従来のトンネルタイプのジョセフソン
素子に代えて、少なくとも２個のう７チング動作をしな
いマイクロ・プリフジタイプの素子を用いて１個の晋子
干渉ゲートを構成することにより、複雑な回路構成は一
切不要で、誤動作のないインバータを提供することを目
的としている。
なされたもので、従来のトンネルタイプのジョセフソン
素子に代えて、少なくとも２個のう７チング動作をしな
いマイクロ・プリフジタイプの素子を用いて１個の晋子
干渉ゲートを構成することにより、複雑な回路構成は一
切不要で、誤動作のないインバータを提供することを目
的としている。
次に本発明の実施例を図について説明する。
第４図は本発明の一実施例を示し、図において、Ｊｌ、
Ｊ２はジョセフソン電流を流すことのできる２個のマイ
クロ・ブリッジ接合であり、Ｌｌ。
Ｊ２はジョセフソン電流を流すことのできる２個のマイ
クロ・ブリッジ接合であり、Ｌｌ。
Ｌ２は上記マイクロ・ブリッジ接合Ｊｌ、Ｊ２を相互に
接続するインダクタンスで、その大きさはＬ／２であり
、このインダクタンスＬｌ、Ｌ２゜マイクロ・ブリッジ
接合Ｊｌ、Ｊ２により量子干渉計１が構成されている。
接続するインダクタンスで、その大きさはＬ／２であり
、このインダクタンスＬｌ、Ｌ２゜マイクロ・ブリッジ
接合Ｊｌ、Ｊ２により量子干渉計１が構成されている。
ここでラッチング動作をしない接合としてのマイクロ・
ブリフジ形接合を干渉ゲートに用いるときは、次の２つ
の条件が必要となる。即ち、第１に接合の臨界電流ｉｃ
と各接合間のインダクタンスＬとの積Ｌｉｃが、Ｌｉ（
：；ΦＯ（φ０：磁束量子２．０７ ｘ １０−１５
Ｖ／ ｂ ）程度になるようにすること。
ブリフジ形接合を干渉ゲートに用いるときは、次の２つ
の条件が必要となる。即ち、第１に接合の臨界電流ｉｃ
と各接合間のインダクタンスＬとの積Ｌｉｃが、Ｌｉ（
：；ΦＯ（φ０：磁束量子２．０７ ｘ １０−１５
Ｖ／ ｂ ）程度になるようにすること。
第２に各接合の特性と、接合間の各インダクタンスの大
きさが良く揃っていること。
きさが良く揃っていること。
である。
上記第１の条件は、２つの超伝導の接合部の寸法が０．
５μｍＸＱ、５μｍ程度で、かつこの接合部の超伝導体
の厚さが他の部分（バンク部）より非常に薄くなるよう
な ｖａｒｉａｂｌｅ ｔｈｉｃｋｎｅｓｓ ｔｙｐｅ
ｍｉｃｒｏ−ｂｒｉｄｇｅ接合にして、臨界電流ｉＣを
小さくすることと、これらの接合を近接させて作成し、
インダクタンスＬを小さくすることにより満足させるこ
とができる。
５μｍＸＱ、５μｍ程度で、かつこの接合部の超伝導体
の厚さが他の部分（バンク部）より非常に薄くなるよう
な ｖａｒｉａｂｌｅ ｔｈｉｃｋｎｅｓｓ ｔｙｐｅ
ｍｉｃｒｏ−ｂｒｉｄｇｅ接合にして、臨界電流ｉＣを
小さくすることと、これらの接合を近接させて作成し、
インダクタンスＬを小さくすることにより満足させるこ
とができる。
また、上記第２の条件は基板上に予め接合部の膜厚のみ
が薄くなるような構造で形状の揃ったブリッジ部のマス
クを等間隔に配置し、その上に超伝導体を成膜するとい
う方法により満足させることができる。
が薄くなるような構造で形状の揃ったブリッジ部のマス
クを等間隔に配置し、その上に超伝導体を成膜するとい
う方法により満足させることができる。
マイクロ・ブリフジタイプの素子は第３図に示すような
直流電流−電圧特性を示し、この素子では接合間容量が
小さく、また、接合間コンダクタンスの非線形性も小さ
いので、ヒステリシスがなくラッチング動作をしない、
また、接合間容量が小さいので、より高速のスイッチン
グ動作が可能である。
直流電流−電圧特性を示し、この素子では接合間容量が
小さく、また、接合間コンダクタンスの非線形性も小さ
いので、ヒステリシスがなくラッチング動作をしない、
また、接合間容量が小さいので、より高速のスイッチン
グ動作が可能である。
また、２は上記２つのインダクタンスＬｌ、Ｌ２の接続
点と上記２つのマイクロ・ブリッジ接合Ｊ１．Ｊ２の接
続点との間にバイアス電流ＩＢを供給するためのバイア
ス電流供給線、３は上記各マイクロ・ブリッジ接合Ｊ１
．Ｊ２と各インダクタンスＬＬ、Ｌ２との各接続点間に
入力電流ＩＡを供給するための入力電流供給線、４は上
記インダクタンスＬＬ、Ｌ２と相互結合を有する相互に
直列に接続された２つのコイル４ａ、４ｂからなり、上
記各インダクタンスＬｌ、Ｌ２にバイアス磁界を与える
ためのバイアス磁界用電流ｒｃを流すバイアス磁界供給
線、ＲＬは負荷抵抗、■は出力電圧である。
点と上記２つのマイクロ・ブリッジ接合Ｊ１．Ｊ２の接
続点との間にバイアス電流ＩＢを供給するためのバイア
ス電流供給線、３は上記各マイクロ・ブリッジ接合Ｊ１
．Ｊ２と各インダクタンスＬＬ、Ｌ２との各接続点間に
入力電流ＩＡを供給するための入力電流供給線、４は上
記インダクタンスＬＬ、Ｌ２と相互結合を有する相互に
直列に接続された２つのコイル４ａ、４ｂからなり、上
記各インダクタンスＬｌ、Ｌ２にバイアス磁界を与える
ためのバイアス磁界用電流ｒｃを流すバイアス磁界供給
線、ＲＬは負荷抵抗、■は出力電圧である。
次に、本発明インバータの動作原理について説明する。
第４図の回路において、ＩＡ−Ｉｃ−００とき、この回
路の直流電流１１３−出力電圧■特性は第５図のように
なる。この第５図において、零電圧状態（超伝導状態“
０°）から有限電圧状！３（“１′）に遷移するバイア
ス電流ＩＢの臨界値をＩＢｍａｘとする。
路の直流電流１１３−出力電圧■特性は第５図のように
なる。この第５図において、零電圧状態（超伝導状態“
０°）から有限電圧状！３（“１′）に遷移するバイア
ス電流ＩＢの臨界値をＩＢｍａｘとする。
次に、Ｉ（−００まま、入力電流ＩＡを流すと、Ｉ Ｂ
ｒ５ａｘはＩＡに対して量子干渉効果により、第６図に
示すな変化をする。第６図は一般に“しきい値特性”と
呼ばれ、この特性の干渉パターンは、並列接続素子数や
ループインダクタンスＬの大きさにより変化するが、ｒ
ＢｒｓａｘのｒＡに対する変化の周期はどの場合もφｏ
゛／Ｌ（φは磁束量子、２．０７ Ｘ １Ｏ−１５Ｗ
ｂ ）となる０図において、斜線部は超伝導状態“０”
を、他は有限電圧状悠“１”を表わす。
ｒ５ａｘはＩＡに対して量子干渉効果により、第６図に
示すな変化をする。第６図は一般に“しきい値特性”と
呼ばれ、この特性の干渉パターンは、並列接続素子数や
ループインダクタンスＬの大きさにより変化するが、ｒ
ＢｒｓａｘのｒＡに対する変化の周期はどの場合もφｏ
゛／Ｌ（φは磁束量子、２．０７ Ｘ １Ｏ−１５Ｗ
ｂ ）となる０図において、斜線部は超伝導状態“０”
を、他は有限電圧状悠“１”を表わす。
さらに、この状態にある回路にバイアス磁界用電流ＩＣ
を流すと、第７図に示すように、しきい値特性はＩＡに
対して平行移動する。この移動幅ΔＩＡはＩＣの大きさ
により調整することができ、しきい値特性の山と谷の位
萱を全く反転させるようなｒ（を流したときはΔＩＡは
φＯ／２Ｌとな以上により、上記第４図の実施例回路を
否定回路として動作させるためには、以下のようにすれ
ばよいことがわかる。１１］ち、まず回路にバイアス磁
界用電流ＩＣを流して、入力電流ＩＡが零のときに一番
小さい臨界電流になるようにしきい値特性をＩＡに対し
て平行に移動させ、さらに、入力電流が零のときのこの
臨界電流ＩＢｍａｘより大きなバイアス電流ＩＢ１を流
し、ＩＡ−０の状態で出力電圧が生じるようにする。こ
の状態でΔＩＡの振幅の入力信号電流ＩＡを流すと、こ
の電流が流れている間は出力電圧は零となる。即ち、第
５図において、ＩＡ−０じＯ”）のとき回路の動作点は
点Ｐにあり、回路は電圧状態（１′）にあり、また、Ｉ
Ａ−ΔＩＡのときは回路の動作点は点Ｑにあり、移吻回
路は超伝導状！３（“０”）となる。
を流すと、第７図に示すように、しきい値特性はＩＡに
対して平行移動する。この移動幅ΔＩＡはＩＣの大きさ
により調整することができ、しきい値特性の山と谷の位
萱を全く反転させるようなｒ（を流したときはΔＩＡは
φＯ／２Ｌとな以上により、上記第４図の実施例回路を
否定回路として動作させるためには、以下のようにすれ
ばよいことがわかる。１１］ち、まず回路にバイアス磁
界用電流ＩＣを流して、入力電流ＩＡが零のときに一番
小さい臨界電流になるようにしきい値特性をＩＡに対し
て平行に移動させ、さらに、入力電流が零のときのこの
臨界電流ＩＢｍａｘより大きなバイアス電流ＩＢ１を流
し、ＩＡ−０の状態で出力電圧が生じるようにする。こ
の状態でΔＩＡの振幅の入力信号電流ＩＡを流すと、こ
の電流が流れている間は出力電圧は零となる。即ち、第
５図において、ＩＡ−０じＯ”）のとき回路の動作点は
点Ｐにあり、回路は電圧状態（１′）にあり、また、Ｉ
Ａ−ΔＩＡのときは回路の動作点は点Ｑにあり、移吻回
路は超伝導状！３（“０”）となる。
このように、この回路は入力電流ＩＡ“０”に対して出
力電圧Ｖ″ｌ°、入力電流ＩＡ“１”に対して出力電圧
Ｖ′０”を与えるので否定回路となる。
力電圧Ｖ″ｌ°、入力電流ＩＡ“１”に対して出力電圧
Ｖ′０”を与えるので否定回路となる。
なお、第４図ではマイクロ・ブリッジ接合が２個の場合
を示したが、Ｎ（［！ＩＩの接合の並列接続の場合にお
いても動作マージンを大きくして同様の動作を行なわせ
ることができる。また、Ｎ個の接合も２個の接合と間じ
製作技術で簡単に作ることができる。
を示したが、Ｎ（［！ＩＩの接合の並列接続の場合にお
いても動作マージンを大きくして同様の動作を行なわせ
ることができる。また、Ｎ個の接合も２個の接合と間じ
製作技術で簡単に作ることができる。
次に、上記のように、多数の接合を並列接続した実験例
について説明する。ＶＴＢ形マイクロ・ブリッジ接合を
、量子干渉パターンの山と山の間隔を広くとり、動作マ
ージンを大きくするために１０個並列に作成し、第４図
に示すのと同様の回路を構成した。
について説明する。ＶＴＢ形マイクロ・ブリッジ接合を
、量子干渉パターンの山と山の間隔を広くとり、動作マ
ージンを大きくするために１０個並列に作成し、第４図
に示すのと同様の回路を構成した。
ここで、バイアス磁界はバイアス磁界用制御線４に電流
１ｃを流すことにより得られるようにし、各接合間のイ
ンダクタンスＬは０．３２ｐＨとした。
１ｃを流すことにより得られるようにし、各接合間のイ
ンダクタンスＬは０．３２ｐＨとした。
このようにして製作した回路のしきい値特性を第８図に
示す、同図において曲線Ａはｒ（−ｏの場合の特性で、
曲線Ｂはバイアス磁界を印加した場合の特性である。こ
の曲線Ｂから明らかなように、回路に１２．６ｍＡバイ
アス電流ＩＢＩを流しておけば、入力電流ＩＡ−０のと
きは出力電圧が得られ、Ｉ Ａ” Ｉ Ａｌ −３，０
ｍＡを流したときは出力電圧が零になることがわかる。
示す、同図において曲線Ａはｒ（−ｏの場合の特性で、
曲線Ｂはバイアス磁界を印加した場合の特性である。こ
の曲線Ｂから明らかなように、回路に１２．６ｍＡバイ
アス電流ＩＢＩを流しておけば、入力電流ＩＡ−０のと
きは出力電圧が得られ、Ｉ Ａ” Ｉ Ａｌ −３，０
ｍＡを流したときは出力電圧が零になることがわかる。
第９図は上記の動作を確認するための実験結果で、ＩＡ
Ｉが流れたときのみ出力電圧は零となり、インパーク動
作が行なわれていることがわかる。
Ｉが流れたときのみ出力電圧は零となり、インパーク動
作が行なわれていることがわかる。
以上のように構成され動作する本実施例では、以下の効
果が得られる。
果が得られる。
（１）本実施例のインバータは、ランチングを示さない
最低２個のマイクロ・プリフジ形接合からなるので第２
図に示したようなタイミングパルスが不要となり、かつ
１個の量子干渉ゲートで構成されているので、従来のト
ンネル形接合によるインバータのような多数の量子干渉
ゲートは必要で、なく、また電流分離の抵抗を含む複雑
な回路構成も一切不要であるので、回路は非常に簡単な
ものになる。
最低２個のマイクロ・プリフジ形接合からなるので第２
図に示したようなタイミングパルスが不要となり、かつ
１個の量子干渉ゲートで構成されているので、従来のト
ンネル形接合によるインバータのような多数の量子干渉
ゲートは必要で、なく、また電流分離の抵抗を含む複雑
な回路構成も一切不要であるので、回路は非常に簡単な
ものになる。
（２）上記（１）に関連して、１個の量子干渉ゲートで
構成されているので、高菜苗化と低消費電力化が可能と
なる。
構成されているので、高菜苗化と低消費電力化が可能と
なる。
（３） マイクロ・プリフジ形接合は接合間容量Ｃが
小さいので、高速スインチング動作が可能となる。また
、従来の接合間容量Ｃの大きなトンネル形接合を用いた
干渉ゲートで生じる共振現象を抑えるためのダンピング
抵抗も不要となる。
小さいので、高速スインチング動作が可能となる。また
、従来の接合間容量Ｃの大きなトンネル形接合を用いた
干渉ゲートで生じる共振現象を抑えるためのダンピング
抵抗も不要となる。
（４） 従来のランチングを示すトンネルタイプの接
合を用いたジョセフソン論理回路は、交流駆動をしなけ
ればならず、交流駆動を行なうのに必要なトランス及び
電源回路を含めた回路設計が必要で、回路設計が面倒で
あったが、これに対して、本実施例のインバータは、ア
ンド・オア回路と同様に直流駆動ができるので、従来の
トランジスタによる論理回路をそのままジョセフソン論
理回路で置き換えることができ、回路設計が容品である
。
合を用いたジョセフソン論理回路は、交流駆動をしなけ
ればならず、交流駆動を行なうのに必要なトランス及び
電源回路を含めた回路設計が必要で、回路設計が面倒で
あったが、これに対して、本実施例のインバータは、ア
ンド・オア回路と同様に直流駆動ができるので、従来の
トランジスタによる論理回路をそのままジョセフソン論
理回路で置き換えることができ、回路設計が容品である
。
（５） 上記（４１に関連して、直流駆動方式である
ので、交流駆動方式にみられるようなパンチスルー現象
による回路の誤動作を生じることもない。
ので、交流駆動方式にみられるようなパンチスルー現象
による回路の誤動作を生じることもない。
なお、上記実施例では、入力電流ＩＡを直接接合に流し
込む場合について説明したが、第１０図に示すように、
入力電流供給線３に、インダクタンスＬｌ、Ｌ２と電磁
的相互結合を有する入力電流用コイル３．ａ、３ｂを設
け、これに入力電流ＩＡを注入してもよく、このように
しても上記と同様な作用効果を得ることができる。
込む場合について説明したが、第１０図に示すように、
入力電流供給線３に、インダクタンスＬｌ、Ｌ２と電磁
的相互結合を有する入力電流用コイル３．ａ、３ｂを設
け、これに入力電流ＩＡを注入してもよく、このように
しても上記と同様な作用効果を得ることができる。
以上のように、本発明によれば、超伝導量子干渉計を用
いたインバータにおいて、従来のトンネルタイプの接合
に代えてマイクロ・プリン′シタイブの接合を用いたの
で、回路摺電を非常に簡単にでき、かつ誤動作を防止で
きる効果がある。
いたインバータにおいて、従来のトンネルタイプの接合
に代えてマイクロ・プリン′シタイブの接合を用いたの
で、回路摺電を非常に簡単にでき、かつ誤動作を防止で
きる効果がある。
第１図はトンネルタイプのジョセフソン素子の直流電流
−電圧特性図、第２図（ａ）〜（Ｃ１は従来のインバー
タの構成図、第３図はマイクロ・ブリフジタイプのジョ
セフソン素子の直流電流−電圧特性図、第４図は本発明
の一実施例を示す回路図、第５図ないし第９図は上記実
施例の動作を説明するための図、第１０図は上記実施例
の変形例を示す回路図である。 １・・・９子干渉計、２・・・バイアス電流供給手段、
３・・・入力電流供給手段、３ａ、３ｂ・−入力端子用
コイル、４・・・バイアス用磁界供給手段、４ａ、４ｂ
・・・バイアス磁界用コイル、ＪＬ、Ｊ２・・・マイク
ロ・プリフジ多接合、Ｌｌ、Ｌ２・・・インダクタンス
。
−電圧特性図、第２図（ａ）〜（Ｃ１は従来のインバー
タの構成図、第３図はマイクロ・ブリフジタイプのジョ
セフソン素子の直流電流−電圧特性図、第４図は本発明
の一実施例を示す回路図、第５図ないし第９図は上記実
施例の動作を説明するための図、第１０図は上記実施例
の変形例を示す回路図である。 １・・・９子干渉計、２・・・バイアス電流供給手段、
３・・・入力電流供給手段、３ａ、３ｂ・−入力端子用
コイル、４・・・バイアス用磁界供給手段、４ａ、４ｂ
・・・バイアス磁界用コイル、ＪＬ、Ｊ２・・・マイク
ロ・プリフジ多接合、Ｌｌ、Ｌ２・・・インダクタンス
。
Claims (3)
- （１）ジョセフソン電流を流すことのできる少なくとも
２個以上のマイクロ・ブリッジ形接合と、該接合を相互
に接続するインダクタンスとからなる量子干渉計と、該
量子干渉計の各接合にバイアス電流を供給する手段と、
上記量子干渉計に入力電流を供給する手段と、上記イン
ダクタンスにバイアス磁界を与える手段とを備えたこと
を特徴とするインバータ。 - （２）上記量子干渉計は、相互に並列接続された各々マ
イクロ・ブリッジ接合とインダクタンスとからなる第１
、第２直列接続体からなり、上記バイアス電流供給手段
は、上記２つのインダクタンスの接続点と上記２つのマ
イクロ・ブリッジ接合の接続点との間にバイアス電流を
流すものであり、上記入力電流供給手段は、上記第１、
第２直列接続体のマイクロ・ブリッジ接合とインダクタ
ンスとの各接続点間に入力電流を流すものであり上記バ
イアス磁界供給手段は、上記各インダクタンスと相互結
合を有する相互に直列に接続された２つのコイルからな
るものであることを特徴とする特許請求の範囲第１項記
載のインバータ。 - （３）上記量子干渉計は、相互に並列接続された各々マ
イクロ・ブリッジ接合とインダクタンスとからなる第１
、第２直列接続体からなり、上記バイアス電流供給手段
は、上記２つのインダクタンスの接続点と上記２つのマ
イクロ・ブリッジ接合の接続点との間にバイアス電流を
流すものであり、上記入力電流供給手段は、上記各イン
ダクタンスと相互結合を有する相互に直列に接続された
２つの入力電流用コイルからなるものであり、上記バイ
アス磁界供給手段は、上記各インダクタンス及び上記各
入力電流用コイルと相互結合を有する相互に直列に接続
された２つのバイアス磁界用コイルからなるものである
ことを特徴とする特許請求の範囲第１項記載のインバー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20524184A JPS6182533A (ja) | 1984-09-28 | 1984-09-28 | インバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20524184A JPS6182533A (ja) | 1984-09-28 | 1984-09-28 | インバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182533A true JPS6182533A (ja) | 1986-04-26 |
| JPH0234530B2 JPH0234530B2 (ja) | 1990-08-03 |
Family
ID=16503733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20524184A Granted JPS6182533A (ja) | 1984-09-28 | 1984-09-28 | インバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182533A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0366530A2 (en) * | 1988-10-24 | 1990-05-02 | Fujitsu Limited | Josephson memory circuit |
| US5051627A (en) * | 1989-12-29 | 1991-09-24 | Trw Inc. | Superconducting nonhysteretic logic design |
| US5164618A (en) * | 1991-08-14 | 1992-11-17 | Westinghouse Electric Corp. | Superconducting gate array cells |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563134A (en) * | 1978-11-07 | 1980-05-13 | Nippon Telegr & Teleph Corp <Ntt> | Logic circuit using josephson element |
| JPS57191066U (ja) * | 1981-05-29 | 1982-12-03 |
-
1984
- 1984-09-28 JP JP20524184A patent/JPS6182533A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563134A (en) * | 1978-11-07 | 1980-05-13 | Nippon Telegr & Teleph Corp <Ntt> | Logic circuit using josephson element |
| JPS57191066U (ja) * | 1981-05-29 | 1982-12-03 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0366530A2 (en) * | 1988-10-24 | 1990-05-02 | Fujitsu Limited | Josephson memory circuit |
| US5051627A (en) * | 1989-12-29 | 1991-09-24 | Trw Inc. | Superconducting nonhysteretic logic design |
| US5164618A (en) * | 1991-08-14 | 1992-11-17 | Westinghouse Electric Corp. | Superconducting gate array cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234530B2 (ja) | 1990-08-03 |
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