JPH0516772B2 - - Google Patents
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- JPH0516772B2 JPH0516772B2 JP60087927A JP8792785A JPH0516772B2 JP H0516772 B2 JPH0516772 B2 JP H0516772B2 JP 60087927 A JP60087927 A JP 60087927A JP 8792785 A JP8792785 A JP 8792785A JP H0516772 B2 JPH0516772 B2 JP H0516772B2
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- gate circuit
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- 238000000926 separation method Methods 0.000 claims description 10
- 230000005668 Josephson effect Effects 0.000 claims description 8
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はジヨセフソン効果を用いた入出力分離
回路に関する。
回路に関する。
（従来技術とその問題点）
ジヨセフソン接合と抵抗とよりなる電流注入型
論理ゲート回路としては、いくつかの回路型式が
提案されており、その１例はアプライド、フイジ
ツクス、レターズ誌（Applied Physics Letters）
第40巻、第８号、第741〜744頁に示される抵抗結
合型ジヨセフソン論理回路である。
論理ゲート回路としては、いくつかの回路型式が
提案されており、その１例はアプライド、フイジ
ツクス、レターズ誌（Applied Physics Letters）
第40巻、第８号、第741〜744頁に示される抵抗結
合型ジヨセフソン論理回路である。
第２図は従来例である和の論理を行なう電流注
入型論理ゲート回路の回路図を示す。該論理ゲー
トは各々臨界電流値2IO／３，IO，Oをもつ３つ
の接合１０，１１，１２、同一の抵抗値ｒをもつ
４つの抵抗１３〜１６からなつている。該論理ゲ
ート回路は電源電流供給端子１７よりゲート電流
Igが供給され、Igは抵抗１３，１５で２等分され
た後、接合１１，１２を通つて、接地１８へ流れ
込む。この状態で入力電流Iioが入力端子１９より
注入されると、接合１１，１２がこの順に零電圧
状態から高抵抗状態にスイツチし、ゲート電流Ig
は主に接合１０、抵抗１６を通つて接地に流れる
ようになる。この時、接合１０を流れる電流が臨
界電流値2IO／３を越えると、接合１０は高抵抗
状態にスイツチし、ゲート電流Igは出力端子２０
に流れ出し、また入力電流Iioは入力端子より抵抗
１６を通つて接地に流れ、入出力分離が果たされ
るとともにゲート回路のスイツチングが完了す
る。上記の説明より該ゲート回路のスイツチング
動作中、入力抵抗１６には接合１０がスイツチす
る直前に最大となるio＋２O／３という値の電
流が流れることがわかる。
入型論理ゲート回路の回路図を示す。該論理ゲー
トは各々臨界電流値2IO／３，IO，Oをもつ３つ
の接合１０，１１，１２、同一の抵抗値ｒをもつ
４つの抵抗１３〜１６からなつている。該論理ゲ
ート回路は電源電流供給端子１７よりゲート電流
Igが供給され、Igは抵抗１３，１５で２等分され
た後、接合１１，１２を通つて、接地１８へ流れ
込む。この状態で入力電流Iioが入力端子１９より
注入されると、接合１１，１２がこの順に零電圧
状態から高抵抗状態にスイツチし、ゲート電流Ig
は主に接合１０、抵抗１６を通つて接地に流れる
ようになる。この時、接合１０を流れる電流が臨
界電流値2IO／３を越えると、接合１０は高抵抗
状態にスイツチし、ゲート電流Igは出力端子２０
に流れ出し、また入力電流Iioは入力端子より抵抗
１６を通つて接地に流れ、入出力分離が果たされ
るとともにゲート回路のスイツチングが完了す
る。上記の説明より該ゲート回路のスイツチング
動作中、入力抵抗１６には接合１０がスイツチす
る直前に最大となるio＋２O／３という値の電
流が流れることがわかる。
第３図は第２図の和の論理ゲート回路をフア
ン・イン２、フアン・アウト２の構成で接続した
ものである。図中、２１，２２，２３は該論理ゲ
ート回路を示し、１７，１９，２０は各々第１図
同様、電源電流供給端子、入力端子、出力端子を
表わす。ゲート２１とゲート２２は線路２４、負
荷抵抗２５、ゲート２３とゲート２２は線路２
６、負荷抵抗２７を通じて各々接続されている。
ゲート２１が入力電流Iioの印加により電圧状態に
スイツチすると、ゲート電流Igは出力電流となり
等分されて、その一方が線路２４、抵抗２５を流
れ、ゲート２２に入力される。この結果、ゲート
２２は電圧状態へスイツチするが、この時ゲート
２３は零電圧状態であり、抵抗２７はゲート回路
２２の入力端子１９より、ゲート回路２３の前記
ジヨセフソン接合１２を通つて接地されているこ
とになる。このため、第２図のゲート回路の動作
において説明したスイツチング動作中に入力抵抗
１６に流れる電流Iio＋2IO／３＝Ig／２＋2IO／３
は入力抵抗１６と負荷抵抗２７に、両者の抵抗比
に従つた大きさで分流され流れ込む。通常の設計
では入力抵抗１６の抵抗値ｒと負荷抵抗２７の抵
抗値rLの比ｒ／rLは１／10程度なのでゲート２２
のスイツチング動作中、ゲート２３には線路２６
を通つてゲート２３の前記ジヨセフソン接合１２
に（Ig／２＋2IO／３）／10の大きさのリーク電
流が流れ込むことになる。前記接合１２にはゲー
ト電流Igの印加により既にIg／２の大きさの電流
が流れているので、前記リーク電流により前記ジ
ヨセフソン接合１２がスイツチしないためには （Ig／２＋2IO／３）／10＜IO−Ig／２ 即ち、Ig＜1.7Oにゲート電流を設定しておく
必要がある。もし、ゲート電流gを1.7IO以上に
設定すると、前記リーク電流により前記ゲート回
路２３の前記接合１２が電圧状態にスイツチし、
ゲート電流gが前記ゲート２３の前記接合１１
に集中して流れるようになり、接合１１がスイツ
チする。続いて、ゲート電流Igは前記ゲート２３
の前記接合１０に集中して流れ、接合１０も電圧
状態にスイツチし、ゲート電流Igは、ゲート回路
２３の出力電流として線路２６，２８に流れるよ
うになる。これは前記ゲート２３が入力電流が印
加されていないにもかかわらず、出力電流を出力
したこをに対応し、ゲート回路が誤動作をしたこ
とになる。このようなリーク電流によるゲート回
路の誤動作が生じなければ、ゲート回路のゲート
電流Igは2IOまで増大させても正常動作が保証さ
れるわけなので、上記のリーク電流による誤動作
はゲートの動作マージンを著しく制限しているこ
とになる。これを防ぐためには負荷抵抗値rLと入
力抵抗ｒとの比を大きく取ればよいわけだが、ゲ
ートの出力電流を十分に取るために負荷抵抗値rL
とゲート電流gとの積は超電導体材料固有の量
であるギヤツプ電圧Vg以下に設定しなければな
らず、また入力抵抗ｒを下げることも、文献電子
通信学会電子デバイス研究会資料ED83−51号、
第39頁に述べられている如く、ゲートのスイツチ
ング時間を増大させることになり、ジヨセフソン
効果を用いたゲート回路のもつ高速スイツチング
特性を著しく損なうことになる。
ン・イン２、フアン・アウト２の構成で接続した
ものである。図中、２１，２２，２３は該論理ゲ
ート回路を示し、１７，１９，２０は各々第１図
同様、電源電流供給端子、入力端子、出力端子を
表わす。ゲート２１とゲート２２は線路２４、負
荷抵抗２５、ゲート２３とゲート２２は線路２
６、負荷抵抗２７を通じて各々接続されている。
ゲート２１が入力電流Iioの印加により電圧状態に
スイツチすると、ゲート電流Igは出力電流となり
等分されて、その一方が線路２４、抵抗２５を流
れ、ゲート２２に入力される。この結果、ゲート
２２は電圧状態へスイツチするが、この時ゲート
２３は零電圧状態であり、抵抗２７はゲート回路
２２の入力端子１９より、ゲート回路２３の前記
ジヨセフソン接合１２を通つて接地されているこ
とになる。このため、第２図のゲート回路の動作
において説明したスイツチング動作中に入力抵抗
１６に流れる電流Iio＋2IO／３＝Ig／２＋2IO／３
は入力抵抗１６と負荷抵抗２７に、両者の抵抗比
に従つた大きさで分流され流れ込む。通常の設計
では入力抵抗１６の抵抗値ｒと負荷抵抗２７の抵
抗値rLの比ｒ／rLは１／10程度なのでゲート２２
のスイツチング動作中、ゲート２３には線路２６
を通つてゲート２３の前記ジヨセフソン接合１２
に（Ig／２＋2IO／３）／10の大きさのリーク電
流が流れ込むことになる。前記接合１２にはゲー
ト電流Igの印加により既にIg／２の大きさの電流
が流れているので、前記リーク電流により前記ジ
ヨセフソン接合１２がスイツチしないためには （Ig／２＋2IO／３）／10＜IO−Ig／２ 即ち、Ig＜1.7Oにゲート電流を設定しておく
必要がある。もし、ゲート電流gを1.7IO以上に
設定すると、前記リーク電流により前記ゲート回
路２３の前記接合１２が電圧状態にスイツチし、
ゲート電流gが前記ゲート２３の前記接合１１
に集中して流れるようになり、接合１１がスイツ
チする。続いて、ゲート電流Igは前記ゲート２３
の前記接合１０に集中して流れ、接合１０も電圧
状態にスイツチし、ゲート電流Igは、ゲート回路
２３の出力電流として線路２６，２８に流れるよ
うになる。これは前記ゲート２３が入力電流が印
加されていないにもかかわらず、出力電流を出力
したこをに対応し、ゲート回路が誤動作をしたこ
とになる。このようなリーク電流によるゲート回
路の誤動作が生じなければ、ゲート回路のゲート
電流Igは2IOまで増大させても正常動作が保証さ
れるわけなので、上記のリーク電流による誤動作
はゲートの動作マージンを著しく制限しているこ
とになる。これを防ぐためには負荷抵抗値rLと入
力抵抗ｒとの比を大きく取ればよいわけだが、ゲ
ートの出力電流を十分に取るために負荷抵抗値rL
とゲート電流gとの積は超電導体材料固有の量
であるギヤツプ電圧Vg以下に設定しなければな
らず、また入力抵抗ｒを下げることも、文献電子
通信学会電子デバイス研究会資料ED83−51号、
第39頁に述べられている如く、ゲートのスイツチ
ング時間を増大させることになり、ジヨセフソン
効果を用いたゲート回路のもつ高速スイツチング
特性を著しく損なうことになる。
（発明の目的）
本発明の目的は論理ゲート回路を広いゲート電
流マージンで動作させることができる、ジヨセフ
ソン効果を用いた入出力分離回路を提供すること
にある。
流マージンで動作させることができる、ジヨセフ
ソン効果を用いた入出力分離回路を提供すること
にある。
（発明の構成）
本発明によれば複数個の前段論理ゲート回路の
出力端子と次段論理ゲート回路の入力端子とを接
続するジヨセフソン効果を用いた入出力分離回路
において、前記出力端子に第１の抵抗を接続し、
該第１の抵抗の他の一端に第２の抵抗を接続し、
該第２の抵抗の他の一端を前記入力端子に接続
し、前記第１の抵抗と第２の抵抗の接続点と接地
との間に、前記前段論理ゲート回路の出力電流よ
りも小さく、且つ前記次段論理ゲート回路が電圧
状態にスイツチした際に、その入力端子から零電
圧状態の前記前段論理ゲート回路の出力端子に向
かつて流れるリーク電流よりも大きな臨界電流値
を持つジヨセフソン結合を接続したことを特徴と
するジヨセフソン効果を用いた入出力分離回路が
得られる。
出力端子と次段論理ゲート回路の入力端子とを接
続するジヨセフソン効果を用いた入出力分離回路
において、前記出力端子に第１の抵抗を接続し、
該第１の抵抗の他の一端に第２の抵抗を接続し、
該第２の抵抗の他の一端を前記入力端子に接続
し、前記第１の抵抗と第２の抵抗の接続点と接地
との間に、前記前段論理ゲート回路の出力電流よ
りも小さく、且つ前記次段論理ゲート回路が電圧
状態にスイツチした際に、その入力端子から零電
圧状態の前記前段論理ゲート回路の出力端子に向
かつて流れるリーク電流よりも大きな臨界電流値
を持つジヨセフソン結合を接続したことを特徴と
するジヨセフソン効果を用いた入出力分離回路が
得られる。
（構成の詳細な説明、実施例）
以下、本発明を図面を用いて説明する。第１図
は本以明の一実施例であるジヨセフソン効果を用
いた入出力分離回路を説明するための図である。
本実施例ではフアン・インを２とした論理ゲート
回路を想定している。図中に示される３個の電流
注入型ゲート回路３０，３１，３２の各々は例え
ば第２図に等価回路で示した論理ゲート回路と同
一の回路構造を持つものと想定する。論理ゲート
回路３２の入力端子１９には第２の抵抗である抵
抗３３，３４が接続され、さらに該抵抗３３，３
４には各々の一端が接地されたジヨセフソン接合
３５，３６が接続され、該接続点３７，３８には
第１の抵抗である抵抗３９，４０を介して前段の
ゲート回路３０，３１の出力端子が接続される。
は本以明の一実施例であるジヨセフソン効果を用
いた入出力分離回路を説明するための図である。
本実施例ではフアン・インを２とした論理ゲート
回路を想定している。図中に示される３個の電流
注入型ゲート回路３０，３１，３２の各々は例え
ば第２図に等価回路で示した論理ゲート回路と同
一の回路構造を持つものと想定する。論理ゲート
回路３２の入力端子１９には第２の抵抗である抵
抗３３，３４が接続され、さらに該抵抗３３，３
４には各々の一端が接地されたジヨセフソン接合
３５，３６が接続され、該接続点３７，３８には
第１の抵抗である抵抗３９，４０を介して前段の
ゲート回路３０，３１の出力端子が接続される。
ここで前記各接続点３７，３８から入力される
入力電流の大きさをIioとすると、前記ジヨセフソ
ン接合３５，３６の臨界電流値I1は （Iio＋2IO／３）ｒ／R′L＋ｒ＜I1＜Iio を満足するように選ばれる。ここで２O／３は
接合１０の臨界電流値、ｒは抵抗１６の抵抗値、
R′Lは抵抗３３，３４の抵抗値である。前段のゲ
ート回路３０，３１のどちらか、例えば３０が電
圧状態にスイツチすると出力電流は前記接合３５
に流れ込む。上記の条件式よりこのときの出力電
流の大きさIioは接合３５の臨界電流値I1より大き
いので、接合３５はスイツチし、前段のゲート回
路３０の出力電流が入力端子１９より注入され、
ゲート回路３２のスイツチングが起きる。このス
イツチング動作中、抵抗１６および抵抗３４に流
れる最大電流の総和は、第２図の従来例のゲート
回路の動作の説明で述べた通り、Iio＋2I0／３なの で、抵抗３４を通つて接合３６に流れ込む電流は
（Iio＋2IO／３）・ｒ／R′L＋ｒとなる。これは前記の
条件 式より、接合３６の臨界電流値I1よりも小さいの
で、接合３６は零電圧状態のままである。従つて
前記接続点３８より抵抗４０を介して接続された
ゲート回路３１には何もリーク電流は流れ込ま
ず、ゲート回路３１の誤動作スイツチングは起き
ない。本実施例のゲート回路を用い、第１図の構
成のような論理ゲート回路のネツトワークを作る
と想定し、Iio＝Ig／２，ｒ／R′L＋ｒ〜１／10なるパ
ラ メータを用いると、前記条件式は （g／２＋２O／３）１／10＜1＜g／２ となる。動作マージンを考慮した典型的なゲート
電流設定値g＝1.50を用いると前式は 0.14＜1／IO＜0.75となり、I10.45IO程度に接合３ ５，３６の臨界電流値を選べば良いことがわか
る。
入力電流の大きさをIioとすると、前記ジヨセフソ
ン接合３５，３６の臨界電流値I1は （Iio＋2IO／３）ｒ／R′L＋ｒ＜I1＜Iio を満足するように選ばれる。ここで２O／３は
接合１０の臨界電流値、ｒは抵抗１６の抵抗値、
R′Lは抵抗３３，３４の抵抗値である。前段のゲ
ート回路３０，３１のどちらか、例えば３０が電
圧状態にスイツチすると出力電流は前記接合３５
に流れ込む。上記の条件式よりこのときの出力電
流の大きさIioは接合３５の臨界電流値I1より大き
いので、接合３５はスイツチし、前段のゲート回
路３０の出力電流が入力端子１９より注入され、
ゲート回路３２のスイツチングが起きる。このス
イツチング動作中、抵抗１６および抵抗３４に流
れる最大電流の総和は、第２図の従来例のゲート
回路の動作の説明で述べた通り、Iio＋2I0／３なの で、抵抗３４を通つて接合３６に流れ込む電流は
（Iio＋2IO／３）・ｒ／R′L＋ｒとなる。これは前記の
条件 式より、接合３６の臨界電流値I1よりも小さいの
で、接合３６は零電圧状態のままである。従つて
前記接続点３８より抵抗４０を介して接続された
ゲート回路３１には何もリーク電流は流れ込ま
ず、ゲート回路３１の誤動作スイツチングは起き
ない。本実施例のゲート回路を用い、第１図の構
成のような論理ゲート回路のネツトワークを作る
と想定し、Iio＝Ig／２，ｒ／R′L＋ｒ〜１／10なるパ
ラ メータを用いると、前記条件式は （g／２＋２O／３）１／10＜1＜g／２ となる。動作マージンを考慮した典型的なゲート
電流設定値g＝1.50を用いると前式は 0.14＜1／IO＜0.75となり、I10.45IO程度に接合３ ５，３６の臨界電流値を選べば良いことがわか
る。
（発明の効果）
以上、本発明によるジヨセフソン効果を用いた
入出力分離回路を用いれば、フアン・インが複数
のゲート回路がスイツチした時に生ずるリーク電
流が該ゲート回路の入力端子に抵抗を介して接続
されたジヨセフソン接合により吸収されるので、
該ゲート回路の入力端子と接続される前段の、零
電圧状態にあるゲート回路には出力側から何らリ
ーク電流は注入されず、ゲート回路のゲート電流
値Igを入力電流が印加されない時のゲート回路の
ゲート電流しきい値n（前記実施例においては
2IO）まで上げることができ、ゲート回路を広い
ゲート電流マージンで動作させることができる。
また本発明では、この目的を入力抵抗値を下げる
ことなく実現できるので、ゲート回路の遅延時間
を増大させることもない。
入出力分離回路を用いれば、フアン・インが複数
のゲート回路がスイツチした時に生ずるリーク電
流が該ゲート回路の入力端子に抵抗を介して接続
されたジヨセフソン接合により吸収されるので、
該ゲート回路の入力端子と接続される前段の、零
電圧状態にあるゲート回路には出力側から何らリ
ーク電流は注入されず、ゲート回路のゲート電流
値Igを入力電流が印加されない時のゲート回路の
ゲート電流しきい値n（前記実施例においては
2IO）まで上げることができ、ゲート回路を広い
ゲート電流マージンで動作させることができる。
また本発明では、この目的を入力抵抗値を下げる
ことなく実現できるので、ゲート回路の遅延時間
を増大させることもない。
第１図は本発明のジヨセフソン効果を用いた入
出力分離回路から構成されるネツトワークを説明
するための回路図、第２図は電流注入型論理ゲー
ト回路の従来例を説明するための回路図、第３図
は従来例の電流注入型論理ゲート回路から構成さ
れるネツトワークを説明するための回路図であ
る。 １０，１１，１２……ジヨセフソン接合、１
３，１４，１５，１６……抵抗、１７……電源電
流供給端子、１８……接地、１９……入力端子、
２０……出力端子、２１，２２，２３……電流注
入型論理ゲート回路、２４，２６，２８……出力
線、２５，２７……負荷抵抗、３０，３１，３２
……電流注入型論理ゲート回路、３３，３４，３
９，４０……抵抗、３５，３６……ジヨセフソン
接合、３７，３８……接続点。
出力分離回路から構成されるネツトワークを説明
するための回路図、第２図は電流注入型論理ゲー
ト回路の従来例を説明するための回路図、第３図
は従来例の電流注入型論理ゲート回路から構成さ
れるネツトワークを説明するための回路図であ
る。 １０，１１，１２……ジヨセフソン接合、１
３，１４，１５，１６……抵抗、１７……電源電
流供給端子、１８……接地、１９……入力端子、
２０……出力端子、２１，２２，２３……電流注
入型論理ゲート回路、２４，２６，２８……出力
線、２５，２７……負荷抵抗、３０，３１，３２
……電流注入型論理ゲート回路、３３，３４，３
９，４０……抵抗、３５，３６……ジヨセフソン
接合、３７，３８……接続点。
Claims (1)
- １ 複数個ある前段論理ゲート回路の各々の出力
端子と次段論理ゲート回路の入力端子とを接続す
るジヨセフソン効果を用いた入出力分離回路にお
いて、前記出力端子に第１の抵抗を接続し、この
第１の抵抗の他の一端に第２の抵抗を接続し、こ
の第２の抵抗の他の一端を前記入力端子に接続
し、前記第１の抵抗と第２の抵抗の接続点と接地
との間に、前記前段論理ゲート回路の出力電流よ
りも小さく、且つ前記次段論理ゲート回路が電圧
状態にスイツチした際に、その入力端子から零電
圧状態の前記前段論理ゲート回路の出力端子に向
かつて流れるリーク電流よりも大きな臨界電流値
を持つジヨセフソン接合を接続したことを特徴と
するジヨセフソン効果を用いた入出力分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087927A JPS61274422A (ja) | 1985-04-24 | 1985-04-24 | ジョセフソン効果を用いた入出力分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087927A JPS61274422A (ja) | 1985-04-24 | 1985-04-24 | ジョセフソン効果を用いた入出力分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61274422A JPS61274422A (ja) | 1986-12-04 |
| JPH0516772B2 true JPH0516772B2 (ja) | 1993-03-05 |
Family
ID=13928548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087927A Granted JPS61274422A (ja) | 1985-04-24 | 1985-04-24 | ジョセフソン効果を用いた入出力分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274422A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181725A (ja) * | 1983-03-31 | 1984-10-16 | Agency Of Ind Science & Technol | 抵抗結合形ジヨセフソンデコ−ダ |
| JPS59185428A (ja) * | 1983-04-05 | 1984-10-22 | Agency Of Ind Science & Technol | 抵抗結合形ジヨセフソンデコ−ダ回路 |
-
1985
- 1985-04-24 JP JP60087927A patent/JPS61274422A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181725A (ja) * | 1983-03-31 | 1984-10-16 | Agency Of Ind Science & Technol | 抵抗結合形ジヨセフソンデコ−ダ |
| JPS59185428A (ja) * | 1983-04-05 | 1984-10-22 | Agency Of Ind Science & Technol | 抵抗結合形ジヨセフソンデコ−ダ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61274422A (ja) | 1986-12-04 |
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