JPH0218619B2 - - Google Patents
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- Publication number
- JPH0218619B2 JPH0218619B2 JP57219196A JP21919682A JPH0218619B2 JP H0218619 B2 JPH0218619 B2 JP H0218619B2 JP 57219196 A JP57219196 A JP 57219196A JP 21919682 A JP21919682 A JP 21919682A JP H0218619 B2 JPH0218619 B2 JP H0218619B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- josephson
- input signal
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は超電導素子、特にジヨセフソン素子を
使つたスイツチ回路に関する。
使つたスイツチ回路に関する。
ジヨセフソン素子を使つた回路に直接電流を注
入してスイツチさせる、いわゆる電流注入形の回
路は、磁束を回路に鎖交させないため、回路面積
が小さく、磁束を発生するコントロール配線も不
要なため、高集積化を向いている。第１図は従来
技術による電流注入形回路の例である。以下に第
１図を使つて従来技術による電流注入形回路の動
作原理とその欠点について説明する。第１図に示
す回路は第１図のジヨセフソン素子１０１と第１
の抵抗１０３を直列接続し、その中点を入力端子
１０８に接続し第１の抵抗１０３の１端子を接地
した回路と、第２のジヨセフソン素子１０２と第
２の抵抗１０４を直列接続し、その中点を負荷抵
抗１０６を介して接地し、第２のジヨセフソン素
子１０２の１端を接地した回路を並列に接続し、
その接続点に抵抗１０５、電源線１０７を介して
電流を供給する構造をしている。第１のジヨセフ
ソン素子１０１と第２のジヨセフソン素子１０２
の最大超電導トンネル電流を各々Im1、Im2とし、
第１の抵抗１０３と第２の抵抗１０４の抵抗値を
各々R1、R2とすれば、第１図に示す回路の設計
条件は Im2／Im1＝R1／R2＝Ｋ ………(1) である。第１、第２のジヨセフソン素子１０１，
１０２とも超電導状態にある時に端子１０８を介
して流れ込む入力信号電流Icと、抵抗１０５を介
して流れ込むゲート電流Igと、第１、第２ジヨセ
フソン素子１０１，１０２に流れる電流I1、I2の
関係は、 I1＝R2／R1＋R2Ig−R1／R1＋R2Ic ＝１／Ｋ＋１Ig−Ｋ／Ｋ＋１Ic ………(2) I2＝R1／R1＋R2（Ig＋Ic） ＝Ｋ／Ｋ＋１（Ig＋Ic） ………(3) となる。第１図の回路では入力信号電流Icを増加
すると、まず第２のジヨセフソン素子１０２が電
圧状態に遷移し、そのため第２のジヨセフソン素
子１０２に流れていた電流が第１のジヨセフソン
素子１０１に流れこみ第１のジヨセフソン素子１
０１を電圧状態に遷移させて、ゲート電流Igを負
荷抵抗１０６に流すのがスイツチ動作の原理であ
る。そのため第１、第２のジヨセフソン素子１０
１，１０２が超電導状態にあるためには I2＝Ｋ／Ｋ＋１（Ig＋Ic）≦KIm1 ………(4) でなければならない。第２図は(4)式の関係をグラ
フに示した図でいわゆるしきい値直線を示してい
る。(4)式で現わされる領域は第２図でIc＝０の時
Ig＝Im1＋Im2となり、勾配が−１で表わされる
直線より小さい部分である。回路は入力信号電流
Ic＝０の場合の動作点はＡ点にあつて第１、第２
のジヨセフソン素子は超電導状態にあるが、入力
信号電流が印加されると動作点はＢ点に移り、第
１、第２のジヨセフソン素子は電圧状態に移るよ
うに入力信号電流Icとゲート電流Igを決める。一
般にスイツチ回路ではゲート電流Igが負荷を流
れ、それが次段の回路を駆動する入力信号電流と
なるため、ゲート電流Igが大きく、入力信号電流
Icが小さくても動作する回路が動作余裕を広く取
れる。第１図に示す回路ではゲート電流Igを増加
するためには第１、第２のジヨセフソン素子１０
１，１０２の最大超電導トンネル電流Im1、Im2
を増加させる必要がある。しかし第１図に示す回
路のいき値直線の勾配は、第２図に示すようにＫ
の値にかかわらず−１である。そのため第１、第
２のジヨセフソン素子１０１，１０２の最大超電
導トンネル電流Im1、Im2を増加しても、スイツ
チさせるために必要な入力信号電流はIm1、Im2
に比例して増加するので、第１図に示す回路の動
作余裕を広くすることはできない欠点がある。
入してスイツチさせる、いわゆる電流注入形の回
路は、磁束を回路に鎖交させないため、回路面積
が小さく、磁束を発生するコントロール配線も不
要なため、高集積化を向いている。第１図は従来
技術による電流注入形回路の例である。以下に第
１図を使つて従来技術による電流注入形回路の動
作原理とその欠点について説明する。第１図に示
す回路は第１図のジヨセフソン素子１０１と第１
の抵抗１０３を直列接続し、その中点を入力端子
１０８に接続し第１の抵抗１０３の１端子を接地
した回路と、第２のジヨセフソン素子１０２と第
２の抵抗１０４を直列接続し、その中点を負荷抵
抗１０６を介して接地し、第２のジヨセフソン素
子１０２の１端を接地した回路を並列に接続し、
その接続点に抵抗１０５、電源線１０７を介して
電流を供給する構造をしている。第１のジヨセフ
ソン素子１０１と第２のジヨセフソン素子１０２
の最大超電導トンネル電流を各々Im1、Im2とし、
第１の抵抗１０３と第２の抵抗１０４の抵抗値を
各々R1、R2とすれば、第１図に示す回路の設計
条件は Im2／Im1＝R1／R2＝Ｋ ………(1) である。第１、第２のジヨセフソン素子１０１，
１０２とも超電導状態にある時に端子１０８を介
して流れ込む入力信号電流Icと、抵抗１０５を介
して流れ込むゲート電流Igと、第１、第２ジヨセ
フソン素子１０１，１０２に流れる電流I1、I2の
関係は、 I1＝R2／R1＋R2Ig−R1／R1＋R2Ic ＝１／Ｋ＋１Ig−Ｋ／Ｋ＋１Ic ………(2) I2＝R1／R1＋R2（Ig＋Ic） ＝Ｋ／Ｋ＋１（Ig＋Ic） ………(3) となる。第１図の回路では入力信号電流Icを増加
すると、まず第２のジヨセフソン素子１０２が電
圧状態に遷移し、そのため第２のジヨセフソン素
子１０２に流れていた電流が第１のジヨセフソン
素子１０１に流れこみ第１のジヨセフソン素子１
０１を電圧状態に遷移させて、ゲート電流Igを負
荷抵抗１０６に流すのがスイツチ動作の原理であ
る。そのため第１、第２のジヨセフソン素子１０
１，１０２が超電導状態にあるためには I2＝Ｋ／Ｋ＋１（Ig＋Ic）≦KIm1 ………(4) でなければならない。第２図は(4)式の関係をグラ
フに示した図でいわゆるしきい値直線を示してい
る。(4)式で現わされる領域は第２図でIc＝０の時
Ig＝Im1＋Im2となり、勾配が−１で表わされる
直線より小さい部分である。回路は入力信号電流
Ic＝０の場合の動作点はＡ点にあつて第１、第２
のジヨセフソン素子は超電導状態にあるが、入力
信号電流が印加されると動作点はＢ点に移り、第
１、第２のジヨセフソン素子は電圧状態に移るよ
うに入力信号電流Icとゲート電流Igを決める。一
般にスイツチ回路ではゲート電流Igが負荷を流
れ、それが次段の回路を駆動する入力信号電流と
なるため、ゲート電流Igが大きく、入力信号電流
Icが小さくても動作する回路が動作余裕を広く取
れる。第１図に示す回路ではゲート電流Igを増加
するためには第１、第２のジヨセフソン素子１０
１，１０２の最大超電導トンネル電流Im1、Im2
を増加させる必要がある。しかし第１図に示す回
路のいき値直線の勾配は、第２図に示すようにＫ
の値にかかわらず−１である。そのため第１、第
２のジヨセフソン素子１０１，１０２の最大超電
導トンネル電流Im1、Im2を増加しても、スイツ
チさせるために必要な入力信号電流はIm1、Im2
に比例して増加するので、第１図に示す回路の動
作余裕を広くすることはできない欠点がある。
本発明の目的は動作余裕の広い電流注入形スイ
ツチ回路を提供することにある。
ツチ回路を提供することにある。
本発明の特徴はゲート電流を供給する個所を２
つに分け、回路の動作余裕を広くしたことにあ
る。
つに分け、回路の動作余裕を広くしたことにあ
る。
以下に本発明を実施例を使つて説明する。第３
図は本発明の実施例である。第３図に示す回路は
第１図に示す第１のゲート電流Igに加えて回路の
第２のジヨセフソン素子１０２に抵抗２０１、電
源線２０２を介して第２のゲート電流I′gを流す
構造をしている。この構造では第１、第２のジヨ
セフソン素子１０１，１０２が電圧状態になつた
場合第１、第２のゲート電流Ig、I′gの和が負荷
抵抗に流れ込む。回路定数は以下に示す通りに決
める。
図は本発明の実施例である。第３図に示す回路は
第１図に示す第１のゲート電流Igに加えて回路の
第２のジヨセフソン素子１０２に抵抗２０１、電
源線２０２を介して第２のゲート電流I′gを流す
構造をしている。この構造では第１、第２のジヨ
セフソン素子１０１，１０２が電圧状態になつた
場合第１、第２のゲート電流Ig、I′gの和が負荷
抵抗に流れ込む。回路定数は以下に示す通りに決
める。
R1／R2＝Ｋ
Im2＝Ｋ・Im1＋I′g ………(5)
第１図に示した回路と同様に、入力信号電流Ic
と２つのゲート電流Ig、I′gの和に関するしきい
値直線は I2＝Ｋ／Ｋ＋１（Ic＋Ig）＋I′g＜Ｋ・Im1＋I′g ………(6) となり、変形すると Ig＋I′g＜（Ｋ＋１）Im1＋I′g ………(7) となる。第４図は(7)式のしきい値直線を示した図
である。第４図は第２図のしきい値直線を第２の
ゲート電流I′g分だけ上方にずらした形になつて
いる。そのため第１図に示す回路よりも等価的に
多くのゲート電流（Ig＋I′g）を流すことができ、
多くの出力電流を負荷抵抗１０６に流すことがで
きる。そのため第３図に示す回路は第１図に示す
回路に比べ、小さな入力信号でより多くの出力信
号電流を制御できる。そのため回路の動作余裕は
大きくなり、安定して動作させることが可能とな
る。
と２つのゲート電流Ig、I′gの和に関するしきい
値直線は I2＝Ｋ／Ｋ＋１（Ic＋Ig）＋I′g＜Ｋ・Im1＋I′g ………(6) となり、変形すると Ig＋I′g＜（Ｋ＋１）Im1＋I′g ………(7) となる。第４図は(7)式のしきい値直線を示した図
である。第４図は第２図のしきい値直線を第２の
ゲート電流I′g分だけ上方にずらした形になつて
いる。そのため第１図に示す回路よりも等価的に
多くのゲート電流（Ig＋I′g）を流すことができ、
多くの出力電流を負荷抵抗１０６に流すことがで
きる。そのため第３図に示す回路は第１図に示す
回路に比べ、小さな入力信号でより多くの出力信
号電流を制御できる。そのため回路の動作余裕は
大きくなり、安定して動作させることが可能とな
る。
本発明の実施例ではジヨセフソン素子として何
ら規定しなかつたが、ジヨセフソン素子はジヨセ
フソン接合でもジヨセフソン干渉計でも良いこと
は明らかである。また第１、第２のゲート電流
Ig、I′gを供給する電源線１０７，２０２を別別
にもうけたが、電源線を共通にできることは明ら
かである。
ら規定しなかつたが、ジヨセフソン素子はジヨセ
フソン接合でもジヨセフソン干渉計でも良いこと
は明らかである。また第１、第２のゲート電流
Ig、I′gを供給する電源線１０７，２０２を別別
にもうけたが、電源線を共通にできることは明ら
かである。
以上説明したように、本発明によれば従来回路
に比べ小さい入力信号電流でより大きな出力電流
を制御できる電流注入形のスイツチ回路を提供す
ることができる。そのため回路の動作余裕は飛躍
的に大きくなり、この回路を採用した集積回路を
含む論理システムは安定して動作することになり
本発明の効果は非常に大きい。
に比べ小さい入力信号電流でより大きな出力電流
を制御できる電流注入形のスイツチ回路を提供す
ることができる。そのため回路の動作余裕は飛躍
的に大きくなり、この回路を採用した集積回路を
含む論理システムは安定して動作することになり
本発明の効果は非常に大きい。
第１図は従来の電流注入形スイツチ回路の一例
を示す回路図、第２図は従来の回路例のしきい値
特性図、第３図は本発明の注入形スイツチ回路の
一実施例を示す回路図、第４図は本発明の回路の
しきい値特性図である。 １０１，１０２……ジヨセフソン素子、１０
３，１０４……抵抗、１０５……抵抗、１０６…
…負荷抵抗、１０７……電源線、２０１……抵
抗、２０２……電源線。
を示す回路図、第２図は従来の回路例のしきい値
特性図、第３図は本発明の注入形スイツチ回路の
一実施例を示す回路図、第４図は本発明の回路の
しきい値特性図である。 １０１，１０２……ジヨセフソン素子、１０
３，１０４……抵抗、１０５……抵抗、１０６…
…負荷抵抗、１０７……電源線、２０１……抵
抗、２０２……電源線。
Claims (1)
- １ 第１のジヨセフソン素子と第１の抵抗を直列
接続しその接続点を入力端子として入力信号電流
を流す構造を持つ第１の回路と、第２のジヨセフ
ソン素子と第２の抵抗を直列接続しその接続点を
負荷に接続した第２の回路を並列接続して構成し
た回路であつて、該並列接続した回路に電流を流
す手段と、上記第２のジヨセフソン素子に電流を
流す手段を別に設け、上記入力端子に入力信号電
流を流したとき、上記負荷に上記電流を流す手段
からの電流を流すように構成したことを特徴とす
る電流注入形ジヨセフソンスイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219196A JPS59110224A (ja) | 1982-12-16 | 1982-12-16 | 電流注入形ジヨセフソンスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219196A JPS59110224A (ja) | 1982-12-16 | 1982-12-16 | 電流注入形ジヨセフソンスイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59110224A JPS59110224A (ja) | 1984-06-26 |
| JPH0218619B2 true JPH0218619B2 (ja) | 1990-04-26 |
Family
ID=16731711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57219196A Granted JPS59110224A (ja) | 1982-12-16 | 1982-12-16 | 電流注入形ジヨセフソンスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110224A (ja) |
-
1982
- 1982-12-16 JP JP57219196A patent/JPS59110224A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59110224A (ja) | 1984-06-26 |
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