JPS61230426A

JPS61230426A - ジヨセフソン直結型否定回路

Info

Publication number: JPS61230426A
Application number: JP60070109A
Authority: JP
Inventors: Shuichi Nagasawa; 秀一永沢
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1985-04-04
Filing date: 1985-04-04
Publication date: 1986-10-14
Also published as: JPH0257378B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ジョセフソン効果を用いた論理ゲート回路に
関し、より具体的には否定の論理を行う電流注入型の論
理ゲート回路に関する。

（従来技術とその問題点）データ入力信号の′１°”ｅｌＱＩＩに対して、その補
信号″□ｎ、　ｎ１ｔｌを発生する否定回路は、論理装
置やメモリ装置の信号の補信号発生器として用いられて
いる。

従来、ジョセフソン素子を用いた否定回路としては、磁
界結合型論理和回路を用いた否定回路（アイビーエム・
テクニカル・デスクロージャー・プルティン（ＩＢＭ　
ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌ
ｅｔｉｎ）第２２巻第１号１９７９年４０４〜４０５ペ
ージ）や抵抗結合型論理和回路を用いた否定回路（昭和
５８年度電子通信学会総合全国大会講演論文鳥分冊２．
４４８ページ）が知られている。

抵抗結合型論理和回路を用いた否定回路は、磁界結合型
論理和回路を用いた否定回路に比して、より高速動作、
高集積が可能であり、プロセス的にも作製が容易である
という利点を持つ。従ってここでは、従来例として抵抗
結合型論理和回路を用いた否定回路の説明を行なう。

電子通信学会総合全国大会講演論文集、分冊礼、４４８
ページで示された回路では、タイミング信号入力側の論
理回路として４接合抵抗結合型論理和回路を用いている
が、ここでは説明を簡単にするために、３接合抵抗結合
型論理和回路を用いた例について説明する。

第５図は、従来の抵抗接合型論理和回路を用いた否定回
路の一例を示した回路図である。

第５図の回路は、第１および第２のバイアス入力端子（
Ｂ１、　Ｂ２）と第１の信号入力端子（Ｉ１）と第１の
出力端？（Ｏ１）の４つの接続端子を有する第１の３接
合抵抗結合型論理利回路１００と、一端が前記第１の出
力端子（Ｏ１）に接続され他端が接地された負荷抵抗１
８と、第３および第４のバイアス電流入力端子（Ｂ３．
　Ｂ４）と第２の信号入力端子（Ｉ２）と第２の出力端
子（Ｏ２）の４つの接続端子を有する第２の３接合抵抗
結合型論理和回路２００とから構成され、前記第２のバ
イアス入力端子（Ｂ２）と前記第３のバイアス入力端子
（Ｂ３）が接続され、前記第４のバイアス入力端子（Ｂ
４）が接地された従来の抵抗結合型論理和回路を用いた
否定回路と、一端が前記第２の出力端子（Ｏ２）に接続
され、他端が設置された出力抵抗２８とから構成される
。

出力抵抗２８は、該否定回路の次段に接続される負荷回
路を等価抵抗で置き変えたものである。

第１の３接合抵抗結合型論理和回路１００は、ジョセフ
ソン接合１１〜１３とバイアス分流抵抗１４〜１６と入
出力分離抵抗１７とから構成される。

第２の３接合抵抗結合型論理和回路２００は、ジョセフ
ソン接合２１〜２３とバイアス分流抵抗２４〜２６と入
出力分離抵抗２７とから構成される。

第５図の否定回路の動作は以下の様にして行なわれる。

端子Ｂ１からバイアス電流を供給した状態で端子１１に
データ信号″′１”が入力されると、ジョセフソン接合
１１〜１３が電圧状態にスイッチし、高インピーダンス
状態になるため、バイアス電流の大部分は、負荷抵抗１
８を通って流れる。従って、ジョセフソン接合２１．２
２にバイアス電流が流れなくなるため、その後端子■２
にタイミング信号が入力されても、出力抵抗２８に電流
が流れない。以上の動作により、データ信号１１１１Ｉ
の補信号＋１０１１が得られる。

次に、データ信号゛０″が入力されたときには端子工１
より入力信号電流が入らないため、ジョセフソン接合１
１〜１３は電圧状態にスイッチしない。したがって、バ
イアス電流はジョセフソン接合１１．１２を通ってジョ
セフソン接合２１．２２に流れ続ける。この状態で端子
工２にタイミング信号が入力されるとジョセフソン接合
２１〜２３．１３は電圧状態にスイッチし、バイアス電
流は、出力抵抗２８に主人される。

以上の動作によりデータ信号″′０”の補信号“１”が
得られる。

該否定回路が広いバイアス電流の動作マージンおよび高
利得特性を持つためには、第１に、ジョセフソン接合１
１〜１３．２１〜２３は電圧状態にスイッチしたとき、
高インピーダンス状態になる必要がある。第１の条件は
、ジョセフソン接合１１〜１３゜２１〜２３の負荷線が
サブギャップ領域にあるように負荷抵抗１８および出力
抵抗２８の値ＲＩ、、　ＲＱを決定することにより求め
られる。ジョセフソン接合のギャップ電圧をＶＧ、臨界
電流値をＩＱとすると、負荷抵抗ＲＬおよび出力抵抗Ｒ
ＱはＲＬ、　ＲＯ＜ＶＧ　／　２ＩＯとなる。

該否定回路を高利得、高動作マージンにするための第２
の条件は、該否定回路を構成する３接合抵抗結合型論理
回路１００．２００の各々が、それぞれ論理和回路とし
て、広いバイアス電流の動作マージンおよび高利得特性
を持つことが必要である。入出力分離抵抗１７．２７の
抵抗値をそれぞれｒ３．ｒ４とする。

バイアス分流抵抗１４〜１６は同一抵抗値を持ち、その
□値をｒｌとする。バイアス分流抵抗２４〜２６は同一
抵抗値を持ち、その値をｒ２とする。この第２の条件は
、以下の様に表せる。

ｒ３４　ＲＬ、　ｒｌ＜　ｒ３ｒ４（も　、　ｒ２　＜　ｒ４前記第１の条件よりジョセフソン接合１１〜１３゜２１
〜２３は、電圧状態へのスイッチ時に高インピーダンス
状態になるため、ジョセフソン接合を通してのリーク電
流は無視できる。

前記第２の条件よりバイアス分流抵抗ｒ１．ｒ２は、そ
れぞれ負荷抵抗Ｒい出力抵抗Ｒ８比して十分率さいとす
ることができる。

これらの近似を行うことにより該否定回路の動作領域は
以下に示す条件より求めることができる。

Ｉｂ１　＋　ｒ３／　ＲＬ−””　１　＋　ＲＬ　／ｒ
ａ　＞”　””（条件３）Ｉｂ１　＋　ｒ、ＩＢ、＋　
ｒ３１Ｒ，”　”ＴＩ＋　Ｒ２／ｒ４＋　Ｒ，／Ｒｏ１
＋　ｒ、　／ＲＬ＞”　’　””条件５）’ｂ１＋Ｒ１
１ＲＬ’１＋ｒ４／Ｒｏ””１＋Ｒ３１ｒ４”Ｏ’　　
””条件６）但し上式において、砧はジョセフソン接合１１．１２．２１
゜２２の臨界電流値を、工σはジョセフソン接合１３．
２３の臨界電流値を、Ｉｂはバイアス電流値を、ｌ１ｎ
ｎはデーータ信号の電流値を、ｌ１ｎＴはタイミング信
号の電流値を示したものである。

ここで、（条件１）は、バイアス電流値Ｉｂのみでジョ
セフソン接合１１．１２が電圧状態にスイッチしない条
件、（条件２）は、バイアス電流が流れている状態で、
データ信号″′１′”の入力によりジョセフソン接合１
１が電圧状態にスイッチする条件、（条件３）は、ジョ
セフソン接合１１．１２が電圧状態にスイッチした状態
で、ジョセフソン接合１３が電圧状態にスイッチする条
件、（条件４）は、データ信号″０′”のときタイミン
グ信号の入力によりジョセフソン接合２１が電圧状態に
スイッチする条件、（条件５）は、ジョセフソン接合２
１．２２が電圧状態にスイッチした状態で、ジョセフソ
ン接合１３がジョセフソン接合２３よりも先に電圧状態
にスイッチする条件、（条件６）は、ジョセフソン接合
２１．２２．１３が電圧状態にスイッチした状態で、ジ
ョセフソン接合２３が電圧状態にスイッチする条件、（
条件７）は、ジョセフソン接合２２゜２３が電圧状態に
スイッチした状態で、ジョセフソン接合２３がジョセフ
ソン接合１３よりも先に電圧状態にスイッチする条件で
ある。但し、（条１＋５）（条件６）と（条件７）は、
どちらかが満たされればよい。

上記条件を考慮し、該否定回路が広いバイアス電流の動
作マージンおよび高利得特性を得るように、回路定数は
下記の様に決定されている。

ｒ、＝０．６ｏ、　ｒ２＝０．３ｏ、　ｒ３＝０．８ｎ
、　ｒ４＝０．８゜蜆＝３０．ＲＯ＝３０．　Ｉｏ＝０
．４５ｍＡ、　Ｉ。’＝０．３０ｍＡ第６図は、上記回
路定数を有する該否定回路の制御特性を示したものであ
る。縦軸はバイアス電流値、横軸は入力信号電流値であ
る。図中、直線１〜７は、それぞれ前記条件１〜７に対
応する。図で斜線で示した領域が該否定回路の正常動作
領域である。図より、信号入力電流が±３０％変化した
場合のバイアス電流の動作マージンは±２２％である。

図から知られる様に（条件６）が、従来の否定回路の動
作領域を大きく狭めていた。（条件６）は先に記した様
に、データ信号°′０′′のときに、タイミング信号の
入力により、ジョセフソン接合２１．２２．１３が電圧
状態にスイッチした後、ジョセフソン接合２３がスイッ
チする条件である。この入出力分離を目的としたジョセ
フソン接合２３が電圧状態にスイッチしにくいため、従
来の否定回路は、バイアス電流の動作マージンが小さく
なるという欠点があった。

（発明の目的）（本発明の目的は、前述した従来のジョセフソン否定回
路の欠点を除き、広いバイアス電流の動作類゛域をもつ
ジョセフソン否定回路を提供することにある。

（発明の構成）本発明によるジョセフソン直結型否定回路は、第１およ
び第２のバイアス電流入力端（Ｂ１、　Ｂ２）と第１の
信号入力端（Ｉ１）と第１の出力端（Ｏ１）の４つの接
続端を有し、一端が前記第２のバイアス電流入力端（Ｂ
２）に接続された少なくとも１個以上の第１のスイッチ
用ジョセフソン接合と、一端が前記第１の信号入力端（
Ｉ１）に接続された入出力分離用ジョセフソン接合と、
一端が前記第１の信号入力端（Ｉ１）に接続され他端が
接地された入出力分離抵抗とを少なくとも含む第１の電
流注入型論理回路と、第３および第４のバイアス電流入
力端（Ｂ３．　Ｂ４）と第２の信号入力端（Ｉ２）と第
２の出力端（ｏ２）の４つの接続端を有し、一端が前記
第４のバイアス電流入力端（Ｂ４）に接続された少なく
とも１個以上の第２のスイッチ用ジョセフソン接合と、
一端が前記第２のスイッチ用ジョセフソン接合の一つに
接続され他端が前記第２の信号入力端（Ｉ２）に接続さ
れた入力抵抗とを少な（ども含む第２の電流注入型論理
回路と、一端・が前記第１の出力端（Ｏ１）に接続され
他端が接地された負荷抵抗とから構成され、前記第２の
バイアス電流入力端（Ｂ２）と前記第３のバイアス電流
入力端（Ｂ３）が接続され、前記第４のバイアス電流入
力端（Ｂ４）が接地されたことを特徴とする。

（構成の詳細な説明）次に図面を参照して本発明の構成の詳細な説明を行う。

第１図は、本発明の基本の構成を示した回路図である。

第１図に示した本発明の基本回路は、第１および第２の
バイアス入力端子（Ｂ１、　Ｂ２）と第１の信号入力端
子（Ｉ１）と第１の出力端子（Ｏ１）の４つの接続端子
を有する第１の電流主人型理論回路１と、一端が前記第
１の出力端子（ｏｌ）に接続され他端が接地された負荷
抵抗２と、第３および第４のバイアス入力端子（Ｂ３゜
Ｂ４）と第２の信号入力端子（Ｉ２）と第２の出力端子
（Ｏ２）の４つの接続端子を有する第２の電流注入型理
論回路３とから構成され、前記第２のバイアス入力端子
（Ｂ２）と前記第３のバイアス入力端子（Ｂ３）が接続
され、前記第４のバイアス入力端子（Ｂ４）が接地に接
続された本発明によるジョセフソン直結型否定回路と、
一端が前記第２の出力端子（Ｏ２）に接続され他端が接
地された出力抵抗４とから構成される。

出力抵抗４は、該否定回路を論理装置やメモリ装置の中
で、信号の補信号発生器として用いた時に、該否定回路
の次段に接続された負荷回路を等価抵抗で置き変えたも
のである。前記第１の電流注入型論理回路１は、一端が
第１のバイアス入力端子（Ｂ１）および第１の出力端子
（Ｏ１）に接続され他端が第２のバイアス入力端子（Ｂ
２）に接続されたスイッチ用ジョセフソン接合５と、一
端が第１の信号入力端子（Ｉ１）に接続され他端が第１
のバイアス入力端子（Ｂ１）に接続された入出力分離用
ジョセフソン接合６と、一端が第１の信号入力端子（Ｉ
１）に接続され他端が接地された入出力分離抵抗７とか
ら構成される。

前記第２の電流注入型論理回路３は、一端が第３のバイ
アス入力端子（Ｂ３）および第２の出力端子（ｏ２）に
接続され他端が第４のバイアス入力端子（Ｂ４）に接続
されたスイッチ用ジョセフソン接合８と、一端が第２の
信号入力端子（Ｉ２）に接続され他端が第３のバイアス
入力端子（Ｂ３）に接続された入力抵抗９とから構成さ
れる装次に、第１図の本発明の基本回路の動作原理を説明する
。本発明の回路は、第１のバイアス入力端子（Ｂ１）に
バイアス電流を供給した状態で、第２の信号入力端子（
Ｉ２）にタイミング信号を加えることにより　タイミン
グ信号よりもある時間だけ先だって第１の信号入力端子
（Ｉ１）に加えられたデータ信号の１、０”に対する補
信号ｔＱｔｔ、″″１パを第２の出力端子（ｏ２）に出
力する。さらに詳しく回路動作を説明する。

第１の信号入力端子（Ｉ１）にデータ信号“１″（デー
タ信号“１″は電流値が適切な大きさの信号電流を意味
する。）が入力されると、ジョセフソン接合５，６が電
圧状態にスイッチし、高インピーダンス状態になるため
バイアス電流の大部分は負荷抵抗２を通って流れる。従
って、スイッチ用ジョセフソン接合８にバイアス電流が
流れなくなるため、その後第２の信号入力端子（Ｉ２）
にタイミング信号が入力されてもスイッチ用ジョセフソ
ン接合８は電圧状態にスイッチせず、出力抵抗４を通し
て電流は流れない。これによりデータ信号″１”の補信
号６０”が得られる。

次に、第１の信号入力端子（Ｉ１）にデータ信号“０”
（データ信号１１０９９は信号電流が零であることを意
味する。）が入力されたときは、ジョセフソン接合５，
６は電圧状態にスイッチしない。従ってバイアス電流は
、ジョセフソン接合５を通ってジョセフソン接合８に流
れ続ける。この状態で、第２の信号入力端子（Ｉ２）に
タイミング信号が入力されると、スイッチ用ジョセフソ
ン接４？、８が電圧状態にスイッチし、続いて入出力分
離用ジョセフソン接合６が電圧状態にスイッチする。従
って、バイアス電流は出力抵抗４に注入され、データ信
号ｔｒｏｔｓの補信号゛′１′が得られるｌ（実施例）次に、本発明の実施例について図面を用いて説明する。

第゛２図は、本発明によるジョセフソン直結型否定回路
の第１の実施例の回路図である。第１の実施例は、第１
図で示した第１および第２の電流注入型論理回路１，３
として、次に述べる回路を用いる以外は、第１図の回路
と同じである。第２図において第１図と同じ機能を有す
る素子は、同じ番号で示しである。

第１の電流注入型論理回路１として、第１および第２の
バイアス電流入力端子（Ｂ１、　Ｂ２）と第１の信号入
力端子（Ｉ１）と第１の出力端子（ｏｌ）の４つの接続
端子を有し、第１および第２のスイッチ用ジョセフソン
接合１１０、１１１と入出力分離用ジョセフソン接合６
と入出力分離抵抗７と第１．第２．第３の抵抗１１２〜
１１３とから構成される３接合抵抗結合型理論回路（特
許公開、昭５８−４６７２７ンを用いる。

前記第１のスイッチ用ジョセフソン接合１１０は、一端
が前記第２のバイアス電流入力端子（Ｂ２）に接続され
、他端が前記第１の抵抗１１２の一端および前記第２の
抵抗１１３の一端および前記入出力分離用ジョセフソン
接合６の一端に接続されている。前記第２のスイッチ用
ジョセフソン接合１１１は、一端が前記第２のバイアス
電流入力端子（Ｂ２）に接続され、他端が前記第１の抵
抗１１３の他端および前記第３の抵抗１１４の一端およ
び前記第１の出力（ｏｌ）に接続されている。前記入出
力分離抵抗７は、一端が接地され、他端が前記第１の信
号入力端子（Ｉ１）および前記入出力分離用ジョセフソ
ン接合６の他端に接続されている。前記第１の抵抗１１
２の他端および前記第３の抵抗１１４の他端は、前記第
１のバイアス電流入力端子（Ｂ１）に接続されている。

前記第２の電流注入型論理回路３は、第３および第４の
バイアス入力端子（Ｂ３．　Ｂ４）と第２の信号入力端
子（Ｉ２）と第２の出力端子（Ｏ２）の４つの接続端子
を有し、第３および第４のスイッチ用ジョセフソン接合
１１５゜１１６と、入力抵抗９と、第４．　第５．　第
６の抵抗１１７〜１１８とから構成される。

前記第３のスイッチ用ジョセフソン接合１１５は、一端
が前記第４のバイアス電流入力端子（Ｂ４）に接続され
他端が前記第４の抵抗１１７の一端および前記第５の抵
抗１１８の一端および前記入力抵抗９の一端に接続され
ている。前記第４のスイッチ用ジョセフソン接合１１６
は、一端が前記第４のバイアス電流入力端子（Ｂ４）に
接続され他端が前記第５の抵抗１１８の他端および前記
第６の抵抗１１９の一端および前記第２の出力端子（Ｏ
２）に接続されている。前記入力抵抗９の他端は、前記
第２の信号入力端子（Ｉ２）に接続されている。前記第
４の抵抗１１７の他端および前記第６の抵抗１１９の他
端は前記第３のバイアス電流入力端子（Ｂ３）に接続さ
れている。

第１の実施例のジョセフソン直結型否定回路の動作原理
は以下の如くである。

端子（Ｂ１）からバイアス電流を供給した状態で端子（
Ｉ１）にデータ信号″１′′が入力されると、ジョセフ
ソン接合６．１１０．１１−１は、電圧状態にスイッチ
し、高インピーダンス状態になる。従ってバイアス電流
の大部分は負荷抵抗２を通って接地に流れ込む。従って
、ジョセフソン接合１１５．１１６にバイアス電流が流
れなくなるため、その後端子（Ｉ２）にタイミング信号
が入力されても出力線路となる出力抵抗４に電流は流れ
ず、データ信号ｎｌｕの補信号″″０″が得られる。次
に、データ信号″Ｏ”が入力されたときには、端子（Ｉ
１）より入力信号が入らないため、ジョセフソン接合１
１０、１１１は電圧状態にスイッチせず、バイアス電流
の大部分は、ジョセフソン接合１１０．１１１を通って
ジョセフソン接合１１５．１１６に流れる。この状態で
端子（Ｉ２）にタイミング信号が入力されると、ジョセ
フソン接合１１５．１１６．６が電圧状態にスイッチし
、出力抵抗４に電流を送り出す。即ち、データ信号″′
Ｏ”′の補信号″１”が得られる。

本発明による該否定回路が広いバイアス電流の動作マー
ジンおよび高利得特性を持つためには、第１に電圧状態
にスイッチしたジョセフソン接合が・、高いインピーダ
ンスを持つ必要がある。この条件はジョセフソン接合の
負荷線がサブギャップ領域にあるように負荷抵抗２およ
び出力抵抗４の値ＲＬ、　ＲＯを決定することにより求
められる。ジョセフソン接合のギャップ電圧をｖＧ、臨
界電流値をＩＱとしてＲＬ、　ＲＯ＜ＶＧ　／　２ＩＯ
と表すことができる。

高利得と高動作マージンを得るための第２の条件は、該
否定回路を構成する電流注入型論理回路自体が、広いバ
イアス電流の動作マージンおよび高利得特性を持つこと
である。ここで、入出力分離抵抗７の抵抗値ｒ３とする
。第１．第２．第３の抵抗体１１２〜１１４は同一の抵
抗値を持ち、その値をｒｏとする。第４．第５．第６の
抵抗体１１７〜１１９は同一の抵抗値を持ち、その値を
ｒ２とすると、第２の条件は、以下の様に表すことがで
きる。

ｒ３４′ｆＬＬ、、　ｒｌｒｓｒ２　’　ＲＬ第１の条件より、ジョセフソン接合を通してのリーク電
流は無視できる。また、第２の条件よりｒｌ。

ｒ２は負荷抵抗Ｒ０に比して十分小さいとすることがで
きる。

これらの近似を行うことにより該否定回路の動作領域は
、以下に示す条件より求めることができる。

’ｂ１＋ｒ３１ＲＬ””１＋ＲＪｒ３〉ＩＯ’　　・・
・（条件１０）ｒｔｎＴ＜Ｉ。・・・（条件１１）但し、上式において、ＩＱはジョセフソン接合１１０．１１１
．１１５゜１１６の臨界電流値を、ＩＱ’はジョセフソ
ン接合６の臨界電流値を、ｌ１ｎｏはデータ信号電流値
を、ｌ１ｎＴはタイミング信号の電流値を示したもので
ある。

ここで（条件８）は、バイアス電流Ｉｂのみでジョセフ
ソン接合１１０．１１１が電圧状態にスイッチしない条
件、（条件９）は、バイアス電流が流れている状態で、
データ信号１１１　Ｉ１が入力されることによりジョセ
フソン接合１１０が電圧状態にスイッチする条件、（条
件１０）は、ジョセフソン接合１１０．１１１が電圧状
態にスイッチした後、ジョセフソン接合６が電圧状態に
スイッチする条件、（条件１１）は、ジョセフソン接合
１１０、１１１．６が電圧状態にスイッチしている状態
で、タイミング信号の入力により、ジョセフソン接合１
１５、１１６が電圧状態にスイッチする条件、（条件１
２）は、バイアス電流を流した後データ信号″θ″が入
力されているとき、タイミング信号の入力によりジョセ
フソン接合１１５が電圧状態にスイッチする条件、（条
件１３）は、ジョセフソン接合１１５．１１６がスイッ
チした状態で、ジョセフソン接合６が電圧状態にスイッ
チする条件である。

上記条件式より該否定回路が広いバイアス電流の１動作
マージンおよび高利得特性を得る回路定数の；例として
、下記の値を設定する。

ｒ１＝０．６Ω、　ｒ２＝ｏ、３Ω、ｒ３＝０．８Ω粍
＝３Ｑ、　Ｒｏ＝２０．　Ｉ。＝０．４５ｍＡ、　Ｉ□
’＝０．３ｍＡ第３図は、上記回路定数を持つ該否定回
路の制御特性を示したもので、縦軸は、バイアス電流値
、横軸は入力信号電流値である。ここでタイミング信号
電流とデータ信号電流の大きさは同一とした。図中直線
８〜１３は、それぞれ前記条件８〜１３に対応する。図
で斜線で示した領域が第１の実施例の否定回路の正常動
作領域である。

図より信号入力電流が±３０％変化した場合のバイアス
電流の動作マージンは、±３１％であることがわかる。

本実施例により前述した従来例（±２２％）に比して、
バイアス電流の動作マージンが大きく改善されている。

第１の実施例の否定回路では、タイミング信号入力側の
電流注入型論理回路の入出力分離を入力抵抗９で行って
いるため、データ信号″′０″のとき、タイミング信号
の入力により、ジョセフソン接合６．１１５゜１１６が
電圧状態にスイッチすると、第２の信号入力端子（Ｉ２
）から見たインピーダンスが変化するという問題が生じ
る。

ファン・アウトを２つ以上とっている場合、即ち該否定
回路の前段の出力を２つ以上に分枝して、それぞれの回
路素子への入力信号としている場合、このインピーダン
スの変化によって並列に分枝した他の回路素子への入力
信号レベルが変化し誤動作“が生じる。

、人力抵抗９の大きさＲｉｎとすると、このインピーン
スの変化率Ｚｏはと表わすことができる。

従って、このインピーダンスの変化率ｚｏは、入力抵抗
Ｒｉｎに比して負荷抵抗ＲＬおよび出力抵抗恥の値を十
分小さく設定することにより無視できることが分かる。

また、このときの出力抵抗４を流れる出力電流Ｉｏｕｔ
はＩｏｕｔ″（ｌ＋ｒｉｎＴ）１＋Ｒｏ７ＲＬ−と表わす
ことができる。上式より負荷抵抗ＲＬに比して出力抵抗
ＲＱを小さくすることによって、出力電流Ｉｏｕｔを大
きくできることがわかる。

以上第１の実施例により、広いバイアス電流の動作マー
ジンを持つジョセフソン直結型否定回路が得られる。

第４図は、本発明によるジョセフソン直結型否定回路の
第２の実施例の回路図である。第２の実施例は、第１図
で示した第１および第２の電流注入型論理回路１，３と
して、次に述べる回路を用いた以外第１図の回路と同じ
である。第４図において第１図と同じ機能を有する素子
は、同じ番号で示しである。

第１の電流注入型論理回路１として、第１および第２の
バイアス電流入力端子（Ｂ１、　Ｂ２）と第１の信号入
力端子（Ｉ１）と第１の出力端子（Ｏ１）の４つの接続
端子を有し、第１．第２．第３のスイッチ用ジョセフソ
ン接合２０１〜２０３と、入出力分離用ジョセフソン接
合６と、入出力分離抵抗７と、第１〜第５の抵抗２０４
〜２０８とから構成される４接合抵抗結合型論理回路（
特許公開、昭５８−４６７２７）を用いる。

前記第１のスイッチ用ジョセフソン接合２０１は、一端
が前記第２のバイアス電流入力端子（Ｂ２）に接続され
他端が前記第１の抵抗２０４の一端および前記第２の抵
抗２０５の一端および前記入出力分離用ジョセフソン接
合６の一端に接続されている。前記第２のスイッチ用ジ
ョセフソン接合２０２は、一端が前記第２のバイアス電
流入力端子（Ｂ２）に接続され他端が前記第２の抵抗２
０５の他端および前記第３の抵抗２０６の一端および前
記第４の抵抗２０７の一端に接続されている。前記第３
のスイッチ用ジョセフソン接合２０３は、一端が前記第
２のバイアス電流入力端子（Ｂ２）に接続され他端が前
記第４の抵抗２０７の他端および前記第５の抵抗２０８
の一端および前記第１の出力端子（Ｏ１）に接続されて
いる。

前記入出力分離抵抗７は、一端が接地され他端が前記第
１の信号入力端子（Ｉ１）および前記入出力分離用ジョ
セフソン接合６の他端に接続されている。前記第１の抵
抗２０４の他端および前記第３の抵抗２０６の他端およ
び前記第５の抵抗２０８の他端は、前記第１のバイアス
電流入力端子（Ｂ１）に接続されている。

前記第２の電流注入型論理回路３は、第３および第４の
バイアス入力端子（Ｂ３．　Ｂ４）と第２の信号入力端
子（Ｉ２）と第２の出力端子（ｏ２）の４つの接続端子
を有し、第４．第５．第６のスイッチ用ジョセフソン接
合２０９〜２１１と、入力抵抗９と、第６〜第１０の抵
抗２１２〜２１６とから構成される。

前記第４のスイッチ用ジョセフソン接合２０９は、一端
が前記第４のバイアス電流入力端子（Ｂ４）に接続され
他端が前記第６の抵抗２１２の一端および前記第７の抵
抗２１３の一端および前記入力抵抗９の一端に接続され
ている。前記第５のスイッチ用ジョセフソン接合２１０
は、一端が前記第４のバイアス電流入力端子（Ｂ４）に
接続され他端が前記第７の抵抗２１３の他端および前記
第８の抵抗２１４の一端および前記第９の抵抗２１５の
一端に接続されている。前記第６のスイッチ用ジョセフ
ソン接合２１１は、一端が前記第４のバイアス電流入力
端子（Ｂ４）に接続され他端が前記第９の抵抗２１５の
他端および前記第１０の抵抗２１６の一端および前記第
２の出力端子（Ｏ２）に接続されている。

前記入力抵抗９の他端は、前記第２の信号入力端子（Ｉ
２）に接続されている。前記第６の抵抗２１２の他端お
よび前記第８の抵抗２１４の他端および前記第１０の抵
抗２１６の他端は、前記第３のバイアス電流入力端子（
Ｂ３）に接続されている。

第２の実施例の動作原理は、第１の実施例の動作原理と
同様である。第２の実施例は、スイッチ用ジョセフソン
接合の並列個数が３個であるため、第１の実施例に比し
てパターンの面積は少し大きくなるが、動作マージンを
より広くすることができる。

また、第２の実施例では第１の電流注入型論理和回路と
して、４接合抵抗結合型論理和回路を用いたがこの他に
もＪＡＷＳゲート（アプライド・フィジックス・レター
ズ（Ａｐｐ１、ｐｈｙｓ、Ｌｅｔｔ、）、　３４巻第１
０．１９７９年。

７０９ページ）やＤＣＬゲート（テクニカル・ダイジェ
スト・アイ・イー・ディ・エム（Ｔｅｃｈ　Ｄｉｇｅｓ
ｔ　ＩＥＤＭ）１９７９年。

４８２ページ）や抵抗分割形ゲート（アプライド・フィ
ジックス・レターズ（Ａｐｐ１、ｐｈｙｓ、Ｌｅｔｔ、
）、　３９巻、第８゜１９８１年、６５３ページ）等の
電流注入型論理回路を用いても同様の効果を得ることが
できる。

（発明の効果）以上説明した様に、本発明によるジョセフソン直結型否
定回路によって、広いバイアス電流の動作マージンを持
つジョセフソン否定回路をが得られる。

【図面の簡単な説明】

第１図は、本発明によるジョセフソン直結型否定回路の
構成を説明するための図である。第２図は、本発明によ
るジョセフソン直結型否定回路の第１の実施例を説明す
るための回路図であり、第３図は、第１の実施例の制御
特性を説明するための図である。第４図は、本発明によ
るジョセフソン直結型否定回路の第２の実施例を説明す
るための回路図である。第５図は、ジョセフソン抵抗結
合型論理和回路を用いた否定回路の従来例を説明するた
めの回路図であり、第６図は、従来例の否定回路の制御
特性を説明するための図である。図において、Ｂ１・・・第１のバイアス電流入力端子、
Ｂ２・・・第２のバイアス電流入力端子、Ｂ３・・・第
３のバイアス電流入力端子、Ｂ４・・・第４のバイアス
電流入力端子、１１・・・第１の信号入力端子、Ｉ２・
・・第２の信号入力端子、０１・・・第１の出力端子、
０２・・・第２の出力端子、１・・・第１の電流注入型
論理回路、２・・・負荷抵抗、３・・・第２の電流注入
型論理回路、４・・・出力抵抗、５．８．１１．１２．
２１゜２２、１１０．１１１．１１５．１１６．２０１
〜２０３．２０９〜２１１・・・スイッチ用ジョセフソ
ン接合、６．１３．２３・・・入出力分離用ジョセフソ
ン接合、７．１７．２７・・・入出力分離抵抗、９・・
・入力抵抗、１４〜１６．２４〜２６．１１２〜１１４
．１１７〜１１９．２０４〜２０８゜２１２〜２１６・
・・抵抗、１００・・・第１の３接合抵抗結合型論理利
回路、２００・・・第２の３接合抵抗結合型論理和回路
。工業波？’：；ｌ’−”Ｌ＋艮オ　　１　　図第１のバイアス入力端子（引）オ　２　図７：入出力分離抵抗９：入力抵抗オ　３　図入力信号電流（ｍＡ）第４図６：入出力分離用ジョセフソン接合７：入出力分離抵抗９：入力抵抗２０１〜２０３２０９〜２１１：スイッチ用ジョセフソ
ン接合第５図引２８：出力抵抗

Claims

【特許請求の範囲】

第１および第２のバイアス電流入力端（Ｂ１、Ｂ２）と
第１の信号入力端（Ｉ１）と第１の出力端（Ｏ１）の４
つの接続端を有し、一端が前記第２のバイアス電流入力
端（Ｂ２）に接続された少なくとも１個以上の第１のス
イッチ用ジョセフソン接合と、一端が前記第１の信号入
力端（Ｉ１）に接続された入出力分離用ジョセフソン接
合と、一端が前記第１の信号入力端（Ｉ１）に接続され
他端が接地された入出力分離抵抗とを少なくとも含む第
１の電流注入型論理回路と、第３および第４のバイアス
電流入力端（Ｂ３、Ｂ４）と第２の信号入力端（Ｉ２）
と第２の出力端（Ｏ２）の４つの接続端を有し、一端が
前記第４のバイアス電流入力端（Ｂ４）に接続された少
なくとも１個以上の第２のスイッチ用ジョセフソン接合
と、一端が前記第２のスイッチ用ジョセフソン接合のう
ちの一つに接続され他端が前記第２の信号入力端（Ｉ２
）に接続された入力抵抗とを少なくとも含む第２の電流
注入型論理回路と、一端が前記第１の出力端（Ｏ１）に
接続され他端が接地された負荷抵抗とから構成され、前
記第２のバイアス電流入力端（Ｂ２）と前記第３のバイ
アス電流入力端（Ｂ３）が接続され、前記第４のバイア
ス電流入力端（Ｂ４）が接続されたことを特徴とするジ
ョセフソン直結型否定回路。