CN110311662A - 超导环及超导高频时钟发生器 - Google Patents

超导环及超导高频时钟发生器 Download PDF

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Abstract

本发明涉及一种超导环，包括：前延迟器，用于将输入的触发信号经延迟后输出为第一延迟信号；分支器，与该前延迟器超导连接，用于接收该第一延迟信号，并经延迟后输出第二延迟信号；融合缓冲器，与该分支器超导连接，用于接收该第二延迟信号，并经延迟后输出第三延迟信号；后延迟器，与该融合缓冲器超导连接，用于接收该第三延迟信号经延迟后输出为第四延迟信号。

Description

超导环及超导高频时钟发生器
技术领域
本发明涉及电子学及计算机技术领域，特别涉及一种用于集成电路测试的高频时钟发生器。
背景技术
现有技术对于集成电路的设计大部分都是基于CMOS(硅互补金属氧化物)半导体技术。随着半导体集成电路的摩尔定律越来越接近物理极限，为了满足未来能源高效的高性能计算机系统的需要，必须找到一种可行的替代技术。在CMOS半导体技术方面，现有的半导体技术面临着缩小集成电路线宽尺寸和增加单位面积晶体管的集成度两方面的挑战。随着集成电路线宽尺寸接近原子直径，到2021年后，如果继续缩小半导体集成电路的线宽尺寸，从经济上来说，已经不再可取。RSFQ(超导高速单磁通量子)电路因其具有超高运算速度和超低功耗的特性被列为最可能的下一代集成电路。因此，对于超导集成电路的设计、测试等研究正在吸引着各国的研究人员。
我国现代超级计算机和数据中心的巨大功耗使其利用率极低，例如TOP500排名第一的中国神威·太湖之光超级计算机的功耗为15.37MW(不包含制冷功耗)。现有CMOS技术的功耗已经接近它的物理极限，集成电路的线宽尺寸已经接近原子直径。因此必须研制新型器件高性能低功耗计算机。而RSFQ因为具备超高速度和超低功耗成为最有可能的下一代集成电路技术。
而对于超导集成电路而言，对其进行封装测试时，是浸入液氦中冷却至4.2K，并且测试电路的工作频率都在数十GHz甚至更高，而室温电子设备只能输入低频时钟。因此，超导高频时钟发生器(High Frequency Clock Generator,HFCG)对于超导集成电路的研发至关重要，也是以后实现高能效的RSFQ微处理器的必要基础。
发明内容
为解决现有技术中，超导集成电路测试时低速时钟频率向高速时钟频率转化的问题，本发明通过将多个超导环串联以产生稳定间隔的脉冲，从而提出了一种超导高频时钟发生器。
具体来说，本发明提出一种超导环，包括：前延迟器，用于将输入的触发信号经延迟后输出为第一延迟信号；分支器，与该前延迟器超导连接，用于接收该第一延迟信号，并经延迟后输出第二延迟信号；融合缓冲器，与该分支器超导连接，用于接收该第二延迟信号，并经延迟后输出第三延迟信号；后延迟器，与该融合缓冲器超导连接，用于接收该第三延迟信号经延迟后输出为第四延迟信号。
本发明所述的超导环，其中该超导环从输入该触发信号到输出该第四延迟信号的延迟为L，L＝l1+l2+l3+l4；l1为该前延迟器的延迟，l2为该分支器的延迟，l3为该融合缓冲器的延迟，l4为该后延迟器的延迟。
本发明所述的超导环，其中该分支器在接收该第一延迟信号并经延迟后，还同时输出后触发信号。
本发明所述的超导环，其中该触发信号为外部输入的低频时钟信号，或与当前超导环超导连接的前一超导环输出的后触发信号。
本发明所述的超导环，其中该融合缓冲器还接收与当前超导环超导连接的后一超导环输出的第四延迟信号，且当接收到该第四延迟信号和该第二延迟信号中的任一项时，该分支器融合缓冲器经延迟后输出第三延迟信号。
本发明所述的超导环，其中该前延迟器和该后延迟器均为约瑟夫森传输线。
本发明还提出一种超导高频时钟发生器，包括：多个以串联形式超导连接的超导环，当前超导环接收触发信号后输出第四延迟信号，并输出后触发信号以触发后一超导环输出的第四延迟信号，后一超导环输出的第四延迟信号经当前超导环向前传递，直到第一个超导环输出为高频时钟信号。
本发明所述的超导高频时钟发生器，其中后一超导环的前延迟器与当前超导环的分支器超导连接，以接收当前超导环的后触发信号并输出后一超导环的第四延迟信号；后一超导环的后延迟器与当前超导环的融合缓冲器超导连接，发送后一超导环的第四延迟信号以输出当前超导环的第三延迟信号。
本发明所述的超导高频时钟发生器，其中该超导高频时钟发生器包括N个超导环，每个超导环的延迟为L，当第一个超导环接收到外部的触发信号时，经延时L，第一个超导环输出高频时钟信号，经延时nL，第n个超导环输出的第n个第四延迟信号经第一个超导环输出高频时钟信号，以使延时NL内，该超导高频时钟发生器输出N个间隔时间为L的高频时钟信号。
本发明所述的超导高频时钟发生器，其中该超导高频时钟输出高频时钟信号的频率F＝1/L。
本发明提出超导高频时钟发生器，解决了低频室温电子设备和高频超导电子设备之间时钟频率转换的问题，为将来实现能源高效的RSFQ计算机奠定了基础。该超导高频时钟发生器由基本的超导器件构成，能够不断地产生稳定间隔的高频脉冲，以此保证超导集成电路能够在所给高频下稳定工作。
附图说明
图1是本发明的超导高频时钟发生器结构示意图。
图2是本发明的超导环逻辑结构示意图。
图3是本发明的超导高频时钟发生器逻辑结构示意图
图4是本发明的超导高频时钟发生器的高频时钟信号生成过程时序图。
图5是本发明实施例的RSFQ ALU的逻辑电路图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图，对本发明提出的超导高频时钟发生器进一步详细说明。应当理解，此处所描述的具体实施方法仅仅用以解释本发明，并不用于限定本发明。
因为超导集成电路在超高频时钟信号下工作的特性，高频时钟发生器(HighFrequency Clock Generator，HFCG)显得尤为重要。本发明针对超导集成电路(被测电路)进行测试时低频时钟向高频时钟转换的问题，提出了一种超导高频时钟发生器。
超导集成电路不管是单元内部和单元之间在超导常态时，都是不导通的；只有进入超导态后，才会以单磁通量子(SFQ)进行信息传输。为区别于常规集成电路内部和常规集成电路之间电性连接的连接状态，将超导集成电路单元内部各超导器件在超导态的连接状态，以及超导集成电路单元之间在超导态的连接状态，称之为超导连接。
图1是本发明的超导高频时钟发生器结构示意图。如图1所示，该超导高频时钟发生器由N个超导环串联实现，其中N为正整数，N≥2，N的数值与被测电路完成一次完整运算所需的时钟数有关。每个超导环由基本的超导器件构成，每个超导环的延迟为L，每个超导环的延迟L都是相等的，当超导高频时钟发生器每间隔一个延迟L就输出一个高频时钟信号时，延迟L与输出的高频时钟信号的频率成反比，即其中F表示超导高频时钟发生器输出的高频时钟信号的频率。当输入触发信号后，经过延迟L，超导环输出第一个高频时钟信号；经过延迟2L，超导环输出第二个高频时钟信号；……；经过延迟nL，超导环输出第n个高频时钟信号；以此类推，直到经过延迟NL输出第N个高频时钟信号。由此可以看到，超导高频时钟发生器产生高频时钟信号的频率是
超导高频时钟发生器还可以设置触发信号接收单元和高频时钟信号输出单元，触发信号接收单元与超导高频时钟发生器的第一个超导环的输入端超导连接，以将外部设备发送的触发信号传送至第一个超导环。触发信号接收单元接收到触发信号后，将外部设备发送的触发信号(如DC直流信号)转换成SFQ脉冲，以向第一个超导环传输符合超导环工作要求的触发信号(SFQ)；高频时钟信号输出单元与第一个超导环的输出端超导连接，接收第一个超导环输出的高频时钟信号(SFQ)，可被测电路直接接收。
图2是本发明的超导环逻辑结构示意图。如图2所示，本发明的超导高频时钟发生器是通过超导环实现高频时钟信号的生成与输出的，超导环包括前延迟器JTL1、分支器SPL、融合缓冲器CB和后延迟器JTL2，其中触发信号输入JTL1，经延迟l1后，JTL1输出第一延迟信号至SPL，SPL接收到第一延迟信号，经延迟l2后，输出第二延迟信号至CB，同时输出后触发信号，作为与当前超导环串联的后一超导环的触发信号，触发后一超导环输出第四延时信号，CB接收到第二延迟信号或后一超导环输出的第四延时信号，经延迟l3后，输出第三延迟信号至JTL2，JTL2接收到第三延迟信号，经延迟l4后，输出第四延迟信号。可以看出，一个超导环的延时L分为4个部分的延时，即L＝l1+l2+l3+l4。于本发明的实施例中，前延迟器和后延迟器均采用约瑟夫森传输线(Josephson junction Transmission Line，JTL)，也可以采用无源(微)带线(PTL)或其他具备延迟效果的超导器件，本发明并不以此为限；其中JTL是一种超导电路中用来连接各个器件的传输线，由约瑟夫森结和电感构成的，JTL不同于半导体中的导线，也可以看作是一类超导器件，可用于直接连接两个超导器件；PTL传输电路由PTL、驱动器和接收器组成，当SFQ脉冲输入到驱动器时，驱动器产生SFQ脉冲，由此引起的电流和DC偏置电流之和超过驱动器结的临界电流值后，该SFQ脉冲经PTL传播并到达接收器，进入下一个连接的超导器件。
图3是本发明的超导高频时钟发生器逻辑结构示意图。如图3所示，多个超导环进行串联构成本发明的高频时钟发生器，除第一个超导环(超导环1)是由外部(例如触发信号接收单元或外部设备)输入的触发信号进行触发，从第二个超导环(超导环2)开始，每个超导环都是由前一个超导环输出的后触发信号进行触发，并输出后触发信号以触发后一个超导环，而且每个超导环输出的第四延迟信号都输入到前一个超导环的CB中；第N个超导环(超导环N，即最后一个超导环)输出的后触发信号不触发任何操作，可以将该后触发信号接地(Sink)，第N个超导环的CB也仅接收第N个超导环的第二延迟信号，因此第N个超导环的CB的第二路输入由Source接入，并无任何信号输入。
图4是本发明的超导高频时钟发生器的高频时钟信号生成过程时序图。如图4所示，本发明的的超导高频时钟发生器在持续输出高频时钟信号时，其生成过程包括：
初始时刻，触发信号由外部(例如触发信号接收单元或外部设备)输入超导环1的JTL1，经延迟l1后输出第一延迟信号至超导环1的SPL，超导环1的SPL接收到第一延迟信号，经延迟l2后输出第二延迟信号至超导环1的CB，同时输出后触发信号，作为超导环2的触发信号，输入超导环2的JTL1，超导环1的CB接收到第二延迟信号，经延迟l3后输出第三延迟信号至超导环1的JTL2，超导环1的JTL2接收到第三延迟信号，经延迟l4后输出第四延迟信号为第1个高频时钟信号，即自初始时刻延迟L后输出第1个高频时钟信号；此时超导环2接收超导环1的后触发信号，由超导环2的JTL1经延迟l1，超导环2的SPL，经延迟l2后输出第二延迟信号至超导环2的CB，同时输出后触发信号，作为超导环3的触发信号，输入超导环3的JTL1，超导环2的CB接收到第二延迟信号，经延迟l3后输出第三延迟信号至超导环2的JTL2，超导环2的JTL2接收到第三延迟信号，经延迟l4后输出第四延迟信号至超导环1的CB，超导环1的CB接收到超导环2的第四延迟信号，经延迟l3后输出第三延迟信号至超导环1的JTL2，超导环1的JTL2接收到第三延迟信号，经延迟l4后输出第四延迟信号为第2个高频时钟信号，即自初始时刻延迟2L后输出第2个高频时钟信号；此时超导环3接收超导环2的后触发信号，由超导环3的JTL1经延迟l1，及超导环3的SPL经延迟l2后，输出第二延迟信号至超导环3的CB，同时输出后触发信号，作为超导环4的触发信号，输入超导环4的JTL1，超导环3的CB接收到第二延迟信号，经延迟l3后输出第三延迟信号至超导环3的JTL2，超导环3的JTL2接收到第三延迟信号，经延迟l4后输出第四延迟信号至超导环2的CB，超导环2的CB接收到超导环3的第四延迟信号，经延迟l3后输出第三延迟信号至超导环2的JTL2，超导环2的JTL2接收到第三延迟信号，经延迟l4后输出第四延迟信号至超导环1的CB，超导环1的CB接收到超导环2的第四延迟信号，经延迟l3后输出第三延迟信号至超导环1的JTL2，超导环1的JTL2接收到第三延迟信号，经延迟l4后输出第四延迟信号为第3个高频时钟信号，即自初始时刻延迟3L后输出第3个高频时钟信号；以此类推，第n个超导环(超导环n)接收第n-1个超导环(超导环n-1)的后触发信号后，向第n+1个超导环(超导环n+1)输出后触发信号，并向第n-1个超导环输出第四延迟信号，以使自初始时刻延迟nL后通过超导环1输出第n个高频时钟信号，直到第N个超导环自初始时刻延迟NL后通过超导环1输出第N个高频时钟信号。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图5是本发明实施例的RSFQ ALU的逻辑电路图。如图5所示，测试电路为2位串并RSFQ ALU的逻辑电路。该RSFQ ALU逻辑电路在处理8位数据时，将8位数据分成4串每串2位进行处理。从图5中可以看到，RSFQ ALU逻辑电路共包含7级流水线(超导器件每个门都带有时钟，在这里，图5中每一列门即为一级流水线)。每个时钟周期都有一串数据被输入到RSFQALU逻辑电路中，则需要4个时钟周期将8位数据输入到RSFQ ALU逻辑电路。第一串数据经过7级流水线(即7个时钟周期)的处理后，产生第一串结果串。那么，结果串的最后一串(也就是第4串)在第10个时钟周期被输出。则该RSFQ ALU逻辑电路处理完一次8位数据所需要的周期数为10。这也就要求本发明的超导高频时钟发生器不断以稳定间隔的产生10个高频时钟，则需要10个相同的超导环。
根据本实施例的测试要求，所需高频时钟的频率为50GHz，因此，要求每个超导环的延迟为20皮秒(ps)。根据各个超导器件本身的延迟，超导环的JTL1和JTL2的延迟为3.6ps，CB的延迟为8.4ps，SPL的延迟为4.3ps，则一个超导环的延迟L为19.9ps。也就是说，每隔19.9ps超导高频时钟发生器就会输出一个时钟脉冲(高频时钟信号)，达到了测试要求的50GHz的高频时钟。
本发明提出超导高频时钟发生器，解决了低频室温电子设备和高频超导电子设备之间时钟频率转换的问题，为将来实现能源高效的RSFQ计算机奠定了基础。该超导高频时钟发生器由基本的超导器件构成，能够不断地产生稳定间隔的高频脉冲，以此保证超导集成电路能够在所给高频下稳定工作。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，可以做出若干变形和改进，故本发明的保护范围当视后附的申请发明范围所界定者为准。

Claims (10)

1.一种超导环，其特征在于，包括：
前延迟器，用于将输入的触发信号经延迟后输出为第一延迟信号；
分支器，与该前延迟器超导连接，用于接收该第一延迟信号，并经延迟后输出第二延迟信号；
融合缓冲器，与该分支器超导连接，用于接收该第二延迟信号，并经延迟后输出第三延迟信号；
后延迟器，与该融合缓冲器超导连接，用于接收该第三延迟信号经延迟后输出为第四延迟信号。
2.如权利要求1所述的超导环，其特征在于，该超导环从输入该触发信号到输出该第四延迟信号的延迟为L，L＝l1+l2+l3+l4；
其中，l1为该前延迟器的延迟，l2为该分支器的延迟，l3为该融合缓冲器的延迟，l4为该后延迟器的延迟。
3.如权利要求1所述的超导环，其特征在于，该分支器在接收该第一延迟信号并经延迟后，还同时输出后触发信号。
4.如权利要求3所述的超导环，其特征在于，该触发信号为外部输入的低频时钟信号，或与当前超导环超导连接的前一超导环输出的后触发信号。
5.如权利要求1所述的超导环，其特征在于，该融合缓冲器还接收与当前超导环超导连接的后一超导环输出的第四延迟信号，且当接收到该第四延迟信号和该第二延迟信号中的任一项时，该融合缓冲器经延迟后输出第三延迟信号。
6.如权利要求1所述的超导环，其特征在于，该前延迟器和该后延迟器均为约瑟夫森传输线。
7.一种超导高频时钟发生器，其特征在于，包括：
多个如权利要求1-6任一项所述的超导环，多个超导环以串联形式超导连接，当前超导环接收触发信号后输出第四延迟信号，并输出后触发信号以触发后一超导环输出的第四延迟信号，后一超导环输出的第四延迟信号经当前超导环向前传递，直到第一个超导环输出为高频时钟信号。
8.如权利要求7所述的超导高频时钟发生器，其特征在于，后一超导环的前延迟器与当前超导环的分支器超导连接，以接收当前超导环的后触发信号并输出后一超导环的第四延迟信号；后一超导环的后延迟器与当前超导环的融合缓冲器超导连接，发送后一超导环的第四延迟信号以输出当前超导环的第三延迟信号。
9.如权利要求7所述的超导高频时钟发生器，其特征在于，该超导高频时钟发生器包括N个超导环，每个超导环的延迟为L，当第一个超导环接收到外部的触发信号时，经延时L，第一个超导环输出高频时钟信号，经延时nL，第n个超导环输出的第n个第四延迟信号经第一个超导环输出高频时钟信号，以使延时NL内，该超导高频时钟发生器输出N个间隔时间为L的高频时钟信号，其中n、N为正整数，N≥2，n≤N。
10.如权利要求9所述的超导高频时钟发生器，其特征在于，该超导高频时钟输出高频时钟信号的频率F＝1/L。
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