CN112910653B - 一种puf结构 - Google Patents

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Abstract

本发明公开了一种PUF结构，包括若干个级联模块、一个采样路径选择电路、一个比较器和一个编码转换电路，若干个级联模块级联在一起，前一级的级联模块的两个输出端分别连接后一个级联模块的两个输入端，最后一个级联模块的两个输出端分别与采样路径选择电路的两个输入端相连，采样路径选择电路的两个输出端分别连接比较器的两个输入端，比较器的输出端与编码转换电路相连。本发明引入了延迟单元，通过延迟单元放大工艺偏差等因素的影响，提高PUF的可靠性；本发明通过路径的双向选择，把传统的1或者0的直接输出转为为00或者01或者10或者11，通过重新译码转化为1或者0，进一步提高了系统的可靠性。

Description

一种PUF结构
技术领域
本发明属于计算机和集成电路领域，特别涉及一种PUF结构。
背景技术
物理不可克隆函数(Physical Unclonable Functions,PUF)是指在给定的输入下产生由电路物理特性决定的特定响应，也称“硬件指纹”。物理不可克隆函数来源于芯片制造过程中由于工艺偏差等因素引入的特定的物理信息，由于这些因素是无法预测且难以控制的，因此理论上响应输出是不可克隆的。PUF的特性主要包括不可克隆性、唯一性、不可预测性、轻量级和防篡改等，因此其非常适合用于芯片的身份识别。
PUF的研究经过十几年的发展，期间，研究者们提出了多种PUF结构，其中最经典的三种PUF结构为：SRAM PUF，RO PUF和Arbiter PUF。
(1)SRAM PUF
SRAM PUF是由两个完全相同的反相器耦合组成的。SRAM上电时的电压变化图，当对SRAM上电瞬间，SRAM会进入亚稳态，但是最终会进入某一个稳定的状态，理想情况下，SRAM进入两个稳定状态的概率应该是均等的。但是SRAM最终将偏向进入某个状态，这是由SRAM制造过程中工艺偏差决定的，并且是随机的，也是稳定的。
(2)RO PUF
RO PUF利用不同芯片间不同导线和晶体管固有延时特性。由激励(C)的值在RO阵列网络中选择两个不同的RO，一般m个RO对应的激励(C)位数是n(m＝2n)。RO PUF的响应是通过比较被选中的两个RO的频率f1和f2得到的，例如，当f1>f2时，响应输出0，反之响应输出1。也就是说RO PUF是通过RO与RO之间频率的随机变化来反应芯片工艺偏差的随机性的。ROPUF由一个RO阵列(RO阵列中的每个RO都完全一样)，两个MUX，两个计数器和一个比较器组成。由于RO的振荡频率反相器延时以及线延时有关，所以RO PUF属于延时类PUF。研究表明，RO PUF在FPGA上的可靠性和唯一性都较好。由于对对称性的要求较低，RO PUF比较适合在FPGA上实现，其缺点在于对硬件资源的利用率较低。
(3)Arbiter PUF
Arbiter PUF是通过两条完全对称的路径，对比两条路径上信号到达的先后顺序来得到PUF响应(R)的，例如，上面那条路径的信号先到达，响应输出1，下面那条路径的信号先到达，响应输出是0。也就是说Arbiter PUF是通过显化芯片在制造过程中工艺偏差，随后在延时上造成影响工作的。所以Arbiter PUF也属于延时类PUF。Arbiter PUF一般由2n(n是激励C的比特数)个MUX和一个比较器(SR锁存器)组成。Arbiter PUF结构要求比较苛刻，首先为了保证信号的传输速度仅受门电路和线连线在制造过程中工艺偏差的影响，ArbiterPUF结构必须是完全对称的；再者，Arbiter的选择也是比较严格的。
发明内容
本发明的目的在于克服现有技术的不足，提供一种通过延迟单元放大工艺偏差等因素的影响，提高PUF的可靠性；通过路径的双向选择，把传统的1或者0的直接输出转为为00或者01或者10或者11，提高了系统的可靠性的PUF结构。
本发明的目的是通过以下技术方案来实现的：一种PUF结构，包括若干个级联模块、一个采样路径选择电路、一个比较器和一个编码转换电路，若干个级联模块级联在一起，前一级的级联模块的两个输出端分别连接后一个级联模块的两个输入端，最后一个级联模块的两个输出端分别与采样路径选择电路的两个输入端相连，采样路径选择电路的两个输出端分别连接比较器的两个输入端，比较器的输出端与编码转换电路相连。
进一步地，所述级联模块包括：两个延迟单元DLY1和DLY2、两个2输入选择器MUX1和MUX2；
设级联模块的两个输入信号分别为A和B，两个输出信号分别为X和Y；
其中，信号A输入接延迟单元DLY1的输入端，信号B接入接延迟单元DLY2的输入端；延迟单元DLY1的输出端分别连接2输入选择器MUX1的IN1端和2输入选择器MUX2的IN0端，延迟单元DLY2的输出端分别与2输入选择器MUX1的IN0端和2输入选择器MUX2的IN1端相连；2输入选择器MUX1的输出信号为X，2输入选择器MUX2的输出信号为Y，X、Y分别作为后一个级联模块的输入信号。
进一步地，所述延迟单元DLY1和DLY2分别设有一个输入端口IN和一个输出端口OUT；延迟单元分别由M个PMOS管和N个NMOS管组成，其连接方式为：所有PMOS管的栅极均与延迟单元的输入端口IN相连，PMOS管p1的源极与电源VDD相连，PMOS管pi的漏极与PMOS管pi+1的源极连接，PMOS管pM的漏极接输出端口OUT；其中，i＝1,2，…，3，M-1；
所有NMOS管的栅极均与延迟单元的输入端口IN相连，NMOS管n1的漏极接输出端口OUT，NMOS管nj的源极与NMOS管nj+1的漏极连接，NMOS管nN的源极接地；其中，j＝1,2，…，3，N-1。
进一步地，所述采样路径选择电路内部包含两个2输入选择器。
进一步地，所述比较器包括寄存器或者锁存器。
所述编码转换电路通过重新编码把采集出的数据译码为所需要的0或者1，通过查找表或者相应逻辑实现。
本发明的有益效果是：本发明的PUF实现结构的有益效果主要表现在两个方面：(1)本发明引入了延迟单元，通过延迟单元放大工艺偏差等因素的影响，提高PUF的可靠性。(2)本发明提出了PUF的新结构通过路径的双向选择，把传统的1或者0的直接输出转为为00或者01或者10或者11，通过重新译码转化为1或者0，进一步提高了系统的可靠性。
附图说明
图1为本发明的PUF结构的示意图；
图2为本发明的延迟单元的结构示意图。
具体实施方式
下面结合附图进一步说明本发明的技术方案。
如图1所示，本发明的一种PUF结构，包括若干个级联模块01～0m、一个采样路径选择电路10、一个比较器12和一个编码转换电路13，若干个级联模块级联在一起，前一级的级联模块的两个输出端分别连接后一个级联模块的两个输入端，最后一个级联模块的两个输出端分别与采样路径选择电路的两个输入端相连，采样路径选择电路的两个输出端分别连接比较器的两个输入端，比较器的输出端与编码转换电路相连。
进一步地，所述级联模块包括：两个延迟单元DLY1和DLY2、两个2输入选择器MUX1和MUX2；
设级联模块的两个输入信号分别为A和B，两个输出信号分别为X和Y；
其中，信号A输入接延迟单元DLY1的输入端，信号B接入接延迟单元DLY2的输入端；延迟单元DLY1的输出端分别连接2输入选择器MUX1的IN1端和2输入选择器MUX2的IN0端，延迟单元DLY2的输出端分别与2输入选择器MUX1的IN0端和2输入选择器MUX2的IN1端相连；2输入选择器MUX1的输出信号为X，2输入选择器MUX2的输出信号为Y，X、Y分别作为后一个级联模块的输入信号。
本发明的延迟单元DLY1和DLY2分别设有一个输入端口IN和一个输出端口OUT；延迟单元分别由M个PMOS管和N个NMOS管组成，如图2所示，其连接方式为：所有PMOS管的栅极均与延迟单元的输入端口IN相连，PMOS管p1的源极与电源VDD相连，PMOS管pi的漏极与PMOS管pi+1的源极连接，PMOS管pM的漏极接输出端口OUT；其中，i＝1,2，…，3，M-1；
所有NMOS管的栅极均与延迟单元的输入端口IN相连，NMOS管n1的漏极接输出端口OUT，NMOS管nj的源极与NMOS管nj+1的漏极连接，NMOS管nN的源极接地；其中，j＝1,2，…，3，N-1。
进一步地，所述采样路径选择电路内部包含两个2输入选择器。所述比较器包括寄存器或者锁存器。
所述编码转换电路通过采样路径选择电路从而实现两个路径的互相采样(图1的采样路径选择电路10中包含两个2输入选择器，通过选择控制，把两个输入放到两个输出上，A采样B，或者B采样A)，从而得到00或者01或者10或者11。所述编码转换电路通过重新编码把采集出的数据译码为所需要的0或者1，通过查找表或者相应逻辑实现。
按照本发明内容进行设计，并把所设计得出的PUF结构集成到芯片中进行流片制造，制造出的芯片便包含了所需的PUF功能。
本发明提出的PUF的新结构，它通过引入了延迟单元放大工艺偏差等因素的影响，提高PUF的可靠性。本发明采用双向路径选择，把传统的1或者0的直接输出转为为00或者01或者10或者11，再进一步转换为所需的1或者0，通过双向结果提高系统的可靠性，相对于现有技术(基于单向结果)大大提高了可靠性。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (4)

1.一种PUF结构，其特征在于，包括若干个级联模块、一个采样路径选择电路、一个比较器和一个编码转换电路，若干个级联模块级联在一起，前一级的级联模块的两个输出端分别连接后一个级联模块的两个输入端，最后一个级联模块的两个输出端分别与采样路径选择电路的两个输入端相连，采样路径选择电路的两个输出端分别连接比较器的两个输入端，比较器的输出端与编码转换电路相连；
所述级联模块包括：两个延迟单元DLY1和DLY2、两个2输入选择器MUX1和MUX2；
设级联模块的两个输入信号分别为A和B，两个输出信号分别为X和Y；
其中，信号A输入接延迟单元DLY1的输入端，信号B接入接延迟单元DLY2的输入端；延迟单元DLY1的输出端分别连接2输入选择器MUX1的IN1端和2输入选择器MUX2的IN0端，延迟单元DLY2的输出端分别与2输入选择器MUX1的IN0端和2输入选择器MUX2的IN1端相连；2输入选择器MUX1的输出信号为X，2输入选择器MUX2的输出信号为Y，X、Y分别作为后一个级联模块的输入信号；
所述延迟单元DLY1和DLY2分别设有一个输入端口IN和一个输出端口OUT；延迟单元分别由M个PMOS管和N个NMOS管组成，其连接方式为：所有PMOS管的栅极均与延迟单元的输入端口IN相连，PMOS管p1的源极与电源VDD相连，PMOS管pi的漏极与PMOS管pi+1的源极连接，PMOS管pM的漏极接输出端口OUT；其中，i＝1,2，…，3，M-1；
所有NMOS管的栅极均与延迟单元的输入端口IN相连，NMOS管n1的漏极接输出端口OUT，NMOS管nj的源极与NMOS管nj+1的漏极连接，NMOS管nN的源极接地；其中，j＝1,2，…，3，N-1。
2.根据权利要求1所述的一种PUF结构，其特征在于，所述采样路径选择电路内部包含两个2输入选择器。
3.根据权利要求1所述的一种PUF结构，其特征在于，所述比较器包括寄存器或者锁存器。
4.根据权利要求1所述的一种PUF结构，其特征在于，所述编码转换电路通过重新编码把采集出的数据译码为所需要的0或者1，通过查找表或者相应逻辑实现。
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