JP6867582B2 - 信号処理システム - Google Patents
信号処理システム Download PDFInfo
- Publication number
- JP6867582B2 JP6867582B2 JP2017030983A JP2017030983A JP6867582B2 JP 6867582 B2 JP6867582 B2 JP 6867582B2 JP 2017030983 A JP2017030983 A JP 2017030983A JP 2017030983 A JP2017030983 A JP 2017030983A JP 6867582 B2 JP6867582 B2 JP 6867582B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- chip
- input
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
本発明の第1の実施形態について説明する。第1の実施形態では、メモリ型PUF回路を分割して複数のチップに分けて実装する。以下では、メモリ型PUF回路としてラッチPUF回路を例に説明するが、これに限らず、SRAM PUF回路等の他のメモリ型PUF回路についても同様に適用可能である。
次に、本発明の第2の実施形態について説明する。第1の実施形態ではメモリ型PUF回路を分割して複数のチップに分けて実装する例を示したが、遅延型PUF回路にも同様に適用することができる。以下に説明する第2の実施形態では、遅延型PUF回路であるアービターPUF回路を分割して複数のチップに分けて実装する例を示すが、これに限らず、リングオシレータPUF回路等の他の遅延型PUF回路についても同様に適用可能である。
以上の第1〜第2の実施形態を含む実施形態に関し、さらに以下の付記を開示する。
物理的クローン作製不能機能を有する第1の回路の論理ゲートをそれぞれ有する複数のチップと、
前記複数のチップを搭載した基板に形成され、前記複数のチップを接続し前記第1の回路の信号経路の一部を形成する信号線とを有し、
前記複数のチップの内の前記第1の回路の出力を出力する第1の前記チップは、
前記第1の回路の信号経路に挿入された遅延回路と、
前記第1の回路の出力を検出し該出力に応じて前記遅延回路の遅延量を制御する制御回路とを有することを特徴とする信号処理システム。
(付記2)
前記遅延回路は、前記第1のチップが有する前記論理ゲートと前記第1のチップとは異なる他の前記チップが有する前記論理ゲートとの間で入出力される信号の前記信号経路にそれぞれ挿入されることを特徴とする付記1記載の信号処理システム。
(付記3)
前記制御回路は、検出した前記第1の回路の出力に応じて、前記第1の回路の信号経路に挿入された遅延回路の内の1つの前記遅延回路の遅延量を制御することを特徴とする付記2記載の信号処理システム。
(付記4)
前記第1の回路は、物理的クローン作製不能機能を有するメモリ型の回路であることを特徴とする付記1〜3の何れか1項に記載の信号処理システム。
(付記5)
前記第1の回路は、前記第1のチップが有し前記第1の回路の出力を供給する第1の否定論理積演算ゲートと、前記第1のチップとは異なる他の前記チップが有し前記第1の否定論理積演算ゲートの出力を受けるとともに前記第1の否定論理積演算ゲートに出力を供給する第2の否定論理積演算ゲートとを有するラッチを有することを特徴とする付記1〜3の何れか1項に記載の信号処理システム。
(付記6)
前記第1のチップは、
第1の否定論理積演算ゲートと、
前記第1の否定論理積演算ゲートの出力が入力され前記第1の回路の出力を出力するフリップフロップと、
第1の遅延回路と、
第2の遅延回路とを有し、
前記第1のチップとは異なる第2のチップは、
前記第1の遅延回路を介して前記第1の否定論理積演算ゲートの出力が入力され、出力が前記第2の遅延回路を介して前記第1の否定論理積演算ゲートに入力される第2の否定論理積演算ゲートを有することを特徴とする付記1〜3の何れか1項に記載の信号処理システム。
(付記7)
前記第1の回路は、前記第1のチップが有し前記第1の回路の出力を供給する第1の否定論理和演算ゲートと、前記第1のチップとは異なる他の前記チップが有し前記第1の否定論理和演算ゲートの出力を受けるとともに前記第1の否定論理和演算ゲートに出力を供給する第2の否定論理和演算ゲートとを有するラッチを有することを特徴とする付記1〜3の何れか1項に記載の信号処理システム。
(付記8)
前記第1のチップは、
第1の否定論理和演算ゲートと、
前記第1の否定論理和演算ゲートの出力が入力され前記第1の回路の出力を出力するフリップフロップと、
第1の遅延回路と、
第2の遅延回路とを有し、
前記第1のチップとは異なる第2のチップは、
前記第1の遅延回路を介して前記第1の否定論理和演算ゲートの出力が入力され、出力が前記第2の遅延回路を介して前記第1の否定論理和演算ゲートに入力される第2の否定論理和演算ゲートを有することを特徴とする付記1〜3の何れか1項に記載の信号処理システム。
(付記9)
前記第1の回路は、物理的クローン作製不能機能を有する遅延型の回路であることを特徴とする付記1〜3の何れか1項に記載の信号処理システム。
(付記10)
前記第1のチップは、
第1の遅延回路と、
第2の遅延回路と、
2つのセレクタをそれぞれ有し、縦続接続された複数の経路制御回路と、
前記第1のチップ内で最終段の前記経路制御回路が有する一方の前記セレクタの出力がデータ入力端子に入力され、他方の前記セレクタの出力がクロック入力端子に入力され、前記第1の回路の出力を出力するフリップフロップとを有し、
前記第1のチップとは異なる第2のチップは、
2つのセレクタをそれぞれ有し、縦続接続された複数の経路制御回路を有し、
前記第1のチップ内の初段の前記経路制御回路が有する一方の前記セレクタに、前記第1の遅延回路を介して前記第2のチップ内の最終段の前記経路制御回路が有する一方の前記セレクタの出力が入力され、
前記第1のチップ内の初段の前記経路制御回路が有する他方の前記セレクタに、前記第2の遅延回路を介して前記第2のチップ内の最終段の前記経路制御回路が有する他方の前記セレクタの出力が入力されることを特徴とする付記1〜3の何れか1項に記載の信号処理システム。
111、112、411、412 チップ
115 ラッチPUF回路
120 RSラッチ
121、122 NANDゲート
123 Dフリップフロップ
124、125、425、426 遅延回路
130、430 制御回路
415 アービターPUF回路
421 経路制御回路
422、423 セレクタ
424 アービター
W11、W12、W41、W42 信号線(配線)
Claims (8)
- 物理的クローン作製不能機能を有する第1の回路の論理ゲートをそれぞれ有する複数のチップと、
前記複数のチップを搭載した基板に形成され、前記複数のチップを接続し前記第1の回路の信号経路の一部を形成する信号線とを有し、
前記複数のチップの内の1つのチップであって、前記第1の回路の出力を出力する第1のチップは、
前記第1の回路の信号経路に挿入された遅延回路と、
前記第1の回路の出力を検出し該出力に応じて前記遅延回路の遅延量を制御する制御回路とを有することを特徴とする信号処理システム。 - 前記遅延回路は、前記第1のチップが有する前記論理ゲートと前記第1のチップとは異なる他の前記チップが有する前記論理ゲートとの間で入出力される信号の前記信号経路にそれぞれ挿入されることを特徴とする請求項1記載の信号処理システム。
- 前記制御回路は、検出した前記第1の回路の出力に応じて、前記第1の回路の信号経路に挿入された遅延回路の内の1つの前記遅延回路の遅延量を制御することを特徴とする請求項2記載の信号処理システム。
- 前記第1の回路は、前記第1のチップが有し前記第1の回路の出力を供給する第1の否定論理積演算ゲートと、前記第1のチップとは異なる他の前記チップが有し前記第1の否定論理積演算ゲートの出力を受けるとともに前記第1の否定論理積演算ゲートに出力を供給する第2の否定論理積演算ゲートとを有するラッチを有することを特徴とする請求項1〜3の何れか1項に記載の信号処理システム。
- 前記第1のチップは、
第1の否定論理積演算ゲートと、
前記第1の否定論理積演算ゲートの出力が入力され前記第1の回路の出力を出力するフリップフロップと、
第1の遅延回路と、
第2の遅延回路とを有し、
前記複数のチップの内の1つのチップであって、前記第1のチップとは異なる第2のチップは、
前記第1の遅延回路を介して前記第1の否定論理積演算ゲートの出力が入力され、出力が前記第2の遅延回路を介して前記第1の否定論理積演算ゲートに入力される第2の否定論理積演算ゲートを有することを特徴とする請求項1〜3の何れか1項に記載の信号処理システム。 - 前記第1の回路は、前記第1のチップが有し前記第1の回路の出力を供給する第1の否定論理和演算ゲートと、前記第1のチップとは異なる他の前記チップが有し前記第1の否定論理和演算ゲートの出力を受けるとともに前記第1の否定論理和演算ゲートに出力を供給する第2の否定論理和演算ゲートとを有するラッチを有することを特徴とする請求項1〜3の何れか1項に記載の信号処理システム。
- 前記第1のチップは、
第1の否定論理和演算ゲートと、
前記第1の否定論理和演算ゲートの出力が入力され前記第1の回路の出力を出力するフリップフロップと、
第1の遅延回路と、
第2の遅延回路とを有し、
前記複数のチップの内の1つのチップであって、前記第1のチップとは異なる第2のチップは、
前記第1の遅延回路を介して前記第1の否定論理和演算ゲートの出力が入力され、出力が前記第2の遅延回路を介して前記第1の否定論理和演算ゲートに入力される第2の否定論理和演算ゲートを有することを特徴とする請求項1〜3の何れか1項に記載の信号処理システム。 - 前記第1のチップは、
第1の遅延回路と、
第2の遅延回路と、
2つのセレクタをそれぞれ有し、縦続接続された複数の経路制御回路と、
前記第1のチップ内で最終段の前記経路制御回路が有する一方の前記セレクタの出力がデータ入力端子に入力され、他方の前記セレクタの出力がクロック入力端子に入力され、前記第1の回路の出力を出力するフリップフロップとを有し、
前記複数のチップの内の1つのチップであって、前記第1のチップとは異なる第2のチップは、
2つのセレクタをそれぞれ有し、縦続接続された複数の経路制御回路を有し、
前記第1のチップ内の初段の前記経路制御回路が有する一方の前記セレクタに、前記第1の遅延回路を介して前記第2のチップ内の最終段の前記経路制御回路が有する一方の前記セレクタの出力が入力され、
前記第1のチップ内の初段の前記経路制御回路が有する他方の前記セレクタに、前記第2の遅延回路を介して前記第2のチップ内の最終段の前記経路制御回路が有する他方の前記セレクタの出力が入力されることを特徴とする請求項1〜3の何れか1項に記載の信号処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017030983A JP6867582B2 (ja) | 2017-02-22 | 2017-02-22 | 信号処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017030983A JP6867582B2 (ja) | 2017-02-22 | 2017-02-22 | 信号処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018136757A JP2018136757A (ja) | 2018-08-30 |
JP6867582B2 true JP6867582B2 (ja) | 2021-04-28 |
Family
ID=63365581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017030983A Active JP6867582B2 (ja) | 2017-02-22 | 2017-02-22 | 信号処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6867582B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB201919297D0 (en) | 2019-12-24 | 2020-02-05 | Aronson Bill | Temperature sensing physical unclonable function (puf) authenication system |
US11516028B2 (en) | 2019-12-24 | 2022-11-29 | CERA Licensing Limited | Temperature sensing physical unclonable function (PUF) authentication system |
WO2022075585A1 (ko) * | 2020-10-05 | 2022-04-14 | 엘지전자 주식회사 | 물리적 복제 방지 장치, 및 이를 구비하는 신호처리장치, 영상표시장치 |
CN112910653B (zh) * | 2021-01-19 | 2022-04-08 | 电子科技大学 | 一种puf结构 |
CN113505401B (zh) * | 2021-07-13 | 2022-04-26 | 湖北工业大学 | 一种可提取芯片和电路板物理指纹的混合puf电路及提取方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NO316700B1 (no) * | 2002-02-18 | 2004-04-05 | Odd Viggo Molmann | Maleverktoy |
US7840803B2 (en) * | 2002-04-16 | 2010-11-23 | Massachusetts Institute Of Technology | Authentication of integrated circuits |
WO2011155011A1 (ja) * | 2010-06-07 | 2011-12-15 | 三菱電機株式会社 | 信号処理システム |
JP2016171452A (ja) * | 2015-03-12 | 2016-09-23 | 富士通株式会社 | 電子回路、認証装置及び認証システム |
-
2017
- 2017-02-22 JP JP2017030983A patent/JP6867582B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018136757A (ja) | 2018-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6867582B2 (ja) | 信号処理システム | |
Gao et al. | Obfuscated challenge-response: A secure lightweight authentication mechanism for PUF-based pervasive devices | |
Roel | Physically unclonable functions: Constructions, properties and applications | |
US10366253B2 (en) | Reliability enhancement methods for physically unclonable function bitstring generation | |
US8782396B2 (en) | Authentication with physical unclonable functions | |
Machida et al. | A new arbiter PUF for enhancing unpredictability on FPGA | |
Lin et al. | Low-power sub-threshold design of secure physical unclonable functions | |
CN105760786B (zh) | 一种cpu+fpga集成芯片的强puf认证方法及系统 | |
US20130082733A1 (en) | Signal processing system | |
CN102762994A (zh) | 包括物理不可再生功能单元的硅集成电路以及用于测试这种电路的方法和系统 | |
US9712166B2 (en) | Data generating device and authentication system | |
CN110929299B (zh) | 针对仲裁器puf的可靠性自检电路与可靠性增强方法 | |
US9712330B2 (en) | Physically uncloneable function device using MRAM | |
JP2016171452A (ja) | 電子回路、認証装置及び認証システム | |
Yao et al. | ClockPUF: Physical Unclonable Functions based on clock networks | |
US11171647B2 (en) | Integrated electronic circuit | |
Zalivaka et al. | FPGA implementation of modeling attack resistant arbiter PUF with enhanced reliability | |
Dey et al. | PUF based hardware security: A review | |
US11861050B2 (en) | SR flip-flop based physical unclonable functions for hardware security | |
US11792025B2 (en) | Methods of verifying that a first device and a second device are physically interconnected | |
Tariguliyev et al. | Reliability and security of arbiter‐based physical unclonable function circuits | |
CN113268745A (zh) | 基于Camellia加密算法的软PUF | |
KR101673163B1 (ko) | 듀얼 레일 딜레이 로직을 이용한 물리적 복제 방지 회로 | |
Hiromoto et al. | MRO-PUF: Physically Unclonable Function with Enhanced Resistance against Machine Learning Attacks Utilizing Instantaneous Output of Ring Oscillator | |
CN218825514U (zh) | 硬件防护结构及芯片 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20191112 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200925 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201006 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210309 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210322 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6867582 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |