CN110750233B - 一种基于逻辑门非对称自治布尔网络的随机数发生器 - Google Patents

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Abstract

本发明一种基于二输入二输出逻辑门非对称自治布尔网络的随机数发生器，属于基于逻辑门非对称自治布尔网络的随机数发生器技术领域；所要解决的技术问题为：提出一种基于二输入二输出逻辑门非对称自治布尔网络的随机数发生器硬件结构，是对基于二输入二输出逻辑门自治布尔网络的随机数发生器的改进；解决该技术问题采用的技术方案为：包括熵源电路和熵采样电路；熵源电路由1个二输入二输出同或门XNOR0和11个二输入二输出异或门XOR1‑XOR11组成自治布尔网络，同或门XNOR0与异或门XOR1‑XOR11形成网络中的节点，相邻节点和非相邻节点之间两两相互耦合连接，形成非对称的网络拓扑结构；本发明应用于随机数发生器。

Description

一种基于逻辑门非对称自治布尔网络的随机数发生器
技术领域
本发明涉及一种基于逻辑门非对称自治布尔网络的随机数发生器，属于基于逻辑门非对称自治布尔网络的随机数发生器技术领域。
背景技术
随机数的生成与传输在许多领域都有重要的应用，例如信息安全、模拟计算、身份认证、雷达探测等领域，尤其是在信息安全领域，随机数可以作为密钥对信息进行加密，生成传输高质量的随机数可以有效提高信息数据的传输安全。
目前产生随机数的装置种类较多，主要分为物理随机数发生器和伪随机数发生器；物理随机数是对自然界的随机现象进行提取、放大并量化产生随机数，具有天然的不可预测性，该类型随机数生成装置主要有基于噪声提取和基于振荡环的随机数发生器；基于噪声提取的随机数发生器利用频谱平坦噪声源作为熵源，原理简单，但是噪声振荡幅值太小需要放大器进行放大，由于放大器为非线性放大，使得随机数特性变差，需要对随机数进行后处理；基于振荡环的随机数发生器是一种全数字电路的随机数发生器，有利于器件集成，振荡环对反相器的边沿抖动进行采样量化得到随机数，同样由于逻辑器件边沿抖动量级非常小，需要经过多周期的累积以提取随机数，导致随机数产生速率较低。
伪随机数发生器产生的伪随机数具有很好的统计特性，且产生速度快，但是伪随机数发生器由于采用固定算法对种子进行运算产生随机数，它的熵值取决于种子的熵值，使得其生成的随机数具有周期性和可预测性。
而基于自治布尔网络构建的物理随机数发生器是近年来新提出的产生随机数的方法，目前这类随机数发生器的熵源电路多由三输入三输出逻辑门和反相器相互连接构成自治布尔网络实现，相较于二输入逻辑器件，三输入的逻辑器件由于使用更多晶体管会增加结构复杂性和电路中的功耗，而如果将逻辑控制器件替换为二输入逻辑器件，在电路中的工艺误差和相位噪声量级过小时，二输入同或门的两个输入端的信号相同，均为高电平，使二输入同或门输出端保持高电平，使得熵源电路无法振荡，这样会导致出现二输入自治布尔网络随机数发生器在理想情况下，即电路中工艺误差和相位噪声较小可以忽略不计时，可能出现无法振荡的现象；因此需要对目前该类型随机数发生器的结构进行改进。
发明内容
本发明为了克服现有技术中存在的不足，所要解决的技术问题为：提出一种基于二输入二输出逻辑门非对称自治布尔网络的随机数发生器硬件结构，是对基于二输入二输出逻辑门自治布尔网络的随机数发生器的改进。
为了解决上述技术问题，本发明采用的技术方案为：一种基于二输入二输出逻辑门非对称自治布尔网络的随机数发生器，包括熵源电路和熵采样电路；
所述熵源电路由1个二输入二输出同或门XNOR0和11个二输入二输出异或门XOR1-XOR11组成自治布尔网络，所述同或门XNOR0与异或门XOR1-XOR11形成网络中的节点，所述相邻节点和非相邻节点之间两两相互耦合连接，形成非对称的网络拓扑结构，使同或门XNOR0能够振荡，从而使熵源电路各节点持续振荡；
所述熵采样电路由3个D触发器和一个三输入的异或门XOR12组成，所述3个D触发器的信号输入端分别与熵源电路中随机选取的3个不相同的节点相连；
所述3个D触发器的输出端分别与异或门XOR12的输入相连，所述3个D触发器的时钟信号端口与时钟模块相连，所述异或门XOR12的输出端输出随机数。
所述熵源电路的电路结构为：
所述同或门XNOR0的一个输入端与作为相邻节点的异或门XOR11的输出端相连，所述同或门XNOR0的另一个输入端与作为非相邻节点的异或门XORj的输出端相连，其中j∈[2，……，10]；
所述异或门节点XOR(j+1)的一个输入端与作为相邻节点的异或门XOR(j+2)的输出端相连，当j+2>11时，则该相邻节点XOR(j+2)为同或门XNOR0；所述异或门节点XOR(j+1)的另一个输入端与非相邻节点的输出端相连；
设i表示异或门的序号，其中i∈[1……11]，当节点i（i≠j+1）的两个输入端与左右相邻的两个节点i-1和i+1的输出端相连，
若满足i-1=0，则节点i-1为同或门XNOR0；
若存在i+1>11，则节点i+1为同或门XNOR0。
所述时钟模块向外提供的时钟信号规格为100MHz。
本发明相对于现有技术具备以下的有益效果：
一、本发明提供的熵源电路中全部采用二输入二输出逻辑器件，与三输入器件相比降低电路功耗；
二、熵源电路中部分节点与非相邻节耦合连接构成非对称拓扑结构，可以克服在电路中工艺误差和相位噪声较小时，二输入同或门输出端无法振荡的缺陷；
三、熵源电路中二输入同或门的两个输入端来自异或门11和j的输出，其中j∈[2,……，10]，j的选取有一定的自由度，增加了熵源电路逻辑器件设置的多样性和灵活性；
四、熵采样电路中设置的3个触发器的输入端可以任意选取熵源电路中的3个不同的节点，增加了采样电路逻辑器件设置的灵活性；
五、本发明提供的控制电路均为全数字电路，有利于随机数发生器的集成化、小型化。
附图说明
下面结合附图对本发明做进一步说明：
图1为本发明的电路结构示意图；
图中：1为熵源电路、2为熵采样电路、3为时钟模块。
具体实施方式
如图1所示，本发明一种基于二输入二输出逻辑门非对称自治布尔网络的随机数发生器，包括熵源电路（1）和熵采样电路（2）；
所述熵源电路（1）由1个二输入二输出同或门XNOR0和11个二输入二输出异或门XOR1-XOR11组成自治布尔网络，所述同或门XNOR0与异或门XOR1-XOR11形成网络中的节点，所述相邻节点和非相邻节点之间两两相互耦合连接，形成非对称的网络拓扑结构，使同或门XNOR0能够振荡，从而使熵源电路（1）各节点持续振荡；
所述熵采样电路（2）由3个D触发器和一个三输入的异或门XOR12组成，所述3个D触发器的信号输入端分别与熵源电路（1）中随机选取的3个不相同的节点相连；
所述3个D触发器的输出端分别与异或门XOR12的输入相连，所述3个D触发器的时钟信号端口与时钟模块（3）相连，所述异或门XOR12的输出端输出随机数。
所述熵源电路（1）的电路结构为：
所述同或门XNOR0的一个输入端与作为相邻节点的异或门XOR11的输出端相连，所述同或门XNOR0的另一个输入端与作为非相邻节点的异或门XORj的输出端相连，其中j∈[2，……，10]；
所述异或门节点XOR(j+1)的一个输入端与作为相邻节点的异或门XOR(j+2)的输出端相连，当j+2>11时，则该相邻节点XOR(j+2)为同或门XNOR0；所述异或门节点XOR(j+1)的另一个输入端与非相邻节点的输出端相连；
设i表示异或门的序号，其中i∈[1……11]，当节点i（i≠j+1）的两个输入端与左右相邻的两个节点i-1和i+1的输出端相连，
若满足i-1=0，则节点i-1为同或门XNOR0；
若存在i+1>11，则节点i+1为同或门XNOR0。
所述时钟模块（3）向外提供的时钟信号规格为100MHz。
本发明提供的随机数发生器仅由逻辑门经过导线连接构成，是一种结构简单的全数字电路，有利于随机数发生器的可集成化；所有熵源电路中的逻辑门均为自治布尔网络中的节点，包括一个同或门和多个异或门，由于器件制造过程中存在的工艺误差，以及数字逻辑电路工作过程中的相位噪声，各节点的输入信号不对称，可以输出混沌信号，并对混沌信号进行采样量化可以得到性能良好的随机数序列输出。
所述熵源电路由1个二输入二输出同或门XNOR0和11个二输入二输出异或门XORi组成自治布尔网络，所有逻辑门为网络中的节点，自治布尔网络中部分节点与相邻节点互耦合连接，部分节点与非相邻节点单项耦合连接，形成非对称的网络拓扑结构，以保证同或门XNOR0的输出端可以输出振荡信号，从而保证熵源电路各节点持续振荡而不会保持恒定电平。
i表示异或门的序号，其中i=1……11，同或门XNOR0的两个输入来自异或门11和j的输出，图1中以j=7，异或门8的两个输入为异或门1和异或门9的输出为例，异或门i（i≠8、1、11）的两个输入来自左右相邻两个异或门i-1和i+1的输出，异或门1的两个输入为同或门XNOR0和异或门2的输出，异或门11的两个输入为同或门XNOR0和异或门10的输出；上述逻辑门的连接方式可以使熵源电路中任意逻辑门都能输出性能良好的混沌震荡信号。
所述同或门XNOR0的一个输入为相邻节点11的输出，另一个输入为非相邻节点j的输出，由于两个输入中一个输入来自相邻节点，另一个输入来自非相邻节点，从而使得同或门XNOR0的两个输入端信号不对称；节点j+1的两个输入为相邻节点j+2的输出和非相邻节点的输出。
所述熵源电路中部分节点之间进行互耦合，部分节点之间单向耦合，构成非对称布尔网络，与相邻节点之间互耦合从而构成对称结构的二输入布尔网络相比，减少节点个数，且在工艺误差可忽略不计的电路中也可以保持振荡输出。
在实施例图1中，采样电路由3个D触发器Dn（n表示触发器的序号）和一个三输入的异或门XOR12组成，所述3个D触发器的输入端与熵源电路中的同或门XNOR0和异或门XOR3、XOR9的输出端相连接，触发器的输出端与异或门XOR12的三个输入相连，各触发器的时钟信号由外部时钟提供，时钟频率为100MHZ，采样电路对熵源电路的混沌震荡信号进行采样量化后输出随机数。
本发明的随机数生成效果可以通过以下实验检测进一步说明：
采用美国国家标准和技术研究所NIST提供的SP800-22随机数检测标准，针对上述实施实例，采集了1000组容量为1Mbit的100Mbps的随机数序列进行测试，该检测标准包含15项检测内容，当显著水平为0.01，每项测试的P-value值不低于0.01，通过率大于0.9806，表明该项检测通过。
检测结果如表1所示，表明通过了该随机数测试标准，证明本方法产生的随机数具有良好的随机性。
Figure DEST_PATH_IMAGE001
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (2)

1.一种基于逻辑门非对称自治布尔网络的随机数发生器，其特征在于：包括熵源电路（1）和熵采样电路（2）；
所述熵源电路（1）由1个二输入二输出同或门XNOR0和11个二输入二输出异或门XOR1-XOR11组成自治布尔网络，所述同或门XNOR0与异或门XOR1-XOR11形成网络中的节点，网络中的相邻节点和非相邻节点之间两两相互耦合连接，形成非对称的网络拓扑结构，使同或门XNOR0能够振荡，从而使熵源电路（1）各节点持续振荡；
所述熵采样电路（2）由3个D触发器和一个三输入的异或门XOR12组成，所述3个D触发器的信号输入端分别与熵源电路（1）中随机选取的3个不相同的节点相连；
所述3个D触发器的输出端分别与异或门XOR12的输入相连，所述3个D触发器的时钟信号端口与时钟模块（3）相连，所述异或门XOR12的输出端输出随机数；
所述熵源电路（1）的电路结构为：
所述同或门XNOR0的一个输入端与作为相邻节点的异或门XOR11的输出端相连，所述同或门XNOR0的另一个输入端与作为非相邻节点的异或门XORj的输出端相连，其中j∈[2，……，10]；
异或门节点XOR(j+1)的一个输入端与作为相邻节点的异或门XOR(j+2)的输出端相连，当j+2>11时，则该相邻节点XOR(j+2)为同或门XNOR0；所述异或门节点XOR(j+1)的另一个输入端与非相邻节点的输出端相连；
设i表示异或门的序号，其中i∈[1……11]，当节点i（i≠j+1）的两个输入端与左右相邻的两个节点i-1和i+1的输出端相连，
若满足i-1=0，则节点i-1为同或门XNOR0；
若存在i+1>11，则节点i+1为同或门XNOR0。
2.根据权利要求1所述的一种基于逻辑门非对称自治布尔网络的随机数发生器，其特征在于：所述时钟模块（3）向外提供的时钟信号规格为100MHz。
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