JPH0220016B2 - - Google Patents
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- JPH0220016B2 JPH0220016B2 JP58063647A JP6364783A JPH0220016B2 JP H0220016 B2 JPH0220016 B2 JP H0220016B2 JP 58063647 A JP58063647 A JP 58063647A JP 6364783 A JP6364783 A JP 6364783A JP H0220016 B2 JPH0220016 B2 JP H0220016B2
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- 230000010365 information processing Effects 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/38—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of superconductive devices
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、ジヨセフソン論理回路に関し、特に
ジヨセフソン素子を用いて構成されるＴ−フリツ
プフロツプ回路に関する。
ジヨセフソン素子を用いて構成されるＴ−フリツ
プフロツプ回路に関する。
(2) 技術の背景
情報処理技術の発展に伴い、電子計算機等の情
報処理装置に対してもより高速化、大容量化が図
られつつある。
報処理装置に対してもより高速化、大容量化が図
られつつある。
かかる情報処理装置を構成する機能素子の一つ
として、超電導現象を利用した所謂ジヨセフソン
素子の適用が試みられている。
として、超電導現象を利用した所謂ジヨセフソン
素子の適用が試みられている。
かかるジヨセフソン素子は、シリコンあるいは
ガリウム・砒素等の半導体材料を用いた素子に比
較して、より高速動作が可能であるという特長を
備えている。
ガリウム・砒素等の半導体材料を用いた素子に比
較して、より高速動作が可能であるという特長を
備えている。
(3) 従来技術と問題点
かかるジヨセフソン素子を機能素子として用い
て構成される論理回路の一つにＴ−フリツプフロ
ツプ回路がある。
て構成される論理回路の一つにＴ−フリツプフロ
ツプ回路がある。
かかるＴ−フリツプフロツプ回路は、ジヨセフ
ソン集積回路内において例えばタイミング回路を
構成する際に用いられる。
ソン集積回路内において例えばタイミング回路を
構成する際に用いられる。
従来、かかるＴ−フリツプフロツプ回路を構成
する手段として例えば２つのセルフリセツテイン
グAND回路と、マスター・フリツプフロツプ及
びスレーブ・フリツプフロツプ回路から構成され
るＪ−Ｋフリツプフロツプ回路の適用が検討され
ているが、該Ｊ−Ｋフリツプフロツプ回路は素子
数が多く占有面積も大きくなり、当該ジヨセフソ
ン集積回路の集積度の向上を妨げる一因となる。
する手段として例えば２つのセルフリセツテイン
グAND回路と、マスター・フリツプフロツプ及
びスレーブ・フリツプフロツプ回路から構成され
るＪ−Ｋフリツプフロツプ回路の適用が検討され
ているが、該Ｊ−Ｋフリツプフロツプ回路は素子
数が多く占有面積も大きくなり、当該ジヨセフソ
ン集積回路の集積度の向上を妨げる一因となる。
(4) 発明の目的
本発明は、このような従来のＴ−フリツプフロ
ツプ回路に代えて、素子数が少く占有面積の低下
を図ることができるＴ−フリツプフロツプ回路を
提供しようとするものである。
ツプ回路に代えて、素子数が少く占有面積の低下
を図ることができるＴ−フリツプフロツプ回路を
提供しようとするものである。
(5) 発明の構成
このため、本発明によれば、一端がバイアス入
力端子Vaに共通に並列接続されて第１のループ
を構成する第１及び第２のジヨセフソンゲート
J1，J2からなるセルフリセツテイングAND回路
と、一端が前記第１及び第２のジヨセフソンゲー
トの他端に共通に並列接続されて第２のループを
構成する第３及び第４のジヨセフソンゲートJ3，
J4からなるマスターフリツプフロツプ電流転送回
路と、一端が前記第３及び第４のジヨセフソンゲ
ートの他端に共通に並列接続されて第３のループ
を構成する第５及び第６のジヨセフソンゲート
J5，J6からなるスレーブフリツプフロツプ電流転
送回路とを備え、 前記第１のジヨセフソンゲートJ1には、外部信
号電流Ｔ及びそれと同一方向に流れるクロツク信
号電流Ｃが制御線入力として入力され、該２本の
制御線に共に電流が流れるときだけ該第１のジヨ
セフソンゲートは不活性状態となり、 前記第２のジヨセフソンゲートJ2には、前記ク
ロツク信号電流及び前記クロツク信号電流とは反
対の方向に流れる直流電流DCが制御線入力とし
て入力され、該クロツク信号電流が流れていない
時だけ該第２ジヨセフソンゲートは不活性状態と
なり、 前記第３のジヨセフソンゲートJ3には、前記第
１のループの前記第２のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第３のループの前記第６のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第３のジヨセフソンゲートは不活性状態に反転
し、 前記第４のジヨセフソンゲートJ4には、前記第
１のループの前記第２のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第３のループの前記第５のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第４のジヨセフソンゲートは不活性状態に反転
し、 前記第５のジヨセフソンゲートJ5には、前記第
１のループの前記第１のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第２のループの前記第３のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第５のジヨセフソンゲートは不活性状態に反転
し、 前記第６のジヨセフソンゲートJ6には、前記第
１のループの前記第１のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第２のループの前記第４のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第６のジヨセフソンゲートは不活性状態に反転
し、 前記第３のループから出力信号を得、前記クロ
ツク信号電流及び前記外部信号電流に共にオンか
らオフに変化する時、前記出力信号が反転するこ
とを特徴とするジヨセフソン論理回路が提供され
る。
力端子Vaに共通に並列接続されて第１のループ
を構成する第１及び第２のジヨセフソンゲート
J1，J2からなるセルフリセツテイングAND回路
と、一端が前記第１及び第２のジヨセフソンゲー
トの他端に共通に並列接続されて第２のループを
構成する第３及び第４のジヨセフソンゲートJ3，
J4からなるマスターフリツプフロツプ電流転送回
路と、一端が前記第３及び第４のジヨセフソンゲ
ートの他端に共通に並列接続されて第３のループ
を構成する第５及び第６のジヨセフソンゲート
J5，J6からなるスレーブフリツプフロツプ電流転
送回路とを備え、 前記第１のジヨセフソンゲートJ1には、外部信
号電流Ｔ及びそれと同一方向に流れるクロツク信
号電流Ｃが制御線入力として入力され、該２本の
制御線に共に電流が流れるときだけ該第１のジヨ
セフソンゲートは不活性状態となり、 前記第２のジヨセフソンゲートJ2には、前記ク
ロツク信号電流及び前記クロツク信号電流とは反
対の方向に流れる直流電流DCが制御線入力とし
て入力され、該クロツク信号電流が流れていない
時だけ該第２ジヨセフソンゲートは不活性状態と
なり、 前記第３のジヨセフソンゲートJ3には、前記第
１のループの前記第２のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第３のループの前記第６のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第３のジヨセフソンゲートは不活性状態に反転
し、 前記第４のジヨセフソンゲートJ4には、前記第
１のループの前記第２のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第３のループの前記第５のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第４のジヨセフソンゲートは不活性状態に反転
し、 前記第５のジヨセフソンゲートJ5には、前記第
１のループの前記第１のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第２のループの前記第３のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第５のジヨセフソンゲートは不活性状態に反転
し、 前記第６のジヨセフソンゲートJ6には、前記第
１のループの前記第１のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第２のループの前記第４のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第６のジヨセフソンゲートは不活性状態に反転
し、 前記第３のループから出力信号を得、前記クロ
ツク信号電流及び前記外部信号電流に共にオンか
らオフに変化する時、前記出力信号が反転するこ
とを特徴とするジヨセフソン論理回路が提供され
る。
以下本発明を、実施例をもつて詳細に説明す
る。
る。
(6) 発明・考案の実施例
図面第１図は、本発明によるＴ−フリツプフロ
ツプ回路を示す。
ツプ回路を示す。
同図において、J1〜J6はジヨセフソン素子、
SRはセルフリセツテイングANDゲート回路、Ｍ
は、マスター・フリツプフロツプ電流転送回路Ｓ
はスレーブ・フリツプフロツプ電流転送回路であ
る。
SRはセルフリセツテイングANDゲート回路、Ｍ
は、マスター・フリツプフロツプ電流転送回路Ｓ
はスレーブ・フリツプフロツプ電流転送回路であ
る。
ここで、セルフリセツテイングANDゲートSR
は、入力信号端CIN及びTINに入力される入力信号
パルスＣ及びＴを受け、該セルフリセツテイング
ANDゲートSRの出力は、マスター・フリツプフ
ロツプ電流転送回路Ｍへ入力される。
は、入力信号端CIN及びTINに入力される入力信号
パルスＣ及びＴを受け、該セルフリセツテイング
ANDゲートSRの出力は、マスター・フリツプフ
ロツプ電流転送回路Ｍへ入力される。
また前記入力信号パルスＣ及びＴのアンドの補
元（反転）信号（・）が、電流転送回路Ｓへ
入力される。
元（反転）信号（・）が、電流転送回路Ｓへ
入力される。
従つて、マスター・フリツプフロツプ電流転送
回路Ｍは、入力信号パルスＣ及びＴのアンド
（Ｃ・Ｔ）に同期して動作し、またスレーブ・フ
リツプフロツプ電流転送回路Ｓは、・に同期
して動き、それぞれ入力信号パルスＣ・Ｔ（及び
Ｃ・Ｔ）が入力される毎に反転する。
回路Ｍは、入力信号パルスＣ及びＴのアンド
（Ｃ・Ｔ）に同期して動作し、またスレーブ・フ
リツプフロツプ電流転送回路Ｓは、・に同期
して動き、それぞれ入力信号パルスＣ・Ｔ（及び
Ｃ・Ｔ）が入力される毎に反転する。
すなわち、例えば出力Qoutがハイ（High）レ
ベル、がロー（Low）レベルの状態にある
とき、入力端CIN及びTINに入力信号パルスＣ及び
Ｔが印加されると、直流オフセツト電流DCによ
つて臨界電流の抑制された不活性状態にあるジヨ
セフソン素子J2の存在によつてジヨセフソン素子
J1を通つて流れていたバイアス電流は、該入力信
号パルスＣ及びＴによつてジヨセフソン素子J1が
不活性状態となることによりジヨセフソン素子J2
に転送され、更にマスターフリツプフロツプ電流
転送回路Ｍ及びスレーブ・フリツプフロツプ電流
転送回路Ｓを流れて基準電位（接地電位）へ流れ
る。
ベル、がロー（Low）レベルの状態にある
とき、入力端CIN及びTINに入力信号パルスＣ及び
Ｔが印加されると、直流オフセツト電流DCによ
つて臨界電流の抑制された不活性状態にあるジヨ
セフソン素子J2の存在によつてジヨセフソン素子
J1を通つて流れていたバイアス電流は、該入力信
号パルスＣ及びＴによつてジヨセフソン素子J1が
不活性状態となることによりジヨセフソン素子J2
に転送され、更にマスターフリツプフロツプ電流
転送回路Ｍ及びスレーブ・フリツプフロツプ電流
転送回路Ｓを流れて基準電位（接地電位）へ流れ
る。
そして、前記入力信号パルスＣ及びＴが同時に
立ち下がる（すなわち及びが同時に立ち上が
る）とジヨセフソン素子J2を流れていた電流は再
びジヨセフソン素子J1に転送される。そして該電
流はマスター・フリツプフロツプ電流転送回路Ｍ
及びスレーブ・フリツプフロツプ電流転送回路Ｓ
を流れて基準電位へ流れる。
立ち下がる（すなわち及びが同時に立ち上が
る）とジヨセフソン素子J2を流れていた電流は再
びジヨセフソン素子J1に転送される。そして該電
流はマスター・フリツプフロツプ電流転送回路Ｍ
及びスレーブ・フリツプフロツプ電流転送回路Ｓ
を流れて基準電位へ流れる。
すなわち、かかる入力信号パルスＣ及びＴの同
時立ち上がりあるいは同時立ち下がりによつて、
バイアス電流の流れ込む方向が変わり、且つ直流
バイアスDCによつて、その電流の方向が維持さ
れる。かかるバイアス電流の流入方向の変化によ
つて、マスター・フリツプフロツプ電流転送回路
Ｍの状態が反転し、該マスター・フリツプフロツ
プ電流転送回路Ｍの出力Qm及びが反転する。
時立ち上がりあるいは同時立ち下がりによつて、
バイアス電流の流れ込む方向が変わり、且つ直流
バイアスDCによつて、その電流の方向が維持さ
れる。かかるバイアス電流の流入方向の変化によ
つて、マスター・フリツプフロツプ電流転送回路
Ｍの状態が反転し、該マスター・フリツプフロツ
プ電流転送回路Ｍの出力Qm及びが反転する。
そして、かかるマスター・フリツプフロツプ電
流転送回路Ｍの出力Qm，の反転及びクロツ
ク信号に伴つて、スレーブ・フリツプフロツプ
電流転送回路Ｓの状態が反転し、該スレーブ・フ
リツプフロツプ電流転送回路Ｓの出力Qout，
Qoutが反転する。
流転送回路Ｍの出力Qm，の反転及びクロツ
ク信号に伴つて、スレーブ・フリツプフロツプ
電流転送回路Ｓの状態が反転し、該スレーブ・フ
リツプフロツプ電流転送回路Ｓの出力Qout，
Qoutが反転する。
前記第１図に示される本発明によるＴ−フリツ
プフロツプ回路を、論理記号により表わすと、第
２図の如く表わされる。また、かかる本発明によ
るＴ−フリツプフロツプ回路の動作をタイミング
チヤートをもつて表わすと、第３図の如く表わさ
れる。
プフロツプ回路を、論理記号により表わすと、第
２図の如く表わされる。また、かかる本発明によ
るＴ−フリツプフロツプ回路の動作をタイミング
チヤートをもつて表わすと、第３図の如く表わさ
れる。
以下、第３図に示されたタイミングチヤートに
したがつて本発明の第１図のＴ−フリツプフロツ
プ回路の動作を説明する。なお、ここでジヨセフ
ソンゲートJ1の出力を・、J2の出力をＣ・
Ｔ、J3の出力をQn、J4の出力をn、J5の出力を
Qput、J6の出力をQputとする。
したがつて本発明の第１図のＴ−フリツプフロツ
プ回路の動作を説明する。なお、ここでジヨセフ
ソンゲートJ1の出力を・、J2の出力をＣ・
Ｔ、J3の出力をQn、J4の出力をn、J5の出力を
Qput、J6の出力をQputとする。
まずt1の時、外部入力Ｔ及びクロツク信号Ｃは
共にオフ（電流が流れていない状態を示す。）で、
またJ2，J4，J5が不活性状態でバイアス電流は、
Va→J1→・→J3→Qn→J6→Qput→GNDの経
路で流れているとする。この状態では・はオ
ン（電流が流れている状態を示す。）、Ｃ・Ｔはオ
フ、Qputがオン、putはオフである。
共にオフ（電流が流れていない状態を示す。）で、
またJ2，J4，J5が不活性状態でバイアス電流は、
Va→J1→・→J3→Qn→J6→Qput→GNDの経
路で流れているとする。この状態では・はオ
ン（電流が流れている状態を示す。）、Ｃ・Ｔはオ
フ、Qputがオン、putはオフである。
次にt2の時、外部入力Ｔ及びクロツク信号Ｃは
共にオンとなるのでジヨセフソンゲートJ1は不活
性状態となり、これにより、Ｃ・Ｔはオン、・
Ｔはオフに反転する。一方、・はオフである
ので、この信号が入力されているJ5及びJ6は以前
の状態を維持し、Qputがオン、putはオフのまま
である。また、Ｃ・Ｔがオン、Qputがオンである
のでジヨセフソンゲートJ3は不活性状態となる。
したがつて、この時バイアス電流は、Va→J2→
Ｃ・Ｔ→J4→n→J6→QputGNDの経路で流れる。
共にオンとなるのでジヨセフソンゲートJ1は不活
性状態となり、これにより、Ｃ・Ｔはオン、・
Ｔはオフに反転する。一方、・はオフである
ので、この信号が入力されているJ5及びJ6は以前
の状態を維持し、Qputがオン、putはオフのまま
である。また、Ｃ・Ｔがオン、Qputがオンである
のでジヨセフソンゲートJ3は不活性状態となる。
したがつて、この時バイアス電流は、Va→J2→
Ｃ・Ｔ→J4→n→J6→QputGNDの経路で流れる。
次にt3の時、外部入力Ｔ及びクロツク信号Ｃは
共にオフとなるのでジヨセフソンゲートJ2は不活
性状態となり、これにより、・はオン、Ｃ・
Ｔはオフに反転する。一方、Ｃ・Ｔはオフである
ので、この信号が入力されているJ3及びJ4は以前
の状態を維持し、nがオン、Qnはオフのままで
ある。また、・がオン、nがオンであるの
でジヨセフソンゲートJ6は不活性状態となり、こ
れにより、putがオン、Qputはオフに反転する。
したがつて、この時バイアス電流は、Va→J1→
Ｃ・Ｔ→J4→n→J5→put→GNDの経路で流れ
る。
共にオフとなるのでジヨセフソンゲートJ2は不活
性状態となり、これにより、・はオン、Ｃ・
Ｔはオフに反転する。一方、Ｃ・Ｔはオフである
ので、この信号が入力されているJ3及びJ4は以前
の状態を維持し、nがオン、Qnはオフのままで
ある。また、・がオン、nがオンであるの
でジヨセフソンゲートJ6は不活性状態となり、こ
れにより、putがオン、Qputはオフに反転する。
したがつて、この時バイアス電流は、Va→J1→
Ｃ・Ｔ→J4→n→J5→put→GNDの経路で流れ
る。
次にt4の時、外部入力Ｔ及びクロツク信号Ｃは
共にオンとなるのでジヨセフソンゲートJ1は不活
性状態となり、これにより、Ｃ・Ｔはオン、・
Ｔはオフに反転する。一方、・はオフである
ので、この信号が入力されているJ5及びJ6は以前
の状態を維持し、putがオン、Qputはオフのまま
である。また、Ｃ・Ｔがオン、putがオンである
のでジヨセフソンゲートJ4は不活性状態となる。
したがつて、この時バイアス電流は、Va→J2→
Ｃ・Ｔ→J3→Gn→J5→put→GNDの経路で流れ
る。
共にオンとなるのでジヨセフソンゲートJ1は不活
性状態となり、これにより、Ｃ・Ｔはオン、・
Ｔはオフに反転する。一方、・はオフである
ので、この信号が入力されているJ5及びJ6は以前
の状態を維持し、putがオン、Qputはオフのまま
である。また、Ｃ・Ｔがオン、putがオンである
のでジヨセフソンゲートJ4は不活性状態となる。
したがつて、この時バイアス電流は、Va→J2→
Ｃ・Ｔ→J3→Gn→J5→put→GNDの経路で流れ
る。
そして、t5の時、外部入力Ｔ及びクロツク信号
Ｃは共にオフとなるのでジヨセフソンゲートJ2は
不活性状態となり、これにより、・はオン、
Ｃ・Ｔはオフに反転する。一方、Ｃ・Ｔはオフで
あるので、この信号が入力されているJ3及びJ4は
以前の状態を維持し、Qnがオン、nはオフのま
まである。また、・がオン、Qnがオンであ
るのでジヨセフソンゲートJ5は不活性状態とな
り、これにより、Qputがオン、putはオフに反転
する。したがつて、この時バイアス電流は、Va
→J1→・→J3→Qn→J6→Qput→GNDの経路
で流れる。
Ｃは共にオフとなるのでジヨセフソンゲートJ2は
不活性状態となり、これにより、・はオン、
Ｃ・Ｔはオフに反転する。一方、Ｃ・Ｔはオフで
あるので、この信号が入力されているJ3及びJ4は
以前の状態を維持し、Qnがオン、nはオフのま
まである。また、・がオン、Qnがオンであ
るのでジヨセフソンゲートJ5は不活性状態とな
り、これにより、Qputがオン、putはオフに反転
する。したがつて、この時バイアス電流は、Va
→J1→・→J3→Qn→J6→Qput→GNDの経路
で流れる。
以上説明したように、本発明のＴ−フリツプフ
ロツプ回路は、外部入力及びクロツク信号Ｃが共
にオンになるとき、Qnとnを反転させ、外部入
力Ｔ及びクロツク信号Ｃが共にオフになるとき、
Qput及びputを反転させる働きをする。
ロツプ回路は、外部入力及びクロツク信号Ｃが共
にオンになるとき、Qnとnを反転させ、外部入
力Ｔ及びクロツク信号Ｃが共にオフになるとき、
Qput及びputを反転させる働きをする。
なお、本発明のＴ−フリツプフロツプ回路に
は、外部信号Ｔ及びクロツク信号Ｃの２種類の信
号を入力しているが、これは、外部信号Ｔの入力
パルスが周期的に発生されない場合、外部信号Ｔ
及びクロツク信号Ｃのパルスが同期したときの
み、Ｔ−フリツプフロツプ回路の出力を反転させ
るために設けている。また、外部信号Ｔ、クロツ
ク信号Ｃ及び直流バイアス信号DCにに入力する
電流の大きさは、それぞれ等しい値に設定し、か
つ、信号線１本の制御信号を入力しただけでは、
ジヨセフソンゲートを不活性状態にすることはで
きないが、２本に入力すれば不活性状態にするこ
とができるという値に設定する。このような値に
設定することにより上記のような動作を実現する
ことができる。
は、外部信号Ｔ及びクロツク信号Ｃの２種類の信
号を入力しているが、これは、外部信号Ｔの入力
パルスが周期的に発生されない場合、外部信号Ｔ
及びクロツク信号Ｃのパルスが同期したときの
み、Ｔ−フリツプフロツプ回路の出力を反転させ
るために設けている。また、外部信号Ｔ、クロツ
ク信号Ｃ及び直流バイアス信号DCにに入力する
電流の大きさは、それぞれ等しい値に設定し、か
つ、信号線１本の制御信号を入力しただけでは、
ジヨセフソンゲートを不活性状態にすることはで
きないが、２本に入力すれば不活性状態にするこ
とができるという値に設定する。このような値に
設定することにより上記のような動作を実現する
ことができる。
(7) 発明の効果
以上のような、本発明によれば、ジヨセフソン
素子を用いたＴ−フリツプフロツプ回路を単一の
セルフリセツテイングAND回路と２つのフリツ
プフロツプ電流転送回路とにより構成することが
できる。
素子を用いたＴ−フリツプフロツプ回路を単一の
セルフリセツテイングAND回路と２つのフリツ
プフロツプ電流転送回路とにより構成することが
できる。
従つて、前記Ｊ−Ｋフリツプフロツプ回路を用
いる場合に比較して一つのセルフリセツテイング
アンド回路を構成する２個のジヨセフソン素子が
不要となり、当該Ｔ−フリツプフロツプ回路の占
有面積を低減することができる。
いる場合に比較して一つのセルフリセツテイング
アンド回路を構成する２個のジヨセフソン素子が
不要となり、当該Ｔ−フリツプフロツプ回路の占
有面積を低減することができる。
第１図は本発明によるＴ−フリツプフロツプ回
路の構成を示す結線図、第２図はかかるＴ−フリ
ツプフロツプ回路の論理構成を示すブロツクダイ
ヤグラム、第３図はかかるＴ−フリツプフロツプ
回路の動作状態を示すタイミングチヤートであ
る。 図において、J1〜J6はジヨセフソン素子であ
る。またＭはマスター・フリツプフロツプ、Ｓは
スレーブ・フリツプフロツプを示す。
路の構成を示す結線図、第２図はかかるＴ−フリ
ツプフロツプ回路の論理構成を示すブロツクダイ
ヤグラム、第３図はかかるＴ−フリツプフロツプ
回路の動作状態を示すタイミングチヤートであ
る。 図において、J1〜J6はジヨセフソン素子であ
る。またＭはマスター・フリツプフロツプ、Ｓは
スレーブ・フリツプフロツプを示す。
Claims (1)
- 【特許請求の範囲】 １ 一端がバイアス入力端子Vaに共通に並列接
続されて第１のループを構成する第１及び第２の
ジヨセフソンゲートJ1，J2からなるセルフリセツ
テイングAND回路と、一端が前記第１及び第２
のジヨセフソンゲートの他端に共通に並列接続さ
れて第２のループを構成する第３及び第４のジヨ
セフソンゲートJ3，J4からなるマスターフリツプ
フロツプ電流転送回路と、一端が前記第３及び第
４のジヨセフソンゲートの他端に共通に並列接続
されて第３のループを構成する第５及び第６のジ
ヨセフソンゲートJ5，J6からなるスレーブフリツ
プフロツプ電流転送回路とを備え、 前記第１のジヨセフソンゲートJ1には、外部信
号電流Ｔ及びそれと同一方向に流れるクロツク信
号電流Ｃが制御線入力として入力され、該２本の
制御線に共に電流が流れるときだけ該第１のジヨ
セフソンゲートは不活性状態となり、 前記第２のジヨセフソンゲートJ2には、前記ク
ロツク信号電流及び前記クロツク信号電流とは反
対の方向に流れる直流電流DCが制御線入力とし
て入力され、該クロツク信号電流が流れていない
時だけ該第２のジヨセフソンゲートは不活性状態
となり、 前記第３のジヨセフソンゲートJ3には、前記第
１のループの前記第２のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第３のループの前記第６のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第３のジヨセフソンゲートは不活性状態に反転
し、 前記第４のジヨセフソンゲートJ4には、前記第
１のループの前記第２のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第３のループの前記第５のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第４のジヨセフソンゲートは不活性状態に反転
し、 前記第５のジヨセフソンゲートJ5には、前記第
１のループの前記第１のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第２のループの前記第３のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第５のジヨセフソンゲートは不活性状態に反転
し、 前記第６のジヨセフソンゲートJ6には、前記第
１のループの前記第１のジヨセフソンゲート側の
分枝を流れる電流及びそれと同一方向に流れる前
記第２のループの前記第４のジヨセフソンゲート
側の分枝を流れる電流が制御線入力として入力さ
れ、該２本の制御線に共に電流が流れる時だけ該
第６のジヨセフソンゲートは不活性状態に反転
し、 前記第３のループから出力信号を得、前記クロ
ツク信号電流及び前記外部信号電流に共にオンか
らオフに変化する時、前記出力信号が反転するこ
とを特徴とするジヨセフソン論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364783A JPS59190713A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364783A JPS59190713A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59190713A JPS59190713A (ja) | 1984-10-29 |
| JPH0220016B2 true JPH0220016B2 (ja) | 1990-05-07 |
Family
ID=13235347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6364783A Granted JPS59190713A (ja) | 1983-04-13 | 1983-04-13 | ジヨセフソン論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59190713A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5293259A (en) * | 1976-01-30 | 1977-08-05 | Sony Corp | Phase inverter with master and servant flip-flop circuits |
-
1983
- 1983-04-13 JP JP6364783A patent/JPS59190713A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5293259A (en) * | 1976-01-30 | 1977-08-05 | Sony Corp | Phase inverter with master and servant flip-flop circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59190713A (ja) | 1984-10-29 |
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