JPH01309510A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明は、半導体集積回路等におけるフリップフロップ
回路（以下、ＦＦ回路という）に関するものである。

（従来の技術） 従来、このような分野の技術としては香山晋編「超高速
デバイス」初版（昭６１−１２’−１５＞（株）培風館
Ｐ、２４３−２４４に記載されるものがあった。以下、
その構成を図を用いて説明する。

第２図は、従来のＦＦ回路の一構成例を示す回路図であ
る。

このＦＦ回路は、入力データＤ用の入力端子１出力デー
タＤ用の出力端子２、クロック信号ＣＫによりオン、オ
フ動作する電界効果トランジスタ（以下、ＦＥＴという
）１１，１４、および反転クロック信号匝Ｘによりオン
、オフ動作するＦＥＴ１２．１３を備えている。なおり
ロック信号ＣＫおよび反転クロック信号ＣＫ′は、複数
のインバータ等で構成されたクロックパルス発生回路で
作られる。

入力データＤ用の入力端子１はＦＥＴＩＩのドレインに
接続され、そのＦＥＴＩＩのソースはノードＮ１−およ
びインバータ２１を介してノートＮ２に接続され、さら
にそのノードＮ２がインバータ２２および下ＥＴ１２を
介してノードＮ１に接続されている。またノードＮ２は
ＦＥＴ１Ｂを介してノードＮ３に接続され、そのノート
Ｎ３がインバータ２３を介して出力デ゛−タＱ用の出力
端子２に接続され、さらにそのインバータ２３の出力側
がインバータ２４および下ＥＴ１４を介してノードＮ３
に接続されている。

第３図は、第２図の動作を示すタイムチャートであり、
この図を参照しつつ第２図のＦＦ回路の動作を説明する
。

先ず、初期状態としては、低レベル（以下、”　Ｌ　”
という）のクロック信号ＣＫ、高レベル（以下、”　Ｈ
”という）の反転クロック信号■、′用″の入力データ
Ｄが印加され、ノードＮｌ。

Ｎ２．Ｎ３がそれぞれ”Ｌ”　、”Ｈ”　、”Ｈ’”で
あるとする。

時刻Ｔ１−で、クロック信号ＣＫがＩＩ　Ｈ１１、反転
クロック信号で玉“が′土′”になると、ＦＥＴ１１゜
１４がオン状態、ＦＥＴ１２，１．３がオフ状態となる
。このためノードＮ１は入力データＤにより１１°°に
、ノードＮ２はインバータ２１を介してＬ′”になり、
インバータ２２の出力が”　Ｈ”となる。一方、ノード
Ｎ３はＦＥＴ１Ｂがオフ状態のため“Ｈ”と変らないの
で、出力端子２にはインバータ２３を介してＩＩ　Ｌ　
ＩＩの出力デ゛−タＱが送出される。またインバータ２
４からの出力は”Ｈ”となり、ＦＥＴ１４がオン状態の
なめノードＮ３は”Ｈ”の状態で保持される。

次に時刻Ｔ２において、クロック信号ＣＫかＩＩ　ｌ＝
　ＩＩ、反転クロック信号ＣＫ“が“Ｈ”になると、Ｆ
ＥＴ１１．．１４がオフ状態、ＦＥＴ１２，１Ｂがオン
状態となる。このため、ノードＮ１はＦＥＴ１２のオン
状態およびインバータ２２の出力により′用″の状態に
保持されると共に、ノードＮ２はインバータ２１を介し
てＬ′°の状態に保持される。一方、ノードＮ３はＦＥ
Ｔ１Ｂがオン状態、ＦＥＴ１４がオフ状態のためＬ″に
なると共に、出力端子２にはインバータ２３を介してＨ
′”の出力デ゛−タＱが送出される。

以上のように、このＦＦ回路はクロック信号ＣＫの立上
がりで入力データＤを入力して、それをクロック信号Ｃ
Ｋの立下がりで出力データＱの形で送出する遅延型フリ
ップフロ７１回路（以下、Ｄ−ＦＦ回路という）として
動作する。

（発明が解決しようとする課題） しかしながら、上記構成のＦＦ回路では、次のような課
題があった。

上記構成のＦＦ回路は、入力されるクロック信号と反転
クロック信号とがかなり正確に逆相の関係でなければ正
常に動作しなくなる。

たとえば第２図において、クロック信号ＣＫと反転クロ
ック信号■とが同時に”　Ｈ”になると、ＦＥＴＩＩ、
１２．１３．１４はすべてオン状態となる。このなめ、
入力データＤの信号がＦＥＴＩＩ、インバータ２］、Ｆ
ＥＴ１Ｂ、インバータ２３を介して出力端子２に直接影
響することになり、Ｄ−ＦＦ回路として動作しなくなる
。

またクロック信号ＣＫと反転クロック信号ＣＫとが同時
に’　Ｌ　”になる場合も正常に動作しなくなる。これ
については、第４図を参照しつつ以下に説明する。

時刻Ｔ３の時、入力データＤ、クロック信号ＣＫ、ノー
ドＮ１、出力データＱがｉ＋　Ｈｕ、反転クロック信号
■、ノードＮ２．Ｎ３が“Ｌ”であったとする。次に時
刻Ｔ４で、クロック信号ＣＫが”　Ｈ”→“Ｌ”となる
ものの反転クロック信号ＧＫが”Ｌ”　のｆｔ　であｈ
ば、ＦＥＴＩＩ。

１２．１３．１４がすべてオフ状態となる。このため、
ノードＮ１はインバータ２１の入力端子だけに、ノード
Ｎ３はインバータ２３の入力端子だけにしか接続されな
いことになり、どちらもレベルが確定しなくなる。

したがって、その後の時刻Ｔ５でＵ７がＩＩ　Ｈ＋１と
なっても、インバータ２１．２２で保持されている信号
は、時刻Ｔ３〜Ｔ４の間に入力端子１から入力された信
号とは異なる。そのため、出力端子２に送出される信号
も、もはや入力端子１に入力された信号とは異なるもの
となり、Ｄ−ＦＦ回路として動作しなくなる。

以上の説明は、ＦＥＴおよびインバータの遅延時間を零
と理想化した場合であり、実際にはＦＥＴおよびインバ
ータの遅延時間に対して無視できる程度の時間で、クロ
ック信号と反転クロック信号とが同時にＩＩ　ＨＩＩあ
るいは同時にＬ′″となっても、正常な動作が可能であ
る。ところが、上記の内容に適合するようにクロック信
号および反転クロック信号を作ることは困難であり、特
にＦＦ回路の構成をＦＥＴおよびインバータの遅延時間
を短いものとして、動作速度の高速化を計る場合は非常
に困難となる。このように、従来のＦＦ回路ではクロッ
ク信号と反転クロック信号とが同時に１１　Ｈ１１ある
いは同時にＬ″になることがあると、Ｄ−ＦＦ回路とし
て正常に動作しなくなるという課題があった。

但し通常は、クロック信号と反転クロック信号とが同時
にＩＩ　ＨＩＩにならないようにクロックパルス発生回
路を構成することは比較的容易であるので、この場合は
殆ど問題とならない。

本発明は前記従来技術が持っていた課題のうち、クロッ
ク信号と反転クロック信号とが同時に′土′。

となった時、ＦＦ回路の動作が不安定になるという点に
ついて解決したＦＦ回路を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、クロック信号によ
りオン、オフ動作して入力データを取込む第１のスイッ
チング素子と、前記第１のスイッ＝　７　− チング素子により取込まれた入力データを反転する第１
のインバータと、前記第１のインバータの出力を反転す
る第２のインバータと、前記クロック信号の逆相の反転
クロック信号により、オン。

オフ動作して前記第２のインバータの出力を前記第１の
インバータの入力側に転送する第２のスイッチング素子
と、前記反転クロック信号によりオン、オフ動作して前
記第１のインバータの出力を取込む第３のスイッチング
素子と、前記第３のスイッチング素子により取込まれた
前記第１のインバータの出力を反転して出力データを送
出する第３のインバータと、前記第３のインバータの出
力を反転する第４のインバータと、前記クロック信号に
よりオン、オフ動作して前記第４のインバータの出力を
前記第３のインバータの入力側に転送する第４のスイッ
チング素子とを備えたＦＦ回路において、前記第２およ
び第４のスイッチング素子を第１および第２のインピー
ダンス素子でそれぞれ置き換えたものである。

（作用） 本発明によれば、以上のようにＦＦ回路を構成したので
、第１のインピーダンス素子は、第１のスイッチング素
子がオン状態の時に、第２のインバータの出力側を第１
のインバータの入力側からあたかも切り離すように働く
と共に、第１のスイッチング素子がオフ状態の時に、第
２のインバータの出力を第１のインバータの入力側に転
送してその入力側のレベルを保持させるように働く。さ
らに、第２のインピーダンス素子は第１のインピーダン
ス素子と同様の動作をする。

そのため、もしクロック信号および反転クロック信号が
同時に１１　Ｌ　ＩＩとなって第１および第３のスイッ
チング素子がオフ状態になっても、第１および第２のイ
ンピーダンス素子の働きにより、保持している信号がそ
のまま保持される。従って、前記課題を解決できるので
ある。

（実施例） 第１図は本発明の実施例を示すＦＦ回路の回路図である
。

本実施例のＦＦ回路は従来と同様に、入力データＤ用の
入力端子３１、出力データＱ用の出力端子３２、第１の
スイッチング素子として例えば第１のＦＥＴ４１、およ
び第３のスイッチング素子として例えば第３のＦＥＴ４
２を備えている。第１のＦＥＴ４１はクロック信号ＣＫ
により、第３のＦＥＴ４２は反転クロック信号で７によ
り、それぞれオン、オフ動作する機能を有している。

ＦＥＴ４１のドレインは入力データＤ用の入力端子３１
にソースは第１のノードＮｌｌ、にそれぞれ接続され、
そのノードＮｉ１−にはインバータ５１の入力端子が接
続されると共に、第１のインピーダンス素子６１を介し
て第２のインバータ５２の出力端子が接続されている。

第１のインバータ５１の出力端子および第２のインバー
タ５２の入力端子は、第２のノードＮ１２に接続され、
そのノードＮ１２は第３のＦＥＴ４２のトレインに接続
されている。第３のＦＥＴ３２のソースは第３のノード
Ｎ１３に接続され、そのノードＮ１Ｂには第３のインバ
ータ５３の入力端子が接続されると共に、第２のインピ
ーダンス素子６２を介して第４のインバータ５４の出力
端子が接続されている。第３のインバータ５３の出力端
子は第４のインバータ５４の入力端子に接続されると共
に、出力データＱの出力端子３２に接続されている。

このＦＦ回路の特徴は、従来の第２図における第２．第
４のＦＥＴ２，４を第１．第２のインピーダンス素子６
１．６２にそれぞれ置き換えた点である。

第４図は、第１図の動作を示すタイムチャートであり、
この図を参照しつつ第１図のＦＦ回路の動作を説明する
。

第１図のＦＦ回路の基本的動作は、従来の第２図のＦＦ
回路と同一であるが、回路内にインバータ等を介して入
力信号を保持する際、クロック信号および反転クロック
信号によりオン、オフ動作するＦＥＴではなく、インピ
ーダンス素子６１゜６２を用いてＤ−ＦＦ回路として動
作させている点が異なっている。以下、その動作を説明
する。

先ず初期状態として、Ｉｆ　Ｌ　ＩＩのクロック信号−
１１，−− ＣＫ、Ｈ′″の反転クロック信号ＣＫ、および＋１８　
ＩＩの入力データＤが印加され、またノードＮ１２．Ｎ
１３がＨ″、ノードＮｉｌ、出力デ′−タＱがＬ″′で
あるとする。

次に時刻Ｔ１において、クロック信号ＣＫが′“Ｈ′°
、反転クロック信号ＣＫ“が“Ｌ”になると、ＦＥＴ４
１がオン状態、ＦＥＴ４２がオフ状態となる。この時入
力データＤは”Ｈ”　、インバータ５２の出力はＬ′”
であるが、インピーダンス素子６１の存在によりノード
Ｎｉｌのレベルは入力データＤのレベルに支配され、ノ
ードＮＩＬは′“Ｈ″゛となる。このため、インバータ
５１．５２の出力はそれぞれ′土ＩＩ　、　　ＩＩＨＩ
″となる。一方、ＦＥＴ４２はオフ状態であるが、ノー
ドＮ１−３にはインバータ５４の出力がインピーダンス
素子６２を介して接続されているなめ、ノードＮ１Ｂは
パＨ°”の状態で保持される。したがって、インバータ
５３．５４の出力はそれそ”れパＬ′”　　ＩＩ　ＨＩ
Ｉとなり、ノードＮ１３はこの状態で安定状態となる。

さらに時刻Ｔ２でクロック信号ＣＫがＩＩ　Ｌ　ＩＩ、
反転クロック信号ＣＫが“Ｈ”になると、ＦＥＴ４１が
オフ状態、ＦＥＴ４２がオン状態となる。

ＦＥＴ４１はオフ状態であるが、ノードＮｉｌにはイン
バータ５２の出力がインピーダンス素子６１を介して接
続されているため、ノードＮｉｌはＩＩ　ＨＩＩの状態
で保持される。したがって、インバータ５１．５２の出
力がそれぞれＬｌｌ　、　　ＩＩＨＩＩとなり、ノード
ＮＩＬはこの状態で安定状態となる。一方、ノードＮ１
Ｂにはインバータ５４の出力がインピーダンス素子６２
を介して接続されるが、インピーダンス素子６２の存在
によりノードＮ１３のレベルは、オン状態のＦＥＴ４２
を介してノードＮ１２のレベルに支配されるため、ＩＩ
　Ｌ　ＩＩとなる。このなめ、インバータ５：３．５４
の出力はそれぞれＩＩＨＩＩ　、ＩＩＬＨとなる。

以上のように、このＦＦ回路も従来と同様に、クロック
信号ＣＫの立上がりで入力データＤを入力して、それを
クロック信号ＣＫの立下がりで出力データＱの形で送出
するＤ−ＦＦ回路として動作する。

ここで、クロック信号ＣＫと反転クロック信号■とが同
時にＩＩ　Ｌ　ＩＩとなった場合について説明する。第
４図の時刻Ｔ３で、入力データＤ、反転クロック信号■
、ノードＮｉｌおよび゛出力テ゛−タＱが“Ｈパ、クロ
ック信号ＣＫ、ノードＮ１２およびＮ１３がＬ″の状態
から、クロック信号ＣＫが“Ｈ″、反転クロック信号否
ＫがＩＩ　Ｌ　ＩＩに変る時、ノードＮ１１．出力テ゛
−タＱは′Ｈ″、ノードＮ１２；　Ｎ１Ｂは′°Ｌ′”
のままである。次に時刻Ｔ４で、クロック信号ＣＫがＩ
ＩＨ″°→１１　Ｌ　ＩＩとなるものの反転クロック信
号■が依然゛Ｌ”のままであれば、ＦＥＴ４１，４２共
オフ状態となるが、ノードＮｉｌにはインピーダンス素
子６１を介してインバータ５２の出力端子が接続されて
いるため、ノードＮｉｌはＩＩ　ＨＩＩの状態で保持さ
れる。このため、インバータ５１の出力はＩＩ　Ｌ　Ｉ
Ｉ、インバータ５２の出力はＨ″の状態で保持される。

一方、ノードＮ１３にはインピーダンス素子６２を介し
てインバータ５４の出力端子が接続されているため、ノ
ードＮ１３は′圭′°の状態で保持される。このため、
インバータ５３の出力はＩＩ　ＨＩＩ、インバータ５４
の出力は１１　Ｌ　ＩＩの状態で保持される。

このようにクロック信号ＣＫと反転クロック信号で７と
が同時にＬ″となっても、回路内で保持している信号が
不確定にはならないので、Ｄ−ＦＦ回路として安定に動
作する。

ところで、本実施例のＦＦ回路でもクロッ、り信号と反
転クロック信号とが同時にｌＩ　ＨＩＩとなった場合、
従来と同様に誤動作が発生する恐れはある。

しかしながら、−船釣にクロック信号および反転クロッ
ク信号が同時に“Ｈ”とならないように、クロックパル
ス発生回路を構成することは比較的容易であるので、こ
の場合は殆ど問題とならない。

なお、本発明は図示の実施例に限定されず、例えば第１
．第２のスイッチング素子として、ＦＥＴ４１，４２以
外のアナログスイッチ等のスイッチング素子で構成する
など、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、従来のデ
ータ保持用の第２および第４のスイッチング素子を第１
および第２のインピーダンス素子としたので、クロック
信号および反転クロック信号が同時にＩＩ　Ｌ　ＩＩと
なって第１．第３のスイッチング素子が共にオフ状態と
なってもデータを保持し、それによって誤動作の発生を
防止して安定な動作が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＦＦ回路の回路図、第２
図は従来のＦＦ回路の回路図、第３図は第１図のタイム
チャート、第４図は第２図のタイト ムチヤードある。 ４１、４２・・・・・・第１．第３のＦＥＴ（第１．第
３のスイッチング素子）、５１，５２，５３゜５４・・
・・・・第１．第２．第３．第４のインバータ、６１．
６２・・・・・・第１．第２のインピーダンス素子、Ｃ
Ｋ・・・・・・クロック信号、て７・・・・・・反転ク
ロック化号、Ｄ・・・・・・入カデ゛−タ、Ｑ・・・・
・・出力データ。

Claims (1)

1. 【特許請求の範囲】 クロック信号により、オン、オフ動作して入力データを
   取込む第１のスイッチング素子と、前記第１のスイッチ
   ング素子により取込まれた入力データを反転する第１の
   インバータと、前記第１のインバータの出力を反転する
   第２のインバータと、前記クロック信号の逆相の反転ク
   ロック信号によりオン、オフ動作して前記第２のインバ
   ータの出力を前記第１のインバータの入力側に転送する
   第２のスイッチング素子と、前記反転クロック信号によ
   りオン、オフ動作して前記第１のインバータの出力を取
   込む第３のスイッチング素子と、前記第３のスイッチン
   グ素子により取込まれた前記第１のインバータの出力を
   反転して出力データを送出する第３のインバータと、前
   記第３のインバータの出力を反転する第４のインバータ
   と、前記クロック信号によりオン、オフ動作して前記第
   ４のインバータの出力を前記第３のインバータの入力側
   に転送する第４のスイッチング素子とを備えたフリップ
   フロップ回路において、 前記第２および第４のスイッチング素子を第１および第
   ２のインピーダンス素子でそれぞれ置き換えたことを特
   徴とするフリップフロップ回路。