JPH01206717A - データラッチ回路及びシフト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスク・スレーブ型のデータラッチ回路及びテ
ークラッチ回路を含むシフト回路に係り、さらにはそれ
らにおけるレーシング防止技術に関し、例えはシフＩ・
レジスタを含む半導体集積回路に適用して有効な技術に
関するものである。

〔従来技術〕

第７図に示される従来のマスク・スレーブ型データラッ
チ回路は、タロツク信号φによって入力信号りの取り込
みを行う入力用クロックドインバータ１と、その出力信
号を受けるインバータ２と、反転されたクロック信号φ
によって」二足インバータ２の出力信号をその入力端子
に帰還させる帰還用クロックドインバータ３とから成る
フリップフロップ回路をマスタフリップフロップ回路Ｍ
ＦＦとし、同様の回路構成を持つクロックドインバータ
４，５及びインバータ６から成るフリップフロップ回路
に、上記マスタフリップフロップ回路ＭＦＦのタロツク
信号φ、φに対して逆位相のクロック信号φ、φを供給
してスレーブフリップフロップ回路ＳＦＦとする。

第７図のデータラッチ回路において、タロツクＩくイン
バータ１及び６か夫々高出力インピーダンス状態に制御
され、クロックドインバータ３及び４が夫々入力に対し
て反転出力可能に制御されている状態で、次にクロック
信号φ、φが大々反転されると、マスタフリップフロッ
プ回路ＭＦＦのラノチデータがスレーフフリノブフロツ
ブ回Ｓ　Ｉ”Ｆにラッチされることになるが、このとぎ
タロツク１〜インバータ１からマスタフリップフロップ
回路ＭＦＦに供給されるテークがスレーブフリップフロ
ップ回路Ｓ　ＦＦに取り込まれると所謂レーシングを起
こす。

例えばノードＮ１−かハイレベル、ノー＋−Ｎ　２がロ
ーレベル、ノー＋：　Ｎ　３かハイレベル、そしてノー
１〜Ｎ４がローレベルに確定されている状態を初期状態
としてタロツク信号φ、φか夫々反転されてハイレベル
の入力信号りがマスタフリップフロップ回路Ｍ　ＦＦに
取り込まれるとき、ノートＮ１及びＮ３のレベル変化を
検討すると、ノードＮ１のレベル変化は、クロック１−
インバータ］に含まれたターン・オンすべきスイッチ素
子による回路の接地端子へのディスチャージ動作と、タ
ロツクＩ−インバータ３に含まれたターン・オフすべき
スイッチ素子による回路の電源端子からのチャージ動作
とによって決定され、さらに詳しくは両スイッチ素子の
コンタクタンスの比に従って決定される。ノードＮ１の
レベルが変化されるとき、レーシングを生ずるか否かは
ノートＮ１の変化に追従してノートＮ３にレベル変化を
生ずるか否かで決まる。位相関係が上記ノートＮ１の場
合とは逆にされたタロツク信号の変化に従ったノー１く
Ｎ３のレベル変化は、クロックドインバータ４に含まれ
たターン・オフすべきスイッチ素子による回路の接地端
子へのディスチャージ動作と、クロックドインバータ６
に含まれたターン・オンすべきスイッチ素子による回路
の電源端子からのチャージ動作とによって決定され、さ
らに詳しくは両スイッチ素子のコンダクタンスの比に従
って決定される。

ここで、ノートＮ］−の変化がスレーブフリップフロッ
プ回路ＳＦＦの入力端子に伝達される場合におけるノー
１〜Ｎ３のレベル変化の直流的推移について検討すると
、第８図に示されるようにその直流的推移は相互に逆に
なる。したがって、ノー１りＮ］−の変化がスレーブフ
リップフロップ回路ＳＦＦに伝達されるまでには火祭に
ある程度の時間がかかるか、タロツク信号φ、φの位相
がすれていたり、その変化が緩慢であったりすると、レ
ーシングを生ずる虞のあることか明らかにされた。

このため、第７図に示されるような従来のデータラッチ
回路においてレーシングを防止するためには、帰還用イ
ンバータ側のコンダクタンスを大きくして、その入力信
号に対する感度を低くしたり、タロツク信号の立ち」二
かり変化や立ち下がり変化の短縮化、さらには相互に位
相のずれを極力無くすことが必要になり、レーシング防
止のためにクロック発生回路が複雑化したり、データラ
ッチ回路自体が大型化するという問題かあった。第７図
に示されるような回路について記載された文献の例とし
ては特開昭６０−１９８９１６号公報がある。

〔発明が解決しようとする課題〕

そこで本発明者は、先の出願（特願昭６０−２５０７７
０号）において、クロック信号により入力信号を伝える
入力回路と、この入力回路の出力信号を受けるインバー
タと、上記クロック信号の反転信号によって上記インバ
ータの出力信号をその入力に帰還させる帰還回路とから
成るマスク・スレーブフリップフロップ回路に、上記イ
ンバータ回路の出力信号を反転させて出力する出力回路
を設けて成る構成を提案した。斯る構成において、マス
タフリップフロップ回路とスレーブフリップフロップ回
路との間に新たに挿入された出力回路は、第７図に示さ
れるノー１〜Ｎ１及びＮ３に呼応するノー）・の直流的
推移を全く同じようにする作用があり、これによって、
レーシングを防止するものである。

しかしながら、この技術を更に検討した結果、出力回路
を設けると、データラッチ回路さらにはこれを直列接続
したシフトレジスタが大型化するという点を見出した。

本発明の目的は、回路素子を特別に増やすこと無く簡単
にレーシングを防止することができるデータラッチ回路
、さらにはこれを適用したシフトレジスタやバイナリカ
ウンタのようなシフト回路を提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、クロック信号により入力信号を伝える入力回
路と、上記入力回路の出力信号を受けるインバータ回路
と、上記クロック信号の反転信号によって上記インバー
タ回路の出力信号をその入力に帰還させる帰還回路とを
備えたマスタフリップフロップ回路と、上記クロック信
号と逆位相のクロック信号が夫々供給され上記マスタフ
リップフロップ回路と同様な回路構成のスレーブフリッ
ププロップ回路とを含み、−に記マスタフリップフロッ
プ回路における入力回路の出力端子を、スレー７＝ 一ブフリップフロップ回路におれる入力回路の入力端子
に結合してデータラッチ回路を構成する。

このデータラッチ回路は、直列接続することによってシ
フ１−レジスタのようなシフト回路に適用される。この
場合に、前段と後段のデータラッチ回路の間に上記スレ
ーブフリップフロップ回路又はマスタフリップフロップ
回路をハーフラッチ回路として挿入することができる。

さらに、上記データラッチ回路における最終段を構成す
るスレーブフリップフロップ回路にマスタフリップフロ
ップ回路を接続し、当該マスタフリップフロップ回路の
出力端子を初段のマスタフリップフロップ回路の入力端
子に帰還接続してバイナリカウンタのようなシフト回路
に適用することができる。

〔作　用〕

上記したデータラッチ回路及びシフト回路によれば、マ
スタフリップフロップ回路における入力回路の出力ノー
ドと、スレーブフリップフロップ回路における入力回路
の出力ノードとは、前者の出カッ−１−の変化がスレー
ブフリップフロップ回路の入力端子に伝達される場合に
おいて、相互のレベル変化の直流的推移は全く同じとさ
れることにより、クロック信号の変化時に前者の出力ノ
ードの変化は実質的にスレーブフリップフロップ回路に
伝達されず、これによって、回路素子を特別に増やすこ
と無く簡単にレーシングを防止するものである。　１対
のデータラッチ回路相互間でデータやクロック信号が伝
播されるときに不所望な配線抵抗や寄生容量の影響でそ
れらの位相がずれても、データラッチ回路の間に上記ハ
ーフラッチ回路を設けた場合には、当該ハーフラッチ回
路と、その前段のスレーブフリップフロップ回路又はそ
の後段のマスタフリップフロップ回路との間でのレーシ
ングは確実に防止される。これにより、自動レイアウト
される半導体集積回路に最適なシフト回路を提供する。

〔実施例〕

第１図は本発明に係るデータラッチ回路の一実施例を示
す回路図である。同図に示される各回路素子は、特に制
限されないが、公知のＣＭＯＳ（相補型ＭＯ８）菓積回
路製造技術によって１つの半樽体基板に形成されている
。

第１図に示されるデータラッチ回路ＤＬは、マスタフリ
ップフロップ回路ＭＦＦとスレーブフリップフロップ回
路ＳＦＦとを備えたマスク・スレーフ形式とされる。

マスタフリップフロップ回路ＭＦＦは、クロック信号φ
によって入力信号りの取り込みを行う入力用クロツタ１
〜インバータ】１と、その出力信−号を受けるインバー
タ１２と、反転されたクロック信号φによって上記イン
バータ１２の出力信号をその入力端子に帰還させる帰還
用クロック１〜インバータ１３から構成される。同様に
スレーブフリップフロノブ回路ＳＦＦは、クロック信号
φによって人力イａ号の取り込みを行う入力用クロック
ドインバータ１４と、その出力信号を受けるインバータ
］５と、反転されたタロツク信号φによって上記インバ
ータ］５の出力信号をその入力端子に帰還させる帰還用
クロック１〜インバータ１６から構成される。上記スレ
ーブフリップフロツプ回路ＳＦＦにおける入力用タロツ
ク１〜インバータＪ４の入力端子は、マスタフリップフ
ロップ回路ＭＦＦにおける人力用クロックドインバータ
１１の出力端子に結合されている。

上記クロック１〜インバータ１１及び１Ｇは第２図に示
されるように、回路の電源端子Ｖｄｄと回路の接地端子
Ｇｎｃｌどの間に直列接続されたＰチャンネル型ＭＯ８
ＦＥＴＱＩ、Ｑ２及びＮチャンネル型ＭＯ３ｌ？ＥＴＱ
３．Ｑ４を含み、ＭＯ８ＦＥ　Ｔ　Ｑ　］及びＱ／］の
グー１〜電極か入力端子とされ、ＭＯ８ＦＥＴＱ２及び
Ｑ３のコモントレイン電極が出力端子とされる。−４−
記ＭＯ８ＦＥＴＱ２のゲーｔ〜電極にはクロック信号φ
が供給され、また、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３のケ
ーＩ−電極にはクロック信号φが供給される。

」−記クロック１〜インバータ１３及び１４は第３図に
示されるように、回路の電源端子Ｖｄｄと回路の接地端
子Ｇｎｄとの間に直列接続されたＰチャンネル型Ｍｏ５
ｔ・’ＥＴＱ５．Ｑ６及びＮチャンネル型ＭＯ５ＦＥＴ
Ｑ７．Ｑ８を含み、ＭＯ８Ｆ１ｌ− ＥＴＱ５及びＱ８のゲー１へ電極が入力端子とされ、Ｍ
ＯＳ　ＦＥＴＱ６及びＱ７のコモンドレイン電極が出力
端子とされる。上記ＭＯ８ＦＥＴＱ６のゲーＩ−電極に
はタロツク信号φが供給され、また、ＭＯ８ＦＥＴＱ７
のゲート電極にはクロック信号φが供給される。

上記インバータ１２及び］−５は、特に図示はしないが
、Ｐチャンネル型ＭＯ８ＦＥＴとＮチャンネル型ＭＯ８
ＦＥＴとを回路の電源端子Ｖｄｄと回路の接地端子Ｇｎ
ｄとの間に直列接続して成るＣＭＯ３回路で構成される
。

第１図のテークランチ回路Ｄ　Ｌにおいて、タロツク１
〜インバータ１−１及び」−６が夫々高出力インピータ
ンス状ｆＮに制御され、クロックドインバータ］３及び
１４が夫々入力に対して反転出力可能に制御されている
とき、即ちクロック信号φがローレベルにされると共に
クロック信号φかハイレベルにされているとき、次にタ
ロツク信号φ、φが夫々反転されると、マスタフリップ
フロップ回路ＭＦＦのラッチテークがスレーブフリップ
フロー］２− ツブ回ＳＦＦにラッチされることになる。

例えばノー＋：　Ｎ　１１かハイレベル、ノートＮ１２
がローレベル、ノーＦ　Ｎ　］、　３かローレベル、そ
してノードＮ１／］がハイレベルに補完されている状態
を初期状態としてクロック信号φ、φが夫々反転されて
ハイレベルの入力信号りがマスタフリップフロップ回路
ＭＦＦに取り込まれるとき、ノー１〜Ｎｉｌのレベル変
化は、クロックドインバータ１１に含まれたターン・オ
ンすべきＭＯ８ＦＥＴＱ３とオン状態を採るＭＯ８ＦＥ
ＴＱ４による接地端子Ｇｎｄへのティスチャージ動作と
、タロツクＩ−インバータ」−３に含まれたターン・オ
フすべきＭＯ８ＦＥＴＱ６と初期状態においてオン状態
を採るＭＯ８ＦＥＴＱ５による電源端子Ｖｄｄからのチ
ャージ動作とによって決定され、さらに詳しくはディス
チャージ動作側とチャージ動作側のＭＯＳＦＥＴのコン
タクタンスの比に従って決定される。位相関係が」―記
ノードＮ　１．　］の場合とは逆にされたクロック信号
の変化に従ったノードＮ　１３のレベル変化ば、クロッ
ク１〜インバータ］−６に含まれたターン・オンすべき
ＭＯ８ＦＥＴＱ３とオン状態のＭＯ８ＦＥＴＱ４による
接地端子Ｇｎｄへのティスチャージ動作と、このときの
クロックドインバータ１４の出力動作状態とによって決
定される。このクロックドインバータ１４の出力状態は
、タロツク信号φ、φによってターン・オフすべきＭＯ
８ＦＥＴＱ６．Ｑ７のスイッチ状態と、ノー＋−；ＮＩ
Ｘの変化を受けて制御されるＭ○５ＦＥＴＱ５．Ｑ８の
相補的スイッチ状態とによって決定される。

ここで、上記クロックドインバータ１４の入力端子にロ
ーレベルが与えられるまでにおけるノー＋：　Ｎ　］、
　１とノードＮ１３の直流的なレベル推移は、第４図の
等測的な回路図から明らかなように同一とされる。即ち
、クロックドインバータ１３が高出力インピータンス状
態にされてノードＮｌｌのレベルがクロックドインバー
タ１１の出力動作に従ってローレベルにされるとき、既
にクロックドインバータ１４も高出力インピーダンス状
態にされるためにノー＋：　Ｎ　１３のレベルはクロッ
ク１ヘインハータ１５の出力動作に従って決定される。

したかって、クロック信号φ、φのレベル反転時に、ノ
ー＋−Ｎ　１　］の変化はスレーブフリップフロップ回
路ＳＦＦには伝達されず、これによってレーシングを防
止する。

第１図に示されるデータラッチ回路ＤＬは、これを直列
に複数個直列接続されることによってシフトレジスタの
ようなシフ１〜回路の単位回路として利用することがで
きる。

第５図はそのようなシフ１〜回路として上記データラッ
チ回路Ｄ　Ｌを適用する場合に、前段のデータラッチ回
路ＤＬｉと後段のテークラッチ回路Ｄｒ＝Ｊとの間に、
上記スレーブフリップフロップ回路ＳＦＦをハーフラッ
チ回路ＨＬとして挿入した例を示す回路図である。

データラッチ回路ＤＬが自動レイアウトで配置されると
き、前後に配置されるデータラッチ回路ＤＬ１．ＤＬｊ
のテーク信号線及びクロック信号線に寄生する不所望な
容量成分や抵抗成分に比較的大きなアンバランスを生ず
ることがあり、これによってテークの伝播遅延とクロッ
ク信号の伝播遅延との間に比較的大きな差が生ずる。第
５図の構成においては、後段のデータラッチ回路ＤＬｊ
に含まれるマスタフリップフロップ回路ＭＦＦの前にハ
ーフラッチ回路ＨＬが挿入されていることにより、この
ハーフラッチ回路ＨＬが伝達すべき信号の変化を補って
後段のデータラッチ回路ＤＬｊに与えるため、後段のデ
ータラッチ回路ＤＬｊが不所望なテークを読み込んだり
、或いは正規のデータを読め込めなかったりする事態が
防止される。

なお、第５図の構成において、前段のデータラッチ回路
ＤＬｉに含まれるスレーブフリップフロップ回路ＳＦＦ
の直後にマスタフリップフロップ回路を挿入してこれを
ハーフラッチ回路ＨＬにしてもよい。

第６図は上記データランチ回路ＤＬを適用して成るバイ
ナリカウンタを示す。

同図に示されるバイナリカウンタは、上記１組みのテー
クランチ回路Ｄ　Ｌ又は直列接続した複数組みのデータ
ラッチ回路ＤＬにおける最終段を構成するスレーブフリ
ップフロップ回路ＳＦＦにマスタフリップフロップ回路
ＭＦＦを接続し、当該マスタフリップフロップ回路Ｍ　
Ｆ　Ｔ”の出力端子を初段のマスタフリップフロップ回
路Ｍ　Ｆ　Ｆの入力端子に帰還接続して成る。斯るバイ
ナリカウンタにおいては、第１図で説明したと同様の作
用によってレーシングを生ぜず、これによって誤動作が
防止される。

上記実施例によれば以下の作用効果を得る。

（１）第１図のデータラッチ回路１）　Ｌにおいて、ノ
ードＮｉｌとノー＋：　Ｎ　１３の直流的なレベル推移
は同一とされ、クロック１くインバータ１３が高出力イ
ンピーダンス状態にされてノードＮｉｌのレベルがクロ
ックドインバータ１」の出力動作に従ってローレベルに
されるとき、既にクロックドインバータ１４も高出力イ
ンピーダンス状態にされるためにノードＮ１３のレベル
はクロック１ヘインハータ］−５の出力動作に従って決
定されるから、クロック信号φ、φのレベル反転時に、
ノートＮ］１の変化はスレーフフリップフロソプ回路Ｓ
ＦＦ内には伝達されず、これによってレーシングを防止
することができる。

（２）レーシング防止対策として特願昭６０−２５０７
７０号に開示されているような反転出力回路をマスタフ
リップフロップ回路とスレーブフリップフロップ回路と
の間に特別に設けずに済むから、第７図の回路構成に対
して回路素子を特別に増やすことなくレーシングを防止
することができる。

（３）上記作用効果（１）により、互いに逆相のクロッ
ク信号の変化を急しゅんにしたり、その位相のすれを無
くしたりするための特別なタロツク制御回路か不要にな
るため、回路の簡素化を図ることかできる。

（４）第５図の２７１〜回路のように、前後に配置され
たデータラッチ回路ＤＬ］、ＤＬｊＯ間にマスタフリッ
プフロップ回路ＭＦＦ又はスレーブフリップフロップ回
路ＳＦＦで成るハーフラッチ回路Ｉ−Ｔ　Ｉ−１か挿入
されることにより、このハーフラッチ回路Ｉ−Ｉ　Ｌが
、伝達すＡき信号の変化を補って後段のデータラッチ回
路Ｆ）ｒ、　Ｊに与えるため、後段のデータランチ回路
ｒ〕ｒ、　Ｊが不所望なデータを読み込んだり、或いは
正規のデータを読み込めなかったりする事態を防止する
ことができる。

（５）」−記作用効果（４）より、データランチ回路１
）　Ｌが自動レイアラＩ・で配置されるとき、前後に配
置されるデータラッチ回路ＤＬｉ、ＤＬｊのデータ信号
線及びクロック信号線に寄生する不所望な容量成分や抵
抗成分に比較的大きなアンバランスを生ずることにより
、データの伝播遅延とクロック信号の伝播遅延との間に
比較的大きな差が生しても、これによる誤動作は完全に
防止され、ひいては、自動レイアラ１〜される半導体集
積回路に最適な２７１〜回路を提供することができる。

（６）第１図に示されるデータランチ回路が適用された
バイナリカウンタは、その閉ループにおいて一切レーシ
ングを生じないことにより、その誤動作を確実且つ簡単
に防止することができる。

以」二本発明者によってなされた発明を実施例に基つい
て具体的に説明したが本発明はそれに限定されずその要
旨を逸脱しない範囲において種々変更することができる
。

例えば上記実施例のインバータやクロックドインバータ
はＣＭＯ８回路以外の回路であってもよい。また、入力
回路と帰還回路はクロックドインバータに代えてスタテ
ィックインバータ回路とその入力又は出力に設けられた
ＣＭＯ８＋−ランスフアゲ−Ｉ〜によって構成してもよ
い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデータランチ回路や
シフ１−回路に適用した場合について説明したか、本発
明はこれに限定されるものではなく、それらを含む各種
半導体集積回路に適用することかできる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、マスタフリップフロップ回路に含まれる入力
回路の出力信号をスレーブフリップフロップ回路に伝達
するように構成されることにより、マスク側がデータを
取り込み可能なとき、スレーブ側は実質的にデータを取
り込み不可能な状態にされるから、これによって］相ク
りック信号によるレーシングの発生を、特別に回路素子
を増やすこと無く確実に防止することができるという効
果がある。

したがって、このデータラッチ回路を適用したシフ１〜
レジスタやバイナリカウンタのようなシフ１〜回路にお
いては、レーシングの発生に起因した誤動作を確実に防
止することができる。

本発明に係るデータラッチ回路を直列接続することによ
ってシフ１−レジスタのようなシフｌへ回路に適用する
場合に、前段と後段のデータラッチ回路の間に上記スレ
ーブフリップフロップ回路又はマスタフリップフロップ
回路をハーフランチ回路として挿入することにより、１
対のデータラッチ回路相互間でデータやクロック信号が
伝播されるときに不所望な配線抵抗や寄生容量の影響で
それらの位相がすれても、当該ハーフラッチ回路が、伝
達すべき信号の変化を補って後段のデータラッチ回路に
与えるため、後段のデータラッチ回路が不所望なデータ
を読み込んだり、或いは正規のデータを読み込めなかっ
たりする事態を防止することができる。

【図面の簡単な説明】

第１図は本発明に係るデータラッチ回路の一実施例を示
す回路図、 第２図はデータラッチ回路に含まれる一方のクロックド
インバータの回路図、 第３図はデータラッチ回路に含まれる他方のクロック１
〜インバータの回路図、 第４図はデータラッチ回路におけるマスク側及びスレー
ブ側のノート変化を説明するための等価回路図、 第５図は第１図のデータラッチ回路を適用したシフ１〜
回路にハーフラッチ回路を設けた場合の回路図、 第６図は第１図のデータラッチ回路を適用したバイナリ
カウンタの回路図、 第７図は従来のデータラッチ回路の一例を示す回路図、 第８図は第７図のデータラッチ回路におけるマスク側及
びスレーブ側のノー１く変化を説明するための等価回路
図である。 ＤＬ　・データラッチ回路、ＭＦＦ・・マスタフリップ
フロップ回路、ＳＦＦ・スレーブフリップフロップ回路
、１１．１４・・入力用クロックドインバータ、１２．
１５・インバータ、１３．１６・・帰還用クロックドイ
ンバータ、φ、φ　クロック信号、ＨＬ　・ハーフラッ
チ回路。

Claims (1)

1. 【特許請求の範囲】 １、クロック信号により入力信号を伝える入力回路と、
   上記入力回路の出力信号を受けるインバータ回路と、上
   記クロック信号の反転信号によって上記インバータ回路
   の出力信号をその入力に帰還させる帰還回路とを備えた
   マスタフリップフロップ回路と、上記クロック信号と逆
   位相のクロック信号が夫々供給され上記マスタフリップ
   フロップ回路と同様な回路構成のスレーブフリップフロ
   ップ回路とを含み、上記マスタフリップフロップ回路に
   おける入力回路の出力端子を、スレーブフリップフロッ
   プ回路におれる入力回路の入力端子に結合したデータラ
   ッチ回路。 ２、データラッチ回路を複数組備え、前段のデータラッ
   チ回路に含まれるスレーブフリップフロップ回路におけ
   る入力回路の出力端子を後段のデータラッチ回路に含ま
   れるマスタフリップフロップ回路における入力回路の入
   力端子に結合して成ることを特徴とする特許請求の範囲
   第１項記載のシフト回路。 ３、１対のデータラッチ回路の間に、特許請求の範囲第
   １項記載のスレーブフリップフロップ回路又はマスタフ
   リップフロップ回路をハーフラッチ回路として挿入した
   ことを特徴とする特許請求の範囲第２項記載のシフト回
   路。 ４、１組のデータラッチ回路又は直列接続した複数組み
   のデータラッチ回路における最終段を構成するスレーブ
   フリップフロップ回路にマスタフリップフロップ回路を
   接続し、当該マスタフリップフロップ回路の出力端子を
   初段のマスタフリップフロップ回路の入力端子に帰還接
   続することを特徴とする特許請求の範囲第１項記載のシ
   フト回路。