JPH0428172B2 - - Google Patents
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- JPH0428172B2 JPH0428172B2 JP60172517A JP17251785A JPH0428172B2 JP H0428172 B2 JPH0428172 B2 JP H0428172B2 JP 60172517 A JP60172517 A JP 60172517A JP 17251785 A JP17251785 A JP 17251785A JP H0428172 B2 JPH0428172 B2 JP H0428172B2
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- 238000004088 simulation Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
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Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
〔産業上の利用分野〕
本発明はジヨセフソンマスターフリツプフロツ
プに係り、特にAC駆動ジヨセフソンLSIに適用
して好適な動作マージンの広いジヨセフソンマス
ターフリツプフロツプに関する。 〔発明の背景〕 AC駆動ジヨセフソン論理回路で用いられるフ
リツプフロツプの代表的なものが例えば、「アイ
イーイーイー ジヤーナル オブ エスエスシー
ボル エスシー−17 ナンバーシツクス
（IEEE.Journal.of sloid state circuits、Vol.SC
−17、No.６）1982年12月」に報じられている。 同文献Fig.2に記載されているマスターフリツ
プフロツプの構造を第１図に転載する。同図で１
０１，１０２はORゲート、１０３は２入力AND
ゲート、１０４は書込ゲートである。１１１は書
込イネーブル入力（IW）、１１２はデータ入力
（ID）、１１３はAC電源（VAC）、１１４は書込ゲ
ートへの駆動入力（Id）、１２１は負荷抵抗、１
２２，１２３は結合抵抗、１２４，１２５は給電
抵抗（Rp）、１０７は永久電流１１５（IL）が蓄
積されるストレージループである。ILはマスター
フリツプフロツプの出力電流としての意味を持
つ。書込ゲート１０４に並列に配された抵抗１２
６はダンピング抵抗である。 書込ゲート１０４の臨界電流Inは書込イネーブ
ル入力IWの関数In（IW）として同文献のFig.6(b)に
示されている。これを第２図に転載する。ストレ
ージループに‘1'書込を行う場合、駆動電流Idの
全てがILに転送されるわけではなく、若干量が書
込ゲート１０４のゲート電流として残留する。こ
の残留量は定常的には量子化されており、In（IW）
以下の値である。ストレージループ１０７に‘1'
書込を行う場合書込イネーブル入力IWは閾値特性
の谷間（第２図２０１の領域）に設定するので書
込ゲート１０４の残留ゲート電流は同図IFLOOR（＝
谷間の高さ）以下の値となる。すなわち、‘1'書
込時のストレージループ出力IL1はIL1＝（Id−
IFLOOR）以下Id以下の不定の値、となる。一方、
‘0'書込時にはIFLOOR以下の値がストレージルー
プに残留するので、‘0'書込時ストレージループ
出力IL0は IL0＝IFLOOR以下の不定の値 となる。 すなわち‘0'、‘1'の出力振幅差を拡げるには
閾値曲線のIFLOORを小さくとらなくてはならない。
IFLOOR／In（０）の比を小さくするには書込ゲート
１０２のLIn積を小さくとらなくてはならない。
しかし入力電流IWに対する感度の点からＬにも下
限がある。このためIFLOORを小さくするにも限度
がある。 〔発明の目的〕 本発明の発明は‘0'レベルの出力電流値が従来
よりもIFLOOR小さくなるようにしてほぼ零となる
構造のストレージループを提供し、もつてフリツ
プフロツプ全体の動作の安定性を強化することに
ある。 〔発明の概要〕 従来はストレージループの中には１つの書込ゲ
ートしか含まれていなかつた。すなわち１つのジ
ヨセフソンデバイスとインダクタンスでストレー
ジループが構成されていた。そしてこの唯一の書
込ゲートには駆動入力Idと書込イネーブル入力IW
が与えられており、駆動入力Idと書込イネーブル
IWがオン状態の時にストレージループに‘1'が書
込まれ、駆動入力Idがオフで書込イネーブルIWが
オンの時に‘0'が書込れていた。 本発明ではストレージループの中に２つの書込
ゲートが含まれる。すなわち２つのジヨセフソン
デバイスとインダクタンスでストレージループが
構成されている。２つ目の書込ゲートへの駆動入
力、書込イネーブル入力を１つ目の書込みゲート
のものと区別するために夫々Id′，IW′とすると、
Id，IW，Id′，IW′の全てがオン状態になる時にス
トレージループに‘0'が書込まれ、一方の駆動入
力Id、書込イネーブルIWはオンであるが、他方の
駆動入力Id′、書込イネーブル入力IW´はオフで
ある時に‘1'が書込れるようにするものである。 〔発明の実施例〕 以下本発明の実施例を説明する。第３図は本発
明に係るストレージループとその周辺の書込ゲー
ト駆動電流、書込イネーブル入力発生回路までを
含めたマスターフリツプフロツプの構成を示す。
同図でORゲート３０１〜３０５および書込ゲー
ト３０６，３０７は第４図ｂにその構造を示すよ
うな３接合ジヨセフソン磁気量子干渉計のORゲ
ートである。第４図ｂにおいて４０１は分流抵
抗、４０２，４０３はインダクタンス、４０４は
ダンピング抵抗、４０５〜４０７はジヨセフソン
接合である。４０２と４０３は磁気的に相互に結
合している。なお書込ゲート３０６，３０７では
ORゲート３０１〜３０５に比してインダクタン
ス４０３のインダクタンス値が概ね1/2に設定さ
れる。第４図ａは、第４図ｂの３接合ジヨセフソ
ン磁気量子干渉計を符号で示したもので、端子番
号ａ〜ｅが、第４図ｂの端子番号ａ〜ｅに対応し
ている。第３図で３１２，３１３は第５図ｂに構
造を示す抵抗接合型のANDゲートである。同図
で５０１，５０２は抵抗、５０３，５０４はジヨ
セフソン接合である。第５図ａは、第５図ｂの
ANDゲートを符号で示したもので、端子番号ａ
〜ｃが、第５図ｂの端子番号ａ〜ｃに対応してい
る。再び第３図で３２１，３２２はデバイス間の
結合抵抗、３２３は負荷抵抗、３２４はダンピン
グ抵抗である。２つの書込ゲート３０６，３０７
は基準電圧端（第４図ｂにおけるｂ端子）が接合
され、夫々の出力端（第４図ｂにおけるｅ端子）
とインダクタンス３３１とを接続して形成した超
電導ループがストレージループとよばれる部分で
あり、ここにAC電源サイクル間で保持されるべ
きデータが永久電流ILの形で蓄えられる。ORゲ
ート３０１は書込ゲート３０６の入力端（第４図
ｂのｃ、ｄ端子）に書込イネーブル入力IWE1を与
える。ORゲート３０２，３０３およびANDゲー
ト３１１は書込ゲート３０７に書込イネーブル入
力IWE2を与える。IWE1が発生すると同時にORゲー
ト３０４がスイツチし、ORゲート３０４の出力
がANDゲート３１２で増幅されて書込ゲート３
０６の電源端子（第４図ｂのａ端子）への駆動入
力IG1がオンになる。一方、IWE2が発生すると同時
にORゲート３０５がスイツチし、ORゲート３
０５の出力がANDゲート３１３で増幅され書込
ゲート３０７の第３図に示した回路構成で、書き
込みゲート３０６だけがスイツチするとインダク
タンス３３１に電流が流れ“１”が書き込まれ
る。一方書き込みゲート３０６，３０７の両方が
スイツチすると、該インダクタンス３３１には該
書き込みゲート３０６，３０７から逆方向に等量
の電流が供給されるから結果として流れる電流は
零である。従つて、この時は“０”が書き込まれ
る。ストレージループへの書込動作の基本的な入
力順序を以下に述べる。まず‘1'を書込む場合、
書込ゲート３０６に駆動入力IG1をオンにした状
態で書込イネーブル入力IWE1をオンにする。書込
イネーブル３０７に対しては駆動入力IG2、書込
イネーブルIW2ともオフにする。こうするとイン
ダクタンス３３１にほぼIG1−IFLOOR（IFLOORは第２
図参照）の値が書込まれ、電源電圧VSを取去つ
てもこの値は保存される。次に‘0'を書込む場合
駆動入力IG1，IG2書込イネーブルIWE1，IWE2の全て
をオンにする。こうすると書込ゲート３０６，３
０７は同じバイアス状態におかれインダクタンス
３３１には電流が流れない。この状態はAC電源
VSを取り去つても持続する。従つて、“０”が書
き込んだ時の該ストレージループに流れる電流は
零にすることが出来る。駆動入力IG1，IG2および
書込入力イネーブルIWE1，IWE2はタイミング信号
IW及び前段からのデータ入力（補信号）ICから
ORゲート３０１〜３０５、ANDゲート３１１〜
３１３を用いて生成される。タイミング信号IWは
AC電源の全てのサイクルにおいて、電源電圧VS
の立上り後一定時間の遅延を経てオンになる。こ
の遅延はストレージループのデータをスレーブフ
リツプフロツプが読み出すための時間である。タ
イミング信号IWが発生すると直ちにIWE1とIG1が発
生する。さらに当該サイクルにおいてデータ入力
ICがオンになるとAND回路３１１がオン状態に
なり書込入力IWE2と駆動入力IG2が発生する。デー
タ入力ICがオンならなければ書込入力IWE2駆動入
力IG2はオフのままである。すなわちデータ入力IC
がオフの時には書込ゲート３０６のみがスイツチ
しストレージループに‘1'書込がなされる。デー
タ入力ICがオンの時には書込ゲート３０６，３０
７の両方がスイツチし‘0'書込がなされる。書込
れたデータはAC電源VSが取除かれても保存され
る。第６図のシミユレーシヨン結果では、“０”
書き込みをした時のストレージループに流れる電
流が零である。このことにより、本発明により良
好な“０”書き込み動作を実現出来ることがわか
る。 すなわち、本発明の本質的に他と異なる部分は
第２の書込ゲート３０７の存在である。第３図で
破線で囲んだ部分（ORゲート３０２，３０３，
３０５、ANDゲート３１３、書込ゲート３０７、
抵抗３２０，３２１，３２２を含む）は書込ゲー
ト３０７に伴い派生的に新設されたものであり、
第３図に記した以外の構成法も可能である。第６
図には第３図の回路の動作のシミユレーシヨン結
果を示す。AC電源VSの３つのサイクルにおいて
IC＝‘0'，‘1'，‘0'でありそれに対応してスト
レージループ出力はILは‘1'、‘0'、‘1'に変化
している。そして、その値はAC電源VSの切替り
部分の時間帯でも正常に継続している。 下表は、本シミユレーシヨンに用いた素子の値
を示すものである。
プに係り、特にAC駆動ジヨセフソンLSIに適用
して好適な動作マージンの広いジヨセフソンマス
ターフリツプフロツプに関する。 〔発明の背景〕 AC駆動ジヨセフソン論理回路で用いられるフ
リツプフロツプの代表的なものが例えば、「アイ
イーイーイー ジヤーナル オブ エスエスシー
ボル エスシー−17 ナンバーシツクス
（IEEE.Journal.of sloid state circuits、Vol.SC
−17、No.６）1982年12月」に報じられている。 同文献Fig.2に記載されているマスターフリツ
プフロツプの構造を第１図に転載する。同図で１
０１，１０２はORゲート、１０３は２入力AND
ゲート、１０４は書込ゲートである。１１１は書
込イネーブル入力（IW）、１１２はデータ入力
（ID）、１１３はAC電源（VAC）、１１４は書込ゲ
ートへの駆動入力（Id）、１２１は負荷抵抗、１
２２，１２３は結合抵抗、１２４，１２５は給電
抵抗（Rp）、１０７は永久電流１１５（IL）が蓄
積されるストレージループである。ILはマスター
フリツプフロツプの出力電流としての意味を持
つ。書込ゲート１０４に並列に配された抵抗１２
６はダンピング抵抗である。 書込ゲート１０４の臨界電流Inは書込イネーブ
ル入力IWの関数In（IW）として同文献のFig.6(b)に
示されている。これを第２図に転載する。ストレ
ージループに‘1'書込を行う場合、駆動電流Idの
全てがILに転送されるわけではなく、若干量が書
込ゲート１０４のゲート電流として残留する。こ
の残留量は定常的には量子化されており、In（IW）
以下の値である。ストレージループ１０７に‘1'
書込を行う場合書込イネーブル入力IWは閾値特性
の谷間（第２図２０１の領域）に設定するので書
込ゲート１０４の残留ゲート電流は同図IFLOOR（＝
谷間の高さ）以下の値となる。すなわち、‘1'書
込時のストレージループ出力IL1はIL1＝（Id−
IFLOOR）以下Id以下の不定の値、となる。一方、
‘0'書込時にはIFLOOR以下の値がストレージルー
プに残留するので、‘0'書込時ストレージループ
出力IL0は IL0＝IFLOOR以下の不定の値 となる。 すなわち‘0'、‘1'の出力振幅差を拡げるには
閾値曲線のIFLOORを小さくとらなくてはならない。
IFLOOR／In（０）の比を小さくするには書込ゲート
１０２のLIn積を小さくとらなくてはならない。
しかし入力電流IWに対する感度の点からＬにも下
限がある。このためIFLOORを小さくするにも限度
がある。 〔発明の目的〕 本発明の発明は‘0'レベルの出力電流値が従来
よりもIFLOOR小さくなるようにしてほぼ零となる
構造のストレージループを提供し、もつてフリツ
プフロツプ全体の動作の安定性を強化することに
ある。 〔発明の概要〕 従来はストレージループの中には１つの書込ゲ
ートしか含まれていなかつた。すなわち１つのジ
ヨセフソンデバイスとインダクタンスでストレー
ジループが構成されていた。そしてこの唯一の書
込ゲートには駆動入力Idと書込イネーブル入力IW
が与えられており、駆動入力Idと書込イネーブル
IWがオン状態の時にストレージループに‘1'が書
込まれ、駆動入力Idがオフで書込イネーブルIWが
オンの時に‘0'が書込れていた。 本発明ではストレージループの中に２つの書込
ゲートが含まれる。すなわち２つのジヨセフソン
デバイスとインダクタンスでストレージループが
構成されている。２つ目の書込ゲートへの駆動入
力、書込イネーブル入力を１つ目の書込みゲート
のものと区別するために夫々Id′，IW′とすると、
Id，IW，Id′，IW′の全てがオン状態になる時にス
トレージループに‘0'が書込まれ、一方の駆動入
力Id、書込イネーブルIWはオンであるが、他方の
駆動入力Id′、書込イネーブル入力IW´はオフで
ある時に‘1'が書込れるようにするものである。 〔発明の実施例〕 以下本発明の実施例を説明する。第３図は本発
明に係るストレージループとその周辺の書込ゲー
ト駆動電流、書込イネーブル入力発生回路までを
含めたマスターフリツプフロツプの構成を示す。
同図でORゲート３０１〜３０５および書込ゲー
ト３０６，３０７は第４図ｂにその構造を示すよ
うな３接合ジヨセフソン磁気量子干渉計のORゲ
ートである。第４図ｂにおいて４０１は分流抵
抗、４０２，４０３はインダクタンス、４０４は
ダンピング抵抗、４０５〜４０７はジヨセフソン
接合である。４０２と４０３は磁気的に相互に結
合している。なお書込ゲート３０６，３０７では
ORゲート３０１〜３０５に比してインダクタン
ス４０３のインダクタンス値が概ね1/2に設定さ
れる。第４図ａは、第４図ｂの３接合ジヨセフソ
ン磁気量子干渉計を符号で示したもので、端子番
号ａ〜ｅが、第４図ｂの端子番号ａ〜ｅに対応し
ている。第３図で３１２，３１３は第５図ｂに構
造を示す抵抗接合型のANDゲートである。同図
で５０１，５０２は抵抗、５０３，５０４はジヨ
セフソン接合である。第５図ａは、第５図ｂの
ANDゲートを符号で示したもので、端子番号ａ
〜ｃが、第５図ｂの端子番号ａ〜ｃに対応してい
る。再び第３図で３２１，３２２はデバイス間の
結合抵抗、３２３は負荷抵抗、３２４はダンピン
グ抵抗である。２つの書込ゲート３０６，３０７
は基準電圧端（第４図ｂにおけるｂ端子）が接合
され、夫々の出力端（第４図ｂにおけるｅ端子）
とインダクタンス３３１とを接続して形成した超
電導ループがストレージループとよばれる部分で
あり、ここにAC電源サイクル間で保持されるべ
きデータが永久電流ILの形で蓄えられる。ORゲ
ート３０１は書込ゲート３０６の入力端（第４図
ｂのｃ、ｄ端子）に書込イネーブル入力IWE1を与
える。ORゲート３０２，３０３およびANDゲー
ト３１１は書込ゲート３０７に書込イネーブル入
力IWE2を与える。IWE1が発生すると同時にORゲー
ト３０４がスイツチし、ORゲート３０４の出力
がANDゲート３１２で増幅されて書込ゲート３
０６の電源端子（第４図ｂのａ端子）への駆動入
力IG1がオンになる。一方、IWE2が発生すると同時
にORゲート３０５がスイツチし、ORゲート３
０５の出力がANDゲート３１３で増幅され書込
ゲート３０７の第３図に示した回路構成で、書き
込みゲート３０６だけがスイツチするとインダク
タンス３３１に電流が流れ“１”が書き込まれ
る。一方書き込みゲート３０６，３０７の両方が
スイツチすると、該インダクタンス３３１には該
書き込みゲート３０６，３０７から逆方向に等量
の電流が供給されるから結果として流れる電流は
零である。従つて、この時は“０”が書き込まれ
る。ストレージループへの書込動作の基本的な入
力順序を以下に述べる。まず‘1'を書込む場合、
書込ゲート３０６に駆動入力IG1をオンにした状
態で書込イネーブル入力IWE1をオンにする。書込
イネーブル３０７に対しては駆動入力IG2、書込
イネーブルIW2ともオフにする。こうするとイン
ダクタンス３３１にほぼIG1−IFLOOR（IFLOORは第２
図参照）の値が書込まれ、電源電圧VSを取去つ
てもこの値は保存される。次に‘0'を書込む場合
駆動入力IG1，IG2書込イネーブルIWE1，IWE2の全て
をオンにする。こうすると書込ゲート３０６，３
０７は同じバイアス状態におかれインダクタンス
３３１には電流が流れない。この状態はAC電源
VSを取り去つても持続する。従つて、“０”が書
き込んだ時の該ストレージループに流れる電流は
零にすることが出来る。駆動入力IG1，IG2および
書込入力イネーブルIWE1，IWE2はタイミング信号
IW及び前段からのデータ入力（補信号）ICから
ORゲート３０１〜３０５、ANDゲート３１１〜
３１３を用いて生成される。タイミング信号IWは
AC電源の全てのサイクルにおいて、電源電圧VS
の立上り後一定時間の遅延を経てオンになる。こ
の遅延はストレージループのデータをスレーブフ
リツプフロツプが読み出すための時間である。タ
イミング信号IWが発生すると直ちにIWE1とIG1が発
生する。さらに当該サイクルにおいてデータ入力
ICがオンになるとAND回路３１１がオン状態に
なり書込入力IWE2と駆動入力IG2が発生する。デー
タ入力ICがオンならなければ書込入力IWE2駆動入
力IG2はオフのままである。すなわちデータ入力IC
がオフの時には書込ゲート３０６のみがスイツチ
しストレージループに‘1'書込がなされる。デー
タ入力ICがオンの時には書込ゲート３０６，３０
７の両方がスイツチし‘0'書込がなされる。書込
れたデータはAC電源VSが取除かれても保存され
る。第６図のシミユレーシヨン結果では、“０”
書き込みをした時のストレージループに流れる電
流が零である。このことにより、本発明により良
好な“０”書き込み動作を実現出来ることがわか
る。 すなわち、本発明の本質的に他と異なる部分は
第２の書込ゲート３０７の存在である。第３図で
破線で囲んだ部分（ORゲート３０２，３０３，
３０５、ANDゲート３１３、書込ゲート３０７、
抵抗３２０，３２１，３２２を含む）は書込ゲー
ト３０７に伴い派生的に新設されたものであり、
第３図に記した以外の構成法も可能である。第６
図には第３図の回路の動作のシミユレーシヨン結
果を示す。AC電源VSの３つのサイクルにおいて
IC＝‘0'，‘1'，‘0'でありそれに対応してスト
レージループ出力はILは‘1'、‘0'、‘1'に変化
している。そして、その値はAC電源VSの切替り
部分の時間帯でも正常に継続している。 下表は、本シミユレーシヨンに用いた素子の値
を示すものである。
【表】
以上説明したごとく本発明によれば‘0'レベル
の出力電流値が非常に小さいマスターフリツプフ
ロツプを提供でき、もつてスレーブフリツプフロ
ツプでの読出しマージンを広げることができ、フ
リツプフロツプ全体の動作マージンを広げること
ができる。
の出力電流値が非常に小さいマスターフリツプフ
ロツプを提供でき、もつてスレーブフリツプフロ
ツプでの読出しマージンを広げることができ、フ
リツプフロツプ全体の動作マージンを広げること
ができる。
第１図はストレージループの構造の概略を示す
図、第２図は書込ゲートの閾値曲線を示す図、第
３図は本発明によるマスターフリツプフロツプの
実施例を示す図、第４図ａは３接合磁気量子干渉
型回路の符号を示す図、第４図ｂは３接合磁気量
干渉型回路の構成を示す図、第５図ａは抵抗接合
型ANDゲートの符号を示す図、第５図ｂはその
ANDゲートの構成を示す図、第６図はマスター
フリツプフロツプでの動作シミユレーシヨン結果
を示す図、第７図はマスターフリツプフロツプの
スレーブフリツプフロツプとの結合の方法を示す
説明図である。 符号の説明、３０１〜３０７……ジヨセフソン
３接合磁気量子干渉計、３１２，３１３……抵抗
結合型ANDゲート、３２１〜３２４……抵抗、
３３１……インダクタンス。
図、第２図は書込ゲートの閾値曲線を示す図、第
３図は本発明によるマスターフリツプフロツプの
実施例を示す図、第４図ａは３接合磁気量子干渉
型回路の符号を示す図、第４図ｂは３接合磁気量
干渉型回路の構成を示す図、第５図ａは抵抗接合
型ANDゲートの符号を示す図、第５図ｂはその
ANDゲートの構成を示す図、第６図はマスター
フリツプフロツプでの動作シミユレーシヨン結果
を示す図、第７図はマスターフリツプフロツプの
スレーブフリツプフロツプとの結合の方法を示す
説明図である。 符号の説明、３０１〜３０７……ジヨセフソン
３接合磁気量子干渉計、３１２，３１３……抵抗
結合型ANDゲート、３２１〜３２４……抵抗、
３３１……インダクタンス。
Claims (1)
- 【特許請求の範囲】 １ 夫々の基準電圧端が接続された第１、第２の
ジヨセフソンデバイスのゲートと、上記第１、第
２のジヨセフソンデバイスのゲートの夫々の出力
端に、第１、第２の端子が接続された負荷インダ
クタンスと、 書込イネーブル信号が与えられたときに、一方
のジヨセフソンデバイスのゲートの電源端子に駆
動電流を与え、かつその入力端子に書込電流を与
える手段と、 書込イネーブル信号が与えられたときに、入力
信号に基き、他方のジヨセフソンデバイスのゲー
トの電源端子に駆動電流を与え、かつその入力端
子に書込電流を与えることを禁止又は許可する手
段とを有し、 上記２つのジヨセフソンデバイスのゲートと上
記負荷インダクタンスにより構成される超電導ル
ープに、入力信号に応じた電流を保持するジヨセ
フソンマスターフリツプフロツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172517A JPS6234413A (ja) | 1985-08-07 | 1985-08-07 | ジヨセフソンマスタ−フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172517A JPS6234413A (ja) | 1985-08-07 | 1985-08-07 | ジヨセフソンマスタ−フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6234413A JPS6234413A (ja) | 1987-02-14 |
| JPH0428172B2 true JPH0428172B2 (ja) | 1992-05-13 |
Family
ID=15943420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172517A Granted JPS6234413A (ja) | 1985-08-07 | 1985-08-07 | ジヨセフソンマスタ−フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6234413A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8936870B2 (en) | 2011-10-13 | 2015-01-20 | Sion Power Corporation | Electrode structure and method for making the same |
| US9005311B2 (en) | 2012-11-02 | 2015-04-14 | Sion Power Corporation | Electrode active surface pretreatment |
| US9040201B2 (en) | 2006-03-22 | 2015-05-26 | Sion Power Corporation | Electrode protection in both aqueous and non-aqueous electrochemical cells, including rechargeable lithium batteries |
| US9065149B2 (en) | 1999-11-23 | 2015-06-23 | Sion Power Corporation | Lithium anodes for electrochemical cells |
| US10879527B2 (en) | 2016-05-20 | 2020-12-29 | Sion Power Corporation | Protective layers for electrodes and electrochemical cells |
-
1985
- 1985-08-07 JP JP60172517A patent/JPS6234413A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9065149B2 (en) | 1999-11-23 | 2015-06-23 | Sion Power Corporation | Lithium anodes for electrochemical cells |
| US9040201B2 (en) | 2006-03-22 | 2015-05-26 | Sion Power Corporation | Electrode protection in both aqueous and non-aqueous electrochemical cells, including rechargeable lithium batteries |
| US8936870B2 (en) | 2011-10-13 | 2015-01-20 | Sion Power Corporation | Electrode structure and method for making the same |
| US9040197B2 (en) | 2011-10-13 | 2015-05-26 | Sion Power Corporation | Electrode structure and method for making the same |
| US9005311B2 (en) | 2012-11-02 | 2015-04-14 | Sion Power Corporation | Electrode active surface pretreatment |
| US10879527B2 (en) | 2016-05-20 | 2020-12-29 | Sion Power Corporation | Protective layers for electrodes and electrochemical cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6234413A (ja) | 1987-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |