JPH0338680B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は直流電源駆動型超電導メモリ回路に係
り、特に高速アクセス時間を要求されるキヤツシ
ユメモリに適用して好適な直流電源駆動型超電導
メモリ回路に関する。

［従来の技術］ 従来、ジヨセフソン素子を用いたメモリ回路の
開発が活発に行なわれていた。この中でも超電導
コンピユータのキヤツシユメモリにおける応用を
目的とした高速ジヨセフソンメモリ回路につい
て、和田他がエツクステンデツド アブストラク
ツ オブ 1987 インターナシヨナル スーパー
コンダクテイビテイ エレクトロニクス コンフ
アレンス 1987年８月 第245頁から第250頁
（Y.Wada et al.Extended Abstracts of 1987
International Superconductivity Electronics
Conference August 1987 pp.245−250）に論じ
ている。上記文献においてはアクセス時間を短く
するためにデコーダやメモリセルのドライバー等
に交流電源駆動回路を使用している。交流電源駆
動回路は、負荷を抵抗終端できるという特徴があ
るので、負荷が超電導ループを含まない構成を採
用できる。このためトラツプ磁束の影響を受けに
くく外部擾乱に対して安定な動作が保持されると
いう特徴がある。しかし交流電源駆動回路では回
路の動作に必要な駆動電流をクロツク周波数の交
流で加える必要があり、クロストークのない特殊
な実装技術を必要とするという問題点があつた。

一方、交流電源の供給を必要としない直流電源
駆動のジヨセフソンメモリ回路については、フア
リス他がアイ・ビー・エム ジヤーナル オブ
リサーチ アンド デベロツプメント 24巻２
号；1980年３月 第143頁から第154頁（S.M.
Faris et al.IBM J.Res.Develop.、Vol24、No.
２、pp.143−154 Mar.1980）で論じている。こ
のフアリスのメモリ回路ではループデコーダとい
う回路方式を採用している。この回路は２つの端
子間にジヨセフソン素子とインダクタンスを直列
接続した超電導電流路を２本用意し、上記２端子
間に印加する直流電流が何れの電流路に流れるか
を各電流路に挿入されたジヨセフソン素子のスイ
ツチングで制御するものである。しかし、この場
合、各電流路上のジヨセフソン素子が同時にスイ
ツチングを起こした場合ラツチアツプという状態
になり、以後直流電流を０に落とさないと動作を
回復しないという独特の欠点があつた。また上記
２電流路が超電導ループを形成するためトラツプ
磁束の影響を受けやすいという欠点もあつた。

［発明の目的］ 本発明の目的は、トラツプ磁束やラツチアツプ
の影響を受けず動作が安定であり、かつ交流電源
を使用する必要のない超電導メモリ回路を提供す
ることにある。

［発明の概要］ 負荷が超電導ループを構成しない直流駆動型論
理回路としてハツフル型フリツプフロツプが知ら
れている。ハツフル型フリツプフロツプについて
は、エー・エフ・ヘバード他がアイ・イー・イ
ー・イー トランザクシヨン オン マグネテイ
ツクス15巻 1979年１月号第408頁から411頁まで
（A.F.Hebard；IEEE Trans.on Magnetics，
Vol.MAG−15，pp408−411，Jan.1979）におい
て論じている回路であり、その基本構成は、第１
０図に示すようなものである。磁束結合型ゲート
１１３及び１１４は第１の端子１１３−１，１１
４−１から第２の端子１１３−２，１１４−２に
向けてゲート電流を印加した状態で第３の端子１
１３−３，１１４−３から第４の端子１１３−
４，１１４−４に向けて制御線電流を印加するこ
とにより超電導状態から電圧状態へのスイツチン
グを行う。ハツフル型フリツプフロツプの第１の
端子１２１には第１の電流源１１１により電流Ig
が注入されており、また第１の磁束結合型ゲート
１１３の第１の端子１１３−１も接続されてい
る。ハツフル型フリツプフロツプの第２の端子１
２２からは第２の電流源１１２により電流Igが引
き出されており、また第２の磁束結合型ゲート１
１４の第２の端子１１４−２も接続されている。
第１の磁束結合型ゲート１１３の第２の端子１１
３−２と第２の磁束結合型ゲート１１４の第１の
端子１１４−１とは共通にハツフル型フリツプフ
ロツプの第３の端子１２３に接続され、そこで接
地されている。ハツフル型フリツプフロツプの第
４の端子１２４と第１の端子１２１及び第２の端
子１２２との間にはそれぞれ第１の負荷抵抗１１
５と第２の負荷抵抗１１６とが挿入されている。
そしてこの第４の端子１２４と接地点との間に設
けられた負荷インダクタンス１１７に出力電流
Ioutが流れる。

ハツフル型フリツプフロツプの基本的な動作を
第１１図により説明する。第１の電流源１１１の
電流Igを０から定常値に立上げた状態で第１の磁
束結合型ゲート１１３の制御線にセツト入力Ｓを
加えると、磁束結合型ゲート１１３は超電導状態
から電圧状態に遷移し、出力電流Ioutは０から正
の一定値に変化する。次にセツト入力Ｓを取去つ
た状態で第２の磁束結合型ゲート１１４の制御線
にリセツト入力Ｒを加えると、磁束結合型ゲート
１１４は超電導状態から電圧状態に遷移し、その
反作用で第１の磁束結合型ゲート１１３は電圧状
態から超電導状態に復帰する。この時、出力電流
Ioutは正から負の一定値に変化する。すなわちセ
ツト入力Ｓ、リセツト入力Ｒに対して出力電流
Ioutはフリツプフロツプ出力となり、ハツフル型
フリツプフロツプは確かにフリツプフロツプとし
て動作することがわかる。

ここで従来問題となつていたのはＳ、Ｒ両入力
が同時に倒来した場合、第１の磁束結合型ゲート
１１３及び第２の磁束結合型ゲート１１４の両方
が共に電圧状態に遷移したままになつてしまい、
以後電流源１１１又は１１２の電流を０に落とさ
ない限り、いかなる入力にも応答しなくなつてし
まうラツチアツプ現象が生じてしまう。

しかし、第１０図に示すように第１の端子１２
１と第２の端子１２２との間に第３の抵抗１３０
を挿入することでラツチアツプ現象を回避するこ
とが可能である。第３の抵抗１３０の抵抗値は第
１若くは第２の負荷抵抗１１５，１１６の抵抗値
に比べて十分低く設定する。

ハツフル型フリツプフロツプは負荷が超電導ル
ープを構成しない。すなわち出力インダクタンス
１１７には直列に負荷抵抗１１５または１１６が
介在するので出力電流路が超電導ループを構成し
ない。このため出力電流値がトラツプ磁束の影響
で変動することはない。また、前節で述べたよう
にラツチアツプを起こさなくなるので安定な動作
を示す。

本発明の他の基本概念は出力電流Ioutの取出位
置に選択法にある。ハツフル型フリツプフロツプ
においては負荷インダクタンス１１７の値が、ゲ
ート１１３，１１４及び負荷抵抗１１５，１１６
で構成され節点１２１→１２４→１２２→１２３
を含む閉電流路の閉路インピーダンスに比べて十
分に大きいことが本質的に重要である。このため
節点１２１と１２４の間、若くは節点１２２と１
２４の間から出力電流をそのまま取出そうとする
と該節点間に大きい負荷インダクタンスを挿入す
る結果となり、ハツフル型フリツプフロツプのス
イツチング動作が阻害される。第１２図にはこの
ような問題点を解消する出力電流の取出法を示
す。節点１２１と１２４の間に、負荷抵抗１１５
と直列に負荷インダクタンス１４３を介挿する。
但し負荷インダクタンス１４３には並列に十分小
さいダンピング抵抗１４１を接続する。同様に節
点１２２と１２４の間に、負荷抵抗１１６と直列
に負荷インダクタンス１４４を介挿する。そして
負荷インダクタンス１４４には並列に十分小さい
ダンピング抵抗１４２を接続する。

このような構成を採用したハツフル型フリツプ
フロツプの出力電流の変化を第１３図を用いて説
明する。負荷インダクタンス１４３内を節点１２
４に向つて流れる電流を第１の出力電流Iout１、
負荷インダクタンス１４４内に接点１２４から流
れ込む電流を第２の出力電流Iout２とする。セツ
ト入力Ｓが加わつた時に第１の出力電流Iout１は
Ｏから正の一定値に変化する。続いてセツト入力
Ｓを取去つた後、リセツト入力Ｒを加えると第１
の出力電流Iout１は上記正の一定値から０にもど
る。同時に第２の出力電流Iout２は０から正の一
定値に変化する。ここで重要なことは第１の出力
電流Iout１と第２の出力電流Iout２が互いに相補
的な動作を行い、かつそれぞれの値が同じ正の一
定値を論理の‘1'レベルとして有し、０の値を論
理の‘O'レベルとして有することである。この
ような動作は、第１１図における出力電流Ioutよ
りも、場合によつては使い易い。

［作用］ 第１２図に示したハツフル型フリツプフロツプ
（以下単にフリツプフロツプと記す）の抵抗１３
０の作用を以下に説明する。第１の端子１２１と
第２の端子１２２の間には、たかだか１個のゲー
トを電圧状態に保てるだけの電位差がかかるよう
にしておくことが望ましい。もし第１のゲート１
１３と第２のゲート１１４が同時に電圧状態にな
ろうとするとどちらかのゲートは電圧状態を維持
できなくなり、必ず零電圧状態に復帰するからで
ある。抵抗１３０を十分低い値に選び、あらかじ
めその値に対応した十分なゲート電流を供給して
おけば、端子１２１，１２２間に定電圧に近い状
態を作り出すことができる。抵抗１３０の値は負
荷抵抗１１５，１１６の数分の−〜＋分の一程度
にすることが望ましい。

ダンピング抵抗１４１，１４２の作用はフリツ
プフロツプのスイツチング時に必要な過渡電流を
出力インダクタンス１４３若くは１４４が妨げな
いようにすることである。フリツプフロツプにお
いては、自身を構成する２個のゲートのうち、一
方が超電導状態から電圧状態に遷移する時の過渡
電流パルスが、他方のゲートに逆向きに加わつて
電圧状態から超電導状態に引き戻す現象が本質的
である。このためには、負荷インダクタンス１１
７と負荷抵抗１１５，１１６で定まる時定数が、
節点１２１→１２４→１２２→１２３を結ぶ閉電
流路中の回路素子で定まる時定数に比べて十分大
きいことが必要である。従つて過渡電流を節点１
２１→１２４→１２２→１２３を結ぶ閉電流路中
に速かに流すために、負荷インダクタンス１４
３，１４４に並列にダンピング抵抗を挿入するの
である。

［実施例］ 以下、本発明の一実施例を第１図により説明す
る。同図は直流電源駆動型超電導メモリ回路のメ
モリセルの回路図である。磁束結合型ゲート
（Interferometer Gate；以下IGと略記する）１
１及び１２は負荷抵抗１１５，１１６、並列抵抗
１３０とともにフリツプフロツプを構成し、IG
１１及び１２のいずれが電圧状態にあるかに対応
して“１”、“０”の情報を記憶する。この“１”、
“０”の記憶状態に対応してフリツプフロツプの
端子１６から１７に至る出力電流路を流れる出力
電流Ioutの向きが変化する。端子２１から２２に
向けて、フリツプフロツプを駆動する直流電源電
流Igcが流される。IG１３及び１４は出力電流
Ioutを検出するためのセンスゲートである。セン
スゲートが２個あるのは、後述するように同一行
内の他のセルのセンスゲートとともにフリツプフ
ロツプを構成するためである。端子２９から３０
に向つてはIG１３を駆動する電流I_gs1が流され
る。端子３１から３２に向つてはIG１４を駆動
する電流I_gs2が流される。

次に本メモリセルの動作を説明する。まず、書
込動作は列書込選択信号Y_Wと行書込選択信号
X_W1またはX_W0が当該セルにおいて一致して発生
した場合にのみ行なわれる。“１”書込はX_W1が
オンとなつた場合に、“０”書込はX_W0がオンと
なつた場合にそれぞれ行なわれる。“１”書込時
にはIG１１が電圧状態に、IG１２が零電圧状態
になり、出力電流Ioutは端子１６から１７に向つ
て流れる。“０”書込時にはIG１１が零電圧状態
に、IG１２が電圧状態となり、出力電流Ioutは
端子１７から１６に向つて流れる。

次に読出動作は列読出選択信号Y_Rが当該セル
において発生した場合に行なわれる。Y_R発生時
に出力電流Ioutが正（端子１６から１７に向う方
向）の向きであればIG１３にスイツチ可能な入
力が発生し、Ioutが負の向きであればIG１４に
スイツチ可能な入力が発生する。しかし、実際に
IG１３、IG１４がスイツチするかどうかは事前
に駆動電流I_gs1、I_gs0が流れているかどうかに依存
する。事前にI_gs1が存在する状態でY_Rが発生し、
Ioutが正の向きになれば実際にIG１３がスイツ
チする。IG１３とIG１４はフリツプフロツプを
構成するのでIG１３が電圧状態になりI_gs1がオフ
になると、その反作用でI_gs0がオンになる。逆に
事前にI_gs0が存在する状態でY_Rが発生し、Ioutが
負の向きになるとIG１４がスイツチする。IG１
４が電圧状態になりI_gs0がオフになると、その反
作用でI_gs1がオンになる。事前にI_gs0、I_gs1がどう
いう状態にあるかは同一行内のセルの動作履歴に
依存する。しかし結果としてのI_gs1、I_gs0の状態は
必らずIoutの向きに対応したものとなつている。

次に上記メモリセルを集積したメモリ回路全体
の構成を第２図に示す。本メモリ回路はメモリマ
トリツクス２０１と、その周辺に配置されたラツ
チやデコーダ他からなる。Ｘ方向アドレス信号２
３１はＸアドレスラツチ２０４でクロツク信号に
同期をとつた後、Ｘデコーダ２０３でデコードさ
れてＸ方向選択信号（行選択信号）となる。Ｙ方
向アドレス信号２４１はＹアドレスラツチ２１４
でクロツク信号に同期をとつた後、Ｙデコーダ２
１３でデコードされてＹ方向選択信号（列選択信
号）となる。

２３３はクロツク信号入力端子、２３２は読出
信号出力端子、２４２は書込データ入力端子、２
４３は書込・読出し制御端子である。

メモリマトリツクス２０１の構成を第３図に示
す。メモリマトリツクスは第１図に示すメモリセ
ル３０１を格子状に相互に連結して構成される。
行方向（Ｘ方向）に相隣るメモリセル間では行書
込選択信号X_W1、X_W0、センスゲートゲート電流
I_gs0、I_gs1の端子同士をそれぞれ接続し、列方向
（ｙ方向）に相隣るメモリセル間では列書込選択
信号Y_W、列読出選択信号Y_R、及びフリツプフロ
ツプゲート電流I_gcの端子同士をそれぞれ接続す
る。

メモリ回路のセンス回路部分の構成を第４図に
示す。同図で３１７はメモリマトリツクスの１行
の部分にわたり隣接するセンスゲートを接続した
もので負荷抵抗３１１，３１２とともにフリツプ
フロツプを構成し、センスゲートユニツトと称す
るものとする。

センスゲートユニツトの出力電流は各行毎に行
センスゲート３２１〜３２６に入力される。例え
ば第１行目のセンスゲートユニツトの出力電流は
行センスゲート３２１及び３２２に入力される。
更にこれらのゲートには行読出選択信号X_Rが対
応する行毎にＸドライバー回路２０２から入力さ
れている。同様に第２行目のセンスゲートユニツ
トの出力電流は行センスゲート３２３及び３２４
に入力される。同時にこれらのゲートには第２行
目に対応した行読出選択信号X_Rが入力されてい
る。ここで行センスブロツク２２３内の各行セン
スゲート３２１〜３２６は負荷抵抗３１３，３１
４とともにやはりフリツプフロツプを構成してい
る。そしてこのフリツプフロツプの出力電流は２
重巻になつてセンスアンプ２２１内のIG３３１，
３３２に入力される。IG３３１及び３３２は負
荷抵抗３１５，３１６とともにやはりフリツプフ
ロツプを構成している。センスアンプのフリツプ
フロツプは他のフリツプフロツプの２倍のゲート
電流I_gaで駆動される。端子２３４はI_gaをチツプ
外から供給する端子である。端子２３５はメモリ
マトリツクスの各行のセンスゲートユニツト及び
行センスブロツクのフリツプフロツプの駆動電流
I_gsを供給する端子である。なお、本図では並列
抵抗（第１図の１３０に相当）を簡単のため略し
た。以後も特に断らない限り省略して説明する。

第４図の回路の部分の動作を以下に説明する。
各メモリセルのセンスゲートは、列読出選択信号
Y_Rのかかつている部分のみイネーブルされ、各
行毎に、センスゲートユニツトの出力電流とし
て、選択された列のメモリセルの情報を行センス
ゲートに出力する。行センスブロツク内の各行セ
ンスゲートは、行読出選択信号X_Rのかかつてい
る部分のみイネーブルされ、選択された行のセン
スゲートユニツトの情報をセンスアンプ２２１に
出力する。結局、センスアンプ２２１には行読出
選択信号X_Rと列読出選択信号Y_Rとで定められた
メモリセルの情報が読出されることになる。セン
スアンプ２２１では出力電流振幅を２倍に増幅し
てチツプ外に供給する。

次に第２図におけるＸデコーダ２０３、Ｘドラ
イバー２０２、Ｙデコーダ２１３、Ｙドライバー
２１２に関して説明する。これらの回路は、
OR、ANDゲートを組合せて構成される組合せ回
路である。ここでOR及びANDゲートがフリツプ
フロツプでどのように実現するかをゲートの機能
に逆上つて説明する。

第５図はフリツプフロツプに使用されている
IGの構造を示す。このIGは非対称２接合干渉型
であり、４０１，４０２は大きさの異なるジヨセ
フソン接合、４０３はデバイスインダクタンスで
あり、４０１，４０２とともに超電導ループを構
成する。本ゲートには端子４１７から４１８へ、
４１５から４１６へ、及び４１３から４１４へ至
る３本の制御入力線があり、各制御入力線上のイ
ンダクタンス４０５はデバイスインダクタンス４
０３と磁気的に結合している。制御入力線の何れ
かに制御線電流Icを加え、端子４１１から４１２
に向つてゲートを駆動するためのゲート電流I_gを
加える。

各Icの値に対して、ゲートの超電導状態を保つ
たままで流せる最大のI_gを描いたものをゲートの
閾値特性曲線と呼び第６図に示す。この曲線の内
側は零電圧状態、外側が電圧状態である。第５図
の３本の制御入力線のうち１本にバイアス電流を
２本に信号電流を加える。信号電流の振幅をαと
する。２本の信号電流が共にオフである場合のバ
イアス点を第６図でX₁点として示す。ここで
“オフ”とは必ずしも信号電流の絶対値が０とい
うのではなく論理の“０”レベルにあるという意
味である。一般にハツフル回路では出力電流の
“１”、“０”は正負の一定電流値を表わす。続い
て１本のみ信号電流がオンである場合のバイアス
点を第６図でX₂点として示す。更に２本の信号
電流が共にオンである場合のバイアス点をX₃点
として示す。

第６図に示すようにX₁、X₂の両点が閾値曲線
の内側にある場合と、X₁点のみが閾値曲線の内
側にある場合とは制御入力線のうちの１本に印加
されたバイアス電流で選択できる。前者の状態を
実現できるバイアス電流をＢ１、後者の状態を実
現するバイアス電流をＢ２とする。

第７図は２個の信号入力Ａ及びＢに対してOR
またはANDゲートとして動作するフリツプフロ
ツプの構成を示す。同図でＡ信号入力は端子６２
１から６２２に向つて、Ｂ信号入力は端子６２３
から６２４に向つて与えられる。端子６３１から
６３２に向つてはフリツプフロツプを駆動するた
めのゲート電流が与えられる。端子６２５から６
２６に向つては第１のバイアス電流Ｃが、端子６
２７から６２８に向つては第２のバイアス電流Ｄ
が、それぞれ与えられる。

ここでバイアス電流Ｃを前記Ｂ１の状態に、バ
イアス電流Ｄを前記Ｂ２の状態に設定した場合、
本図のフリツプフロツプはANDゲートとして働
き、逆にバイアス電流ＣをＢ２の状態に、バイア
ス電流ＤをＢ１の状態に設定した場合、本図のフ
リツプフロツプはORゲートとして働く。

このようなANDゲート、ORゲートとして動作
するフリツプフロツプで第２図のデコーダ、ドラ
イバーが構成される。Ｘドライバー２０２は端子
２４３から加えられる読出し／書込信号（Ｒ／
Wsignal）に対応して行読出選択信号X_Rまたは行
書込選択信号X_W0、X_W1を発生する。X_Rは行セン
スブロツク２２３に入力され、X_W0、X_W1は直接
にメモリマトリツクス２０１に入力される。実際
にX_W0、X_W1の何れが発生するかは端子２４２か
ら入力されるデータ入力に依存する。データ入力
が１であればX_W0はオフ、X_W1がオンとなり、デ
ータ入力が０であればX_W0がオン、X_W1がオフと
なるのである。これらX_R、X_W0、X_W1が実際にど
の行に生起するかはＸデコーダ２０３の出力によ
つて決定される。

Ｙドライバー２１２は、同様に読出し／書込信
号に対応して列読出選択信号Y_Rまたは列書込選
択信号Y_Wを発生する。Y_Wはメモリセル内で情報
を記憶するフリツプフロツプに入力されY_Rはメ
モリセル内のセンスゲートに入力される。

なお、第１図、第３図、第４図においては簡単
のためバイアス電流線を省略した。

次に、第８図にはラツチ１ビツト分の回路図を
示す。本ラツチ回路はＸアドレスラツチ２０４及
びＹアドレスラツチ２１４の構成要素となるもの
である。同図でIG５０１，５０２は負荷抵抗５
１１，５１２と共に第１のフリツプフロツプを構
成し、IG５０３，５０４は負荷抵抗５１３，５
１４と共に第２のフリツプフロツプを構成する。
両フリツプフロツプを駆動するゲート電流は端子
５２７から入力され第１のフリツプフロツプ、給
電抵抗５１５、第２のフリツプフロツプを経て端
子５２８に至る。端子５２１からはラツチされる
信号が入力され、第１のフリツプフロツプのIG
５０１，５０２に入力された後、端子５２２に至
る。第１のフリツプフロツプの出力電流は第２の
フリツプフロツプのIG５０３，５０４に入力さ
れている。端子５２３から５２４に向けてはクロ
ツク信号が入力される。このクロツク信号は第１
のフリツプフロツプのIGと第２のフリツプフロ
ツプのIGとでは逆向きに結合している。端子５
２５から５２６に向けてはバイアス電流が入力さ
れる。このバイアス電流は第１のフリツプフロツ
プのIGと第２のフリツプフロツプのIGとで同じ
向きに結合している。第２のフリツプフロツプの
出力端子５３１と５３２の間にラツチ回路として
の出力信号線５３３が接続され、ここに出力電流
が流れる。

このラツチ回路の動作を以下に説明する。クロ
ツク信号がオンとなつた時に第１のハツフル回路
がラツチ回路の信号入力に対応した状態にスイツ
チする。そしてクロツク信号がオフである間は、
この第１のフリツプフロツプの状態は変化しな
い。次にクロツク信号がオフである間に第２のフ
リツプフロツプは第１のフリツプフロツプの出力
に対応した状態にスイツチする。そしてクロツク
信号がオンである間は、第２のフリツプフロツプ
の状態は変化しない。すなわち、第８図の回路に
おいて、第１、第２のフリツプフロツプがそれぞ
れマスター及びスレーブフリツプフロツプとして
動作する。そして全体として安定なマスタースレ
ーブフリツプフロツプを構成するのである。

以上、第１，４，７，８図においてはハツフル
回路の出力電流が正と負の一定値をそれぞれ
“１”、“０”のレベルの出力とする方式を採用し
ていた。すなわち第１０図に示す基本的なフリツ
プフロツプにおいて出力電流をインダクタンス１
１７の部分から取出してきた。しかし第１２図の
ように出力電流をインダクタンス１４３，１４４
の部分から取出すことにより出力電流が正の一定
値と０の値をそれぞれ“１”、“０”のレベルの出
力とすることができることは既に述べた。この方
式でも第１図から第８図までに示した回路を若干
の配線の修正と、バイアス電流の印加法の修正だ
けで実現できることは言うまでもない。

ここで、第１２図のような出力電流の取出法で
は、出力電流振幅が第１０図の取出法の1/2にな
る。この場合にもとの出力電流振幅を確保する方
式を第９図に示す。同図でIG７０１、IG７０２
は負荷抵抗７１１，７１２とともに第１のフリツ
プフロツプを構成する。インダクタンス７２２は
第１のフリツプフロツプの動作を保つためのもの
である。またIG７０３，IG７０４は共通の負荷
抵抗７１１，７１２とともに第２のフリツプフロ
ツプを構成する。インダクタンス７２１は第２の
フリツプフロツプの動作を保つためのものであ
る。出力信号線は端子７４１と７４２の間に接続
され、ここには第１、第２のフリツプフロツプの
出力電流が共通に流れる。従つて、インダクタン
ス７２１または７２２で得られるのと同じ出力電
流振幅を確保できるのである。なお端子７３５か
ら７３６に向けてはこれらのフリツプフロツプを
駆動するためのゲート電流を与える。端子７３１
から７３２に向けては入力信号電流を、７３３か
ら７３４に向けてはバイアス電流を与える。

［発明の効果］ 以上説明した如く本発明によれば、直流電源電
流で駆動できるハツフル型フリツプフロツプのみ
で構成されたメモリ回路を構成できる。このた
め、大振幅の交流電源電流をチツプに加える必要
がなく、クロストークによる誤動作の恐れがな
い。またハツフル型フリツプフロツプは負荷に超
電導ループを含まないため、磁束トラツプによる
誤動作の恐れがない。また本発明で使用したハツ
フル型フリツプフロツプは並列抵抗によりラツチ
アツプを防止しているため、入力の競合やノイズ
によるラツチアツプの誤動作の恐れがない。従つ
て安定な動作が実現され動作マージンの広いメモ
リ回路が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリセルの回路
構成を示す図、第２図は本発明の一実施例のメモ
リ回路の構成を示すブロツク図、第３図はメモリ
マトリツクスのメモリセルからの構成を示す図、
第４図はメモリ回路中のセンス回路部分の構成を
示す図、第５図は基本ゲートで使用される磁束量
子干渉型ゲートの構成を示す図、第６図は第５図
のゲートの閾値特性曲線を示す図、第７図は
OR、ANDゲートの基本ゲートの構造を示す図、
第８図はラツチ１ビツトの回路構成を示す図、第
９図は基本ゲートの出力電流の一取出例を示す
図、第１０図は基本ゲートの構成を示す図、第１
１図は第１０図のゲートの動作を示す図、第１２
図は別の基本ゲートの構成を示す図、第１３図は
第１２図のゲートの動作を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ ジヨセフソン接合またはジヨセフソン接合と
   インダクタンスから構成され、第１の端子と第２
   の端子の間にゲート電流を印加した状態で第３の
   端子から第４の端子に制御線電流を印加すること
   により前記第１の端子と第２の端子の間を零電圧
   状態から電圧状態に遷移せしめる第１及び第２の
   磁束結合型ゲートと、第１及び第２の抵抗を含
   み、第１の磁束結合型ゲートの第１の端子と第１
   の抵抗の第１の端子が第１の節点に接続され、第
   ２の磁束結合型ゲートの第２の端子と第２の抵抗
   の第１の端子が第２の節点に接続され、第１の磁
   束結合型ゲートの第２の端子と第２の磁束結合型
   ゲートの第１の端子と第１のインダクタンスの第
   １の端子が第３の節点に接続され、第１の抵抗の
   第２の端子と第２の抵抗の第２の端子と第１のイ
   ンダクタンスの第２の端子が第４の節点に接続さ
   れ、第２の節点と第１の節点との間に直流のゲー
   ト電流源が接続され、第１及び第２の磁束結合型
   ゲートの制御線電流を入力とし、第１のインダク
   タンスに流れる電流を出力とするフリツプフロツ
   プ回路において、第１の端子と第２の端子の間に
   抵抗を付加してなるフリツプフロツプを記憶要素
   とする直流電源駆動型超電導メモリ回路。 ２ 請求項１記載のフリツプフロツプにおいて、
   第１の抵抗の第２の端子と第４の節点との間に、
   並列にダンピング抵抗を設けた第２のインダクタ
   ンスを挿入し、第２の抵抗の第２の端子と第４の
   節点との間に、並列にダンピング抵抗を設けた第
   ３のインダクタンスを挿入し、上記第２のまたは
   第３のインダクタンスに流れる電流を出力電流と
   するフリツプフロツプを記憶要素とする直流電源
   駆動型超電導メモリ回路。 ３ 請求項の１記載のフリツプフロツプを記憶要
   素として含み、該フリツプフロツプの第１の磁束
   結合型ゲートの制御線に列書込選択信号及び行
   “１”書込選択信号を受け、該フリツプフロツプ
   の第２の磁束結合型ゲートの制御線に列書込選択
   信号及び行“０”書込選択信号を受け、列読出選
   択信号と該フリツプフロツプ出力電流を同じ向き
   に制御線に受ける第１のセンスゲートと、列読出
   選択信号と該フリツプフロツプ出力電流を逆向き
   に制御線に受ける第２のセンスゲートとからな
   り、列読出選択信号が発生した時に、該フリツプ
   フロツプの状態により第１、第２のセンスゲート
   の何れかにスイツチ可能な制御線入力が発生する
   ことを特徴とするメモリセルをマトリツクス状に
   連結して構成されたメモリマトリツクスを含むこ
   とを特徴とする直流電源駆動型超電導メモリ回
   路。 ４ XY座標面内に請求項３記載のメモリセルを
   正方状に配置して得られたメモリマトリツクスに
   おいて、メモリセル内の第１のセンスゲートの第
   ２の端子を、同一行内においてＸ座標正方向に隣
   接するメモリセル内の第１のセンスゲートの第１
   の端子と接続することによつて得られた第１のセ
   ンスゲート鎖と、メモリセル内の第２のセンスゲ
   ートの第２の端子を、同一行内においてＸ座標正
   方向に隣接するメモリセル内の第２のセンスゲー
   トの第１の端子と接続することによつて得られた
   第２のセンスゲート鎖と第１、第２の２個の抵抗
   及び負荷インダクタンスとを含むセンスゲートユ
   ニツトにおいて、第１のセンスゲート鎖の両端を
   センスゲートユニツトの第１及び第２の節点と
   し、第２のセンスゲート鎖の両端をセンスゲート
   ユニツトの第３及び第４の節点とし、センスゲー
   トユニツトの第１の抵抗の第１の端子をセンスゲ
   ートユニツトの第１の節点に接続し、センスゲー
   トユニツトの第２の抵抗の第１の端子をセンスゲ
   ートユニツトの第２の節点に接続し、センスゲー
   トユニツトの第１及び第２の抵抗の第２の端子及
   び負荷インダクタンスの第１の端子を共通に接続
   したものをセンスゲートユニツトの第５の節点と
   し、センスゲートユニツトの負荷インダクタンス
   の第２の端子は第４の節点とともに第３の節点に
   接続されており、該センスゲートユニツトの負荷
   インダクタンスを流れる電流を該センスゲートユ
   ニツトの出力電流とし、該センスゲートユニツト
   の行位置に対応した行読出選択信号と該センスゲ
   ートユニツト出力電流を同じ向きに制御線に受け
   る第１の行センスゲートと、該行読出選択信号と
   該センスゲートユニツト出力電流を逆向きに制御
   線に受ける第２の行センスゲートとを、第１の行
   センスゲートの第１の端子をｙ座標正方向に隣接
   するセンスゲートユニツトの出力を受ける第１の
   行センスゲートの第２の端子と接続して得られた
   第１の行センスゲート鎖と、第２の行センスゲー
   トの第１の端子をｙ座標正方向に隣接するセンス
   ゲートユニツトの出力を受ける第２の行センスゲ
   ートの第２の端子と接続して得られた第２の行セ
   ンスゲート鎖と、第１、第２の２個の抵抗及び負
   荷インダクタンスとを含む行センスブロツクにお
   いて、第１の行センスゲート鎖の両端を行センス
   ブロツクの第１及び第２の節点とし、第２の行セ
   ンスゲート鎖の両端を行センスブロツクの第３及
   び第４の節点とし、行センスブロツクの第１の抵
   抗の第１の端子を行センスブロツクの第１の節点
   に接続し、行センスブロツクの第２の抵抗の第１
   の端子を、行センスブロツクの第２の節点に接続
   し、行センスブロツクの第１及び第２の抵抗の第
   ２の端子及び負荷インダクタンスの第１の端子を
   共通に接続したものを行センスブロツクの第５の
   節点とし、行センスブロツクの負荷インダクタン
   スの第２の端子は第４の節点とともに第３の節点
   に接続されており、該行センスブロツクの負荷イ
   ンダクタンスを流れる電流を該行センスブロツク
   の出力電流とし、前記センスゲートユニツトの第
   １の節点は、ｙ座標正方向に隣接すねセンスゲー
   トユニツトの第２の節点に接続されており、ｙ座
   標最大値の位置にあるセンスゲートユニツトの第
   １の節点は行センスブロツクの第２の節点に接続
   されており、ｙ座標最小値の位置にあるセンスゲ
   ートユニツトの第２の節点と、行センスブロツク
   の第１の節点との間に直流のゲート電流源が接続
   され、行センスブロツクの出力電流をメモリ回路
   の読出出力とする直流電源駆動型超電導メモリ回
   路。 ５ 請求項１記載の第１及び第２の２個のフリツ
   プフロツプからなり、第１のフリツプフロツプの
   第１及び第２の磁束結合型ゲートの制御線にはク
   ロツク入力が正の向きに入力されており、第２の
   フリツプフロツプの第１及び第２の磁束結合型ゲ
   ートの制御線にはクロツク入力が負の向きに入力
   されており、被ラツチ信号が第１のフリツプフロ
   ツプの２つの磁束結合型ゲートの制御線に、第１
   のゲートと第２のゲートとでは逆向きに入力され
   ており、第１のフリツプフロツプの出力電流が第
   ２のフリツプフロツプの２つの磁束結合型ゲート
   の制御線に、第１のゲートと第２のゲートとでは
   逆向きに入力されており、第２のフリツプフロツ
   プの出力電流をラツチ出力電流とするラツチ回路
   をアドレスラツチ回路として含むことを特徴とす
   る直流電源駆動型超電導メモリ回路。 ６ 請求項１記載のフリツプフロツプであつて、
   該フリツプフロツプの磁束結合型ゲートの制御線
   に信号入力が２重巻に入力されていることを特徴
   とする電流アンプ回路。