JPH01296494A - 直流電源駆動型超電導メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は直流電源駆動型超電導メモリ回路に係り、特に
高速アクセス時間を要求されるキャッシュメモリに適用
して好適な直流電源鄭動型超電導メモリ回路に関する。

［従来の技術］ 従来、ジョセフソン素子を用いたメモリ回路の開発が活
発に行なわれていた。この中でも超電導コンピュータの
キャッシュメモリにおける応用を目的とした高速ジョセ
フソンメモリ回路について、和田他がエノクステンテッ
Ｉく　アブス１〜ラクッオブ　１９８７　インターナシ
ョナル　スーパーコンダクティビティ　エレクｈロニク
ス　コンファレンス　１９８７年８月　第２４５頁から
第２５０頁（Ｙ　、　Ｗａｄａ　ｅｔ　ａｌ、　Ｅｘｔ
ｅｎｄｅｄＡｂｓｔｒａｃｔｓ　　ｏｆ　　１９８７　
　Ｉ　ｎｔｅｒｎａｔｉｏｎａｌＳｕｐｅｒｃｏｎｄｕ
ｃｔｉｖｊｔｙ　　Ｅｌｅｃｔｒｏｎｉｃｓ　　Ｃｏｎ
ｆｅｒｅｎｃｅＡｕｇｕｓｔ　　１９８７　ｐｐ、２４
．５−２５０）に論している。上記文献においてはアク
セス時間を短くするためにテコーダやメモリセルのドラ
イバー等に交流電源駆動回路を使用している。交流電源
駆動回路は、負荷を抵抗終端できるという特徴があるの
で、負荷か超電導ループを含まない構成を採用できる。

このためＩ・ラップ磁束の影響を受けにくく外部擾乱に
対して安定な動作が保持されるという特徴がある。しか
し交流電源駆動回路では回路の動作に必要な駆動電流を
タロツク周波数の交流で加える必要があり、クロストー
クのない特殊な実装技術を必要とするという問題点があ
った。

一方、交流電源の供給を必要としない直流電源駆動のジ
ョセフソンメモリ回路については、ファリス他がアイ・
ビー・エム　ジャーナル　オブリサーチ　アント　デへ
ロンプメント　２４巻２号、１．９８０年３月　第１４
３頁から第１５４頁（Ｓ　、　Ｍ、　Ｆａｒｉｓ　ｅｔ
　ａｌ、　　Ｉ　ＢＭ　Ｊ　、　Ｒｅｓ。

Ｄｅｖｅｌｏｐ、、Ｖｏ１２４．Ｎｏ、２．ｐｐ、１４
．３−１５４Ｍａｒ、　　１９８０）で論している。こ
のファリスのメモリ回路ではループテコーダという回路
方式を採用している。この回路は２つの端子間にジョセ
フソン素子とインダクタンスを直列接続した超電導電流
路を２本用意し、上記２端子間に印加する直流電流が何
れの電流路に流れるかを各電流路に挿入されたジョセフ
ソン素子のスイッチングで制御するものである。しかし
、この場合、各電流路上のジョセフソン素子が同時にス
イッチングを起こした場合ラッチアンプという状態にな
り、以後直流電流を０に落とさないと動作を回復しない
という独特の欠点があった。また上記２電流路が超電導
ループを形成するため１〜ラップ磁束の影響を受けやす
いという欠点もあった。

［発明の目的］ 本発明の目的は、トラップ磁束やラッチアップの影響を
受けず動作が安定であり、かつ交流電源を使用する必要
のない超電導メモリ回路を提供することにある。

［発明の概要コ 負荷が超電導ループを構成しない直流駆動型論理回路と
してバッフル型フリップフロップか知られている。バッ
フル型フリップフロップについては、ニー・エフ・ヘハ
ート他がアイ・イー・イー・イー　ｌ−ランザクジョン
　オン　マグネティックス１５巻　１９７９年１月号第
４０８頁から４１１頁まて（Ａ、　Ｆ、　Ｈｃｂａｒｄ
；　Ｔ　ＥＥＥＴｒａｎｓ、　ｏｎ　Ｍａ［Ｘｎｅｔｊ
ｃｓ、　Ｖｏ］、Ｍ　Ａ　Ｇ　−１５、ｐｐ４０８−４
１１．　、　Ｊａｎ、　　１９７９）において論じてい
る回路であり、その基本構成は、第１０図に示すような
ものである。磁束結合型イー１−１．１３及び１１４は
第１の端子］、１．３−１，１．１４−１から第２の端
子１１．３−２，１１４．−２に向けてゲート電流を印
加した状態で第３の端子１１３−３．１．１４−３から
第４の端子１１３−４゜１１４−４に向けて制御線電流
を印加することにより超電導状態から電圧状態へのスイ
ッチングを行う。バッフル型フリップフロップの第１の
端子１２１には第１の電流源１１１により電流１．が注
入されており、また第１の磁束結合型ゲート１１３の第
１の端子１１３−１も接続されている。

バッフル型フリップフロップの第２の端子１２２からは
第２の電流源１１２により電流■ｇが引き出されており
、また第２の磁束結合型ケ−１−１１４の第２の端子１
．１４．−２も接続されている。

第１の磁束結合型イー１−１．、１３の第２の端子１１
：３−２と第２の磁束結合型イー１〜１］４の第１の端
子１１４−１とは共通にバッフル型フリップフロップの
第３の端子１２３に接続され、そこで接地されている。

バッフル型フリップフロップの第４の端子１２４と第１
の端子１２］及び第２の端子１２２との間にはそれぞれ
第１の負荷抵抗１１５と第２の負荷抵抗１１６とが挿入
されている。そしてこの第４の端子］２４と接地点との
間に設けられた負荷インダクタンス１１７に出力電流Ｉ
　ｏｕｔが流れる。

バッフル型フリップフロップの基本的な動作を第１１図
により説明する。第１の電流源１１１の電流Ｉ　ハをＯ
から定常値に立上げた状態で第１の磁束結合型イー１−
１．１．３の制御線にセント入力Ｓを加えると、磁束結
合型イーＩ〜１１３は超電導状態から電圧状態に遷移し
、出力電流Ｔ　ｏｕｔはＯから正の一定値に変化する。

次にセラ１〜入力Ｓを取去った状態で第２の磁束結合型
イーｌ−１１４の制御線にリセット入力Ｒを加えると、
磁束結合型ゲ−１−１，１４は超電導状態から電圧状態
に遷移し、その反作用で第１の磁束結合型ゲート１１３
は電圧状態から超電導状態に復帰する。この時、出力電
流Ｔ　ｏｕｔは正から負の一定値に変化する。すなわち
セット入力Ｓ、リセノＩ・入力Ｒに対して出力電流Ｔ　
ｏｕｔはフリップフロップ出力となり、バッフル型フリ
ップフロップは確かにフリップフロップとして動作する
ことがわかる。

ここで従来問題となっていたのはＳ、Ｒ面入力が同時に
例来した場合、第１の磁束結合型イー１〜１１３及び第
２の磁束結合型ゲート１１４の両方が共に電圧状態に遷
移したままになってしまい、以後電流源１１１又は１１
２の電流を０に落とさない限り、いかなる入力にも応答
しなくなってしまうラッチアンプ現象が生してしまう。

しかし、第１０図に示すように第１の端子１２１と第２
の端子１２２との間に第３３の抵抗１３０を挿入するこ
とでラッチアンプ現象を回避することが可能である。第
３の抵抗］３０の抵抗値は第１若くは第２の負荷抵抗１
１５，１１６の抵抗値に比へて十分低く設定する。

バッフル型フリップフロップは負荷が超電導ループを構
成しない。すなわち出力インダクタンス１１７には直列
に負荷抵抗１１５または１］６が介在するので出力電流
路が超電導ループを構成しない。このため出力電流値が
トラップ磁束の影響で変動することはない。また、前節
で述へたようにラッチアップを起こさなくなるので安定
な動作を示す。

本発明の他の基本概念は出力電流Ｔ　ｏｕｔの取出位置
に選択法にある。バッフル型フリップフロップにおいて
は負荷インダクタンス１１７の値が、イー１〜１１３，
１１４及び負荷抵抗１１５゜１１６で構成され節点１２
１→］２４→１２２→１２３を含む閉電流路の閉路イン
ピーダンスに比へて十分に大きいことか本質的に重要で
ある。このため節点１２１と１２４の間、若（は節点１
２２ど」２４の間から出力電流をそのまま取出そうとす
ると該節点間に大きい負荷インダクタンスを挿入する結
果となり、バッフル型フリップフロップのスイッチング
動作が阻害される。第１２図にはこのような問題点をＭ
消する出力゛電流の取出法を示す。節点］２１ど１２４
の間に、負荷抵抗１１５と直列に負荷インダクタンス１
４３を介挿する。但し負荷インダクタンス１４３には並
列に十分水さいダンピング抵抗１４１を接続する。

同様に節点１２２と１２４の間に、負荷抵抗１１６と直
列に負荷インダクタンス１４４を介挿する。そして負荷
インタフタンス１４４には並列に十分水さいダンピンク
抵抗１４２を接続する。

このような構成を採用したバッフル型ノリツブフロップ
の出力電流の変化を第１３図を用いて説明する。負荷イ
ンダクタンス］−４３内を節点１２４に向って流れる電
流を第１の出力電流Ｉｏｕｔｌ、負荷インダクタンス１
−４４内に接点１２４から流れ込む電流を第２の出力電
流■ｏｕｔ２とする。セット入力Ｓが加わった時しこ第
〕の出力電流Ｉ　ｏｕｔ　１は○から正の一定値に変化
する。

続いてセｙｌへ入力Ｓを取去った後、リセソＩ・入力Ｒ
を加えると第１の出力電流１　ｏｕｔ　１は上記圧の一
定値からＯにもどる。同時に第２の出力電流■ｏｕｔ　
２はＯから正の一定値に変化する。ここで重要なことは
第１の出力電流Ｔ　ｏｕｔ　１と第２の出力電流Ｔ　ｏ
ｕｔ　２が互いに相補的な動作を行い、かつそれぞれの
値が同し正の一定値を論理の゛１ルベルとして有し、０
の値を論理の１０　Ｉ　ルベルとして有することである
。このような動作は、第１１図における出力電流Ｔ　ｏ
ｕｔよりも、場合によっては使い易い。

［作用］ 第１２図に示したバッフル型ノリツブフロップ（以下ｑ
′Ｌにフリップフロップと記す）の抵抗１３０の作用を
以下に説明する。第１の端子１２１と第２の端子１２２
の間には、たかだか１＝１５− 個のイーＩ・を電圧状態に保てるだけの電位差がかかる
ようにしておくことが望ましい。もし第１のイー１−１
．１３と第２のイー１−１−１４が同時に電圧状態にな
ろうとするとどちらかのイーＩ〜は電圧状態、を維持て
きなくなり、必ず零電圧状態に復帰するからである。抵
抗１．３０を十分低い値に選び、あらかじめその値に対
応した十分なゲート電流を供給しておけば、端子］、２
１，１２２間に定電圧に近い状態を作り出すことができ
る。抵抗１３０の値は負荷抵抗１１５，１１６の数分の
一〜十分の一程度にすることが望ましい。

ダンピング抵抗１４］、、１４２の作用はフリップフロ
ップのスイッチング時に必要な過渡電流を出力インダク
タンス１４３若くは１４４が妨げないようにすることで
ある６フリンプフロノプにおいては、自身を構成する２
個のイー１〜のうち、−方が超電導状態から電圧状態に
遷移する時の過渡電流パルスが、他方のイー１〜に逆向
きに加わって電圧状態から超電導状態に引き戻す現象が
本質的である。このためには、負荷インダクタンス］１
７と負荷抵抗１１５，１１６で定まる時定数が、節点１
２１→１２／Ｉ→１２２→１２３を結ふ閉電流路中の回
路素子で定まる時定数に比べて十分大きいことが必要で
ある。従って過渡電流を節点１２１→］２４→１２２→
１２３を結ぶ閉電流路中に速かに流すために、負荷イン
タフタンス１４．３，１．４４に並列にダンピンク抵抗
を挿入するのである。

［実施例］ 以下、本発明の一実施例を第１図により説明する。同図
は直流電源原動型超電導メモリ回路のメモリセルの回路
図である。磁束結合型ゲート（Ｉ　ｎｔｅｒｆｅｒｏｍ
ｅｔｅｒ　Ｇａｔｅ　；以下ＩＧと略記する）１］及び
１２は負荷抵抗１１．５，１１６．並列抵抗１３０とと
もにフリップフロップを構成し、１Ｇ１．１及び１２の
いずれが電圧状態にあるかに対応して１′″　　Ｉｔ　
Ｑ　ＩＩの情報を記憶する。このＩＩ　Ｉ　ＩＩ　、　
　ＬＬ　Ｑ　ＩＩの記憶状態に対応してフリップフロッ
プの端子１６から１７に至る出力電流路を流れる出力＠
流Ｉ　ｏｕｔの向きが変化する。端子２１から２２に向
けて、フリップフロップを駆動する直流電源電流Ｉ（Ｈ
ｃが流される。ｌＧ１３及びコ４は出力電流Ｔ　ｏｕｔ
を検出するためのセンスゲートである。センスケ−Ｉ・
が２個あるのは、後述するように同一・行内の他のセル
のセンスケ−１−とともにフリップフロップを構成する
ためである。端子２９から３０に向ってはＩ　Ｇ　１３
を駆動する電流■＋Ｓ　Ｓ　１が流さ４しる。端子３１
から３２に向ってはＩ　Ｏ１，４を駆動する電流ＩｇＳ
２が流される。

次に本メモリセルの動作を説明する。まず、占込動作は
列書込選択信号Ｙ　ｗと行書込選択信号Ｘｗ□またはＸ
ＷＯが当該セルにおいて−・致しで発生した場合にのみ
行なわれる。ＩＩ　ｉ　ＩＩ書込はＸ　Ｗ　１がオンと
なった場合に、ＩＩ　Ｏｎ書込はＸＷＯかオンとなった
場合にそれぞれ行なわれる。ＩＩ　Ｉ　ＩＩ書込時には
Ｔ　Ｇ　１．　］が電圧状態に、ｌＧ１２が零′市圧状
態になり、出力電流Ｉｏｕｔは端子１６から１７に向っ
て流れる。″Ｏ′″書込時にはＩＧＩＩが零電圧状態に
、Ｉ　Ｇ　１．２が電圧状態となり、出力電流工。ｕｔ
は端子１７から１６に向って流れる。

次に読出動作は列読出選択信号Ｙｌ、ｌが当該セルにお
いて発生した場合に行なわれる３、ＹＲ発生時に出力電
流Ｉ　ｏｕｔが正（端子１Ｇから１７に向う方向）の向
きであればｌＧ１３にスイッチ可能な入力が発生し、Ｉ
ｏｕｔが負の向きであればｌＧ１４にスイッチ可能な入
力が発生ずる。しかし、実際にｌＧ１３．ｌＧ１４がス
イッチするかどうかは事前に能動電流Ｘｇｓ□＋Ｉｇｓ
Ｏが流れているかどうかに依存する。事前にＴｇｓｉが
存在する状態でＹＲが発生し、Ｉｏｕｔが正の向きにな
れば実際にＩ　Ｇ　、１．３がスイッチする。ｌＧ１３
とｌＧ１４はフリップフロップを構成するのでＩＧ］３
が電圧状態になり■、８．がオフになると、その反作用
でｌｌＸ５Ｏがオンになる。逆に事前にＩｇＳＯか存在
する状態てＹ　ｌ＋が発生し、Ｉｏｕｔが負の向きにな
るとｌＧ１４かスイッチする。ｌＧ１４が電圧状態にな
りＩ　ｇ　ｓｏがオフになると、その反作用でＴｇｓｉ
がオンになる。事眞にＩｇＳＯ＋Ｉｇｓ１がどういう状
態にあるかは同一行内のセルの動作履歴に依存する。し
かし結果と一１９＝ しての１ｇ　Ｓｌ＋　　■ｒ、ＳＯの状態は必らずＩ　
ｏｕｔの向きに対応したものとなっている。

次に上記メモリセルを集積したメモリ回路全体の構成を
第２図に示す。本メモリ回路はメモリマトリックス２０
］と、その周辺に配置されたランチやデコーダ他からな
る。Ｘ方向アドレス信号２３１はＸアドレスラッチ２０
４でクロック信号に同期をとった後、Ｘデコーダ２０３
てデコードされてＸ方向選択信号（行選択４８号）とな
る。Ｙ方向アドレス信号２４１はＹアドレスラッチ２１
４てクロック信号に同期をとった後、Ｙデコーダ２１３
でデコードされてＹ方向選択信号（列選択信号）となる
。

２３３はクロック信号入力端子、２３２は続出信号出力
端子、２４２は書込データ六方端子、２４３は書込・読
出し制御端子である。

メモリマＩ・リシクス２０１の構成を第３図に示す。メ
モリマトリックスは第１図に示すメモリセル３０１を格
子状に相互に連結して構成される。

行方向（Ｘ方向）に相隣るメモリセル間では行書込選択
信号Ｘ、、、、Ｘｗｏ、センスゲ−トゲ−Ｉ・電流工ｇ
ｓＯ＋　τｌＸ５１の端子同士をそれぞれ接続し列方向
（Ｘ方向）に相隣るメモリセル間では列書込選択信号Ｙ
Ｗ、列読出選択信号ｙ　ｎ　、及びフリップフロソプイ
ーＩ−電流Ｉｇｃの端子同士をそれぞれ接続する。

メモリ回路のセンス回路部分の構成を第４図に示す。同
図で３１７はメモリマトリックスの１行の部分にわたり
隣接するセンスゲートを接続したもので負荷抵抗３１１
，３１２とともにフリップフロップを構成し、センスゲ
ートユニノ１へと称するものとする。

センスゲートユニットの出力電流は各行毎に行センスゲ
ート３２１〜３２６に入力される。例えば第１行目のセ
ンスゲートユニッ１への出力電流は行センスゲート３２
１及び３２２に入力される。

更にこれらのイーＩ・には行読出選択信号ＸＸ１が対応
する行毎にＸドライバー回路２０２から入力されている
。同様に第２行目のセンスゲートユニツ１〜の出力電流
は行センスゲート３２３及び３２４に人ｔノされる。同
時にこれらのイー１−には第２行１−１に対応した行読
出選択信号Ｘ□か入力されている。ここで行センスブロ
ック２２３内の各行センスゲート３２１〜３２６は負荷
抵抗３１３゜３１４とともにやはりフリップフロップを
構成している、１そしてこのフリップフロップの出力′
電流は２重券になってセンスアンプ２２１内のｌＧ３３
１．３３２に入力される。ｌＧ３３１及び３３２は負荷
抵抗３１５，３１６とともにやはりフリップフロップを
構成している。センスアンプのフリップフロップは他の
フリップフロップの２倍のイーＩ−電流■ｇａで駆動さ
れる。端子２３４は■ア。をチップ外から供給する端子
である。端ｒ−２３５はメモツマ１−リソクスの各行の
センスゲートユニソ１へ及び行センスブロックのフリッ
プフロップの駆動電流ＩｇＳを供給する端子である。

なお、本図では並列抵抗（第１図の１３０に相当）を簡
単のため略した。以後も特に断らない限り省略して説明
する。

第４図の回路の部分の動作を以下に説明する。

各メモリセルのセンスゲ−Ｉ−は、列読出選択信号ＹＲ
のかかっている部分のみイネーブルされ、各行毎に、セ
ンスゲートユニットの出力電流として、選択された列の
メモリセルの情報を行センスゲートに出力する。行セン
スブロック内の各行センスケ−１−は、行読出選択信号
Ｘｎのかかっている部分のみイネーブルされ、選択され
た行のセンスゲートユニットの情報をセンスアンプ２２
〕しこ出力する。結局、センスアンプ２２１には行読出
選択信号ＸＲと列読出選択信号ＹＦＩとで定められたメ
モリセルの情報が読出されることになる。センスアンプ
２２１ては出力電流振幅を２倍に増幅してチップ外に供
給する。

次に第２図におけるＸデコーダ２０３、Ｘドライ八−２
０２、Ｘデコーダ２１３、Ｙドライバー２１２に関して
説明する。これらの回路は、０Ｒ２ＡＮＤゲートを組合
せて構成される組合せ回路である。ここでＯＲ及びＡＮ
Ｄゲートがフリップフロップでどのように実現するかを
ゲートの機能に逆上って説明する。

第５図はフリップフロップに使用されているＩＯの構造
を示す。このＩＯは非対称２接合干渉型であり、４．Ｏ
Ｌ、４．０２は大きさの異なるジョセフソン接合、４０
３はデバイスインダクタンスであり、４０１，４．０２
とともに超電導ループを構成する。本ゲートには端子４
１７から４１８へ、４〕５から４１６へ、及び４１３か
ら４１４へ至る３本の制御入力線があり、各制御入力線
上のインダクタンス４０５はデバイスインダクタンス４
、０３と磁気的に結合している。制御入力線の何れかに
制御線電流Ｉｃを加え、端子４」１から４、１２　ｋｍ
向ってゲートを駆動するためのゲート電流Ｉｇを加える
。

各Ｉｃの値に対して、ゲートの超電導状態を保ったまま
で流せる最大の１ｇを描いたものをイー１〜の閾値特性
曲線と呼び第６図に示す。この曲線の内側は零電圧状態
、外側が電圧状態である。第５図の３本の制御入力線の
うち１本にバイアス電流を２本に信号電流を加える。信
号電流の振幅をαとする。２本の信号電流が共にオフで
ある場合のバイアス点を第６図でＸ□点として示す。こ
こで″オフ″とは必すしも信号電流の絶対値がＯという
のではなく論理のｒｒ　Ｏｎレベルにあるという意味で
ある。一般にバッフル回路では出力電流のｒｒ　１　ｕ
　、　　ｒｒ　（）　ｕは正負の一定電流値を表わす。

続いて１本のみ信号電流がオンである場合のバイアス点
を第６図でＸ２点として示す。更に２本の信号電流が共
にオンである場合のバイアス点を１３点として示す。

第６図に示すようにＸ工、Ｘ２の画点が閾値曲線の内側
にある場合と、Ｘ１点のみが閾値曲線の内側しこある場
合とは制御入力線のうちの１本に印加されたバイアス電
流で選択できる。前者の状態を実現できるバイアス電流
をＢ１、後者の状態を実現するバイアス電流をＢ２とす
る。

第７図は２個の信号入力Ａ及びＢに対してＯＲまたはＡ
ＮＤゲートとして動作するフリップフロップの構成を示
す。同図でＡ信号入力は端子６２１から６２２に向って
、Ｂ信号入力は端子６２３から６２４に向って与えられ
る。端子６３１から６３２に向ってはフリップフロップ
を駆動するためのゲート電流が与えられる。端子６２５
から６２６に向っては第１−のバイアス電流Ｃが、端子
６２７から６２８に向っては第２のバイアス電流りが、
それぞれ与えられる。

ここでバイアス電流Ｃを前記Ｂ１の状態に、バイアス電
流りを前記Ｂ２の状態に設定した場合、本図のフリップ
フロップはＡＮＤゲートとして働き、逆にバイアス電流
Ｃを１３２の状態に、バイアス電流りをＢ１の状態に設
定した場合、本図のフリップフロップはＯＲゲイー−と
して働く。

このようなＡＮＤゲート、○Ｒゲイー・とじて動゛作す
るフリップフロップで第２図のテコーダ、ドライへ−が
構成される。Ｘｉ−ライバー２０２は端子２４３から加
えられる読出し／書込信号（Ｒ／Ｗｓｊｇｎａ］）に対
応して行読出選択信号ｘｎまたは行書込選択信号ＸＷｏ
、Ｘ、、１を発生する。Ｘｎは行センスブロック２２３
に入力され、Ｘ　Ｗ　Ｏ＋ｘ　ｗ　ｉは直接にメモリマ
トリックス２０１に入力される。実際にＸＷｏ、ＸＷユ
の何れが発生するかは端子２４２から入力されるデータ
入力に依存する。データ入力か１であればＸＷｏはオフ
、Ｘ　Ｗ　１がオンとなり、データ入力がＯてあればＸ
、ＷＯがオン、Ｘｌ、１がオフとなるのである。これら
Ｘ　Ｒ＋Ｘ１．。、Ｘｗｌが実際にどの行に生起するが
はＸデコーダ２０３の出力によって決定される。

Ｙ　ｌ＜ライバー２１２は、同様に読出し／書込信号に
対応して列続出選択信号Ｙ。または列書込選択信号ＹＷ
を発生する。Ｙｗはメモリセル内て情報を記憶するフリ
ップフロップに入力されＹｎはメモリセル内のセンスゲ
ートに入力される。

なお、第１図、第３図、第４図においては簡単のためバ
イアス電流線を省略した。

次に、第８図にはラッチ１ビット分の回路図を示す。本
ランチ回路はＸアトレスラッチ２０４及びＹ７１（レス
ラッチ２１４の構成要素となるものである。同図でｌＧ
５０１，５０２は負荷抵抗５１．１，５１２と共に第１
のフリップフロップを構成し、ｌＧ５０３，５０４は負
荷抵抗５１３゜５１４と共に第２のフリップフロップを
構成する。

＝２７− 両フリップフロシブを駆動するゲート電流は端子５２７
から入力され第１のフリップフロップ、給電抵抗５１５
、第２のフリップフロップを経て端子５２８に至る。端
子５２１からはラッチされる信号が入力され、第１−の
フリップフロップのｌ０５０１．５０２に入力された後
、端子５２２に至る。第１のフリップフロップの出力電
流は第２のフリップフロップのｌＧ５０３，５０４に入
力されている。端子５２３から５２４に向けてはタロツ
ク信号が入力される。このクロック信号は第１のフリッ
プフロップのＩＧと第２のフリップフロップのＩＧとで
は逆向きに結合している。端子５２５から５２６に向け
てはバイアス電流が入力される。このバイアス電流は第
１のフリップフロップのＩＧと第２のフリップフロップ
のＩＧとで同し向きに結合している。第２のフリップフ
ロップの出力端子５３１と５３２の間にランチ回路とし
ての出力信号線５３３が接続され、ここに出力電流が流
れる。

このラッチ回路の動作を以下に説明する。クロツク信号
がオンとなった時に第１のバッフル回路がラッチ回路の
信号六方に対応した状態にスイッチする。そしてクロッ
ク信号がオフである間は、この第１のフリップフロップ
の状態は変化しない。

次にクロック信号がオフである間に第２のフリッププロ
ップは第１のフリップフロップの出方に対応した状態に
スイッチする。そしてクロック信号がオンである間は、
第２のフリップフロップの状態は変化しない。すなわち
、第８図の回路において、第１．第２のフリップフロッ
プがそれぞれマスター及びスレーブフリップフロップど
して動作する。そして全体として安定なマスタースレー
ブフリップフロノブを構成するのである。

以上、第１．４．．７．８図においてはバッフル回路の
出力電流か正と負の一定値をそれぞれＬＬ　ｉ、　ＩＩ
　、　　Ｉｔ　Ｑ　ＩＩのレベルの出力どする方式を採
用していた。すなわち第１０図に示す基本的なフリップ
フロップにおいて出力電流をインダクタンス１１７の部
分から取出してきた。しかし第１−２図のように出力電
流をインダクタンス１．４３．１４４の部分から取出す
ことにより出力電流が正の〜定値とＯの値をそれぞれＢ
　Ｉ　ＩＩ　、　　ＩＩ　Ｑ　ＩＩのレベルの出力どす
ることができることは既に述べた。ごの方式でも第１図
から第８図までに示した回路を、若干の配線の修正と、
バイアス電流の印加法の修正だけで実現できることは言
うまでもない。

ここで、第１２図のような出力電流の取出法では、出力
電流振幅が第１０図の取出法の１７２になる。この場合
にもとの出力電流振幅を確保する方式を第９図に示す。

同図でＩＧ７０］、、ＩＧ７０２は負荷抵抗７１１，７
１．２とともに第４のフリップフロップを構成する。イ
ンダクタンス７２２は第１のフリップフロップの動作を
保つためのものである。またＩＧ７０３．ＩＧ７０４け
共通の負荷抵抗７１１．．７１．２とともに第２のフリ
ップフロップを構成する。インダクタンス７２１は第２
のフリップフロップの動作を保つためのものである。出
力信号線は端子７４１と７４２の間に接続され、ここに
は第１．第２のフリップフロップの出力電流が共通に流
れる。従って、インダクタンス７２１または７２２で得
られるのと同し出力電流振幅を確保できるのである。

なお端子７３５から７３６に向けてはこれらのフリップ
フロップを駆動するためのゲート電流を与える。端子７
３］から７３２に向けては入力信号電流を、７３３から
７３４に向けてはバイアス電流を与える。

［発明の効果］ 以上説明した如く本発明によれば、直流電ｇ電流で駆動
できるバッフル型ノリツブフロップのみで構成されたメ
モリ回路を構成できる。このため、大振幅の交流電ｇ電
流をチップに加える必要がなく、タロストータによる誤
動作の恐れがない。またバッフル型フリップフロップは
負荷に超電導ループを含まないため、磁束トラップによ
る誤動作の恐れがない。また本発明で使用したバッフル
型フリップフロップは並列抵抗によりラッチアップを防
止しているため、入力の競合やフイブリ；よるラッチア
ップの誤動作の恐れがない。従って安定な動作が実現さ
れ動作マージンの広いメモリ回路が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリセルの回路構成を示
す図、第２図は本発明の一実施例のメモリ回路の構成を
示すブロック図、第３図はメモリマトリックスのメモリ
セルからの構成を示す図、第４図はメモリ回路中のセン
ス回路部分の構成を示す図、第５図は基本ゲートで使用
される磁束量子干渉型ゲートの構成を示す図、第６図は
第５図のゲートの閾値特性曲線を示す図、第７図はＯＲ
。 ＡＮＤゲートの基本ゲートの構造を示す図、第８図はラ
ッチ１ビツトの回路構成を示す図、第９図は基本ゲート
の出力電流の一取出例を示す図、第１０図は基本ゲート
の構成を示す図、第１１図は第１０図のイー１−の動作
を示す図、第１２図は別の基本ゲートの構成を示す図、
第１３図は第１２図のイーＩ−の動作を示す図である。

Claims (1)

1. 【特許請求の範囲】 １、ジョセフソン接合またはジョセフソン接合とインダ
   クタンスから構成され、第１の端子と第２の端子の間に
   ゲート電流を印加した状態で第３の端子から第４の端子
   に制御線電流を印加することにより前記第１の端子と第
   ２の端子の間を零電圧状態から電圧状態に遷移せしめる
   第１及び第２の磁束結合型ゲートと、第１及び第２の抵
   抗を含み、第１の磁束結合型ゲートの第１の端子と第１
   の抵抗の第１の端子が第１の節点に接続され、第２の磁
   束結合型ゲートの第２の端子と第２の抵抗の第１の端子
   が第２の節点に接続され、第１の磁束結合型ゲートの第
   ２の端子と第２の磁束結合型ゲートの第１の端子と第１
   のインダクタンスの第１の端子が第３の節点に接続され
   、第１の抵抗の第２の端子と第２の抵抗の第２の端子と
   第１のインダクタンスの第２の端子が第４の節点に接続
   され、第２の節点と第１の節点との間に直流のゲート電
   流源が接続され、第１及び第２の磁束結合型ゲートの制
   御線電流を入力とし、第１のインダクタンスに流れる電
   流を出力とするフリップフロップ回路において、第１の
   端子と第２の端子の間に抵抗を付加してなるフリップフ
   ロップを記憶要素とする直流電源駆動型超電導メモリ回
   路。 ２、請求項１記載のフリップフロップにおいて、第１の
   抵抗の第２の端子と第４の節点との間に、並列にダンピ
   ング抵抗を設けた第２のインダクタンスを挿入し、第２
   の抵抗の第２の端子と第４の節点との間に、並列にダン
   ピング抵抗を設けた第３のインダクタンスを挿入し、上
   記第２のまたは第３のインダクタンスに流れる電流を出
   力電流とするフリップフロップを記憶要素とする直流電
   源駆動型超電導メモリ回路。 ３、請求項の１記載のフリップフロップを記憶要素とし
   て含み、該フリップフロップの第１の磁束結合型ゲート
   の制御線に列書込選択信号及び行“１”書込選択信号を
   受け、該フリップフロップの第２の磁束結合型ゲートの
   制御線に列書込選択信号及び行“０”書込選択信号を受
   け、列読出選択信号と該フリップフロップ出力電流を同
   じ向きに制御線に受ける第１のセンスゲートと、列読出
   選択信号と該フリップフロップ出力電流を逆向きに制御
   線に受ける第２のセンスゲートとからなり、列読出選択
   信号が発生した時に、該フリップフロップの状態により
   第１、第２のセンスゲートの何れかにスイッチ可能な制
   御線入力が発生することを特徴とするメモリセルをマト
   リックス状に連結して構成されたメモリマトリックスを
   含むことを特徴とする直流電源駆動型超電導メモリ回路
   。 ４、ＸＹ座標面内に請求項３記載のメモリセルを正方状
   に配置して得られたメモリマトリックスにおいて、メモ
   リセル内の第１のセンスゲートの第２の端子を、同一行
   内においてＸ座標正方向に隣接するメモリセル内の第１
   のセンスゲートの第１の端子と接続することによって得
   られた第１のセンスゲート鎖と、メモリセル内の第２の
   センスゲートの第２の端子を、同一行内においてｘ座標
   正方向に隣接するメモリセル内の第２のセンスゲートの
   第１の端子と接続することによって得られた第２のセン
   スゲート鎖と第１、第２の２個の抵抗及び負荷インダク
   タンスとを含むセンスゲートユニットにおいて、第１の
   センスゲート鎖の両端をセンスゲートユニットの第１及
   び第２の節点とし、第２のセンスゲート鎖の両端をセン
   スゲートユニットの第３及び第４の節点とし、センスゲ
   ートユニットの第１の抵抗の第１の端子をセンスゲート
   ユニットの第１の節点に接続し、センスゲートユニット
   の第２の抵抗の第１の端子をセンスゲートユニットの第
   ２の節点に接続し、センスゲートユニットの第１及び第
   ２の抵抗の第２の端子及び負荷インダクタンスの第１の
   端子を共通に接続したものをセンスゲートユニットの第
   ５の節点とし、センスゲートユニットの負荷インダクタ
   ンスの第２の端子は第４の節点とともに第３の節点に接
   続されており、該センスゲートユニットの負荷インダク
   タンスを流れる電流を該センスゲートユニットの出力電
   流とし、該センスゲートユニットの行位置に対応した行
   読出選択信号と該センスゲートユニット出力電流を同じ
   向きに制御線に受ける第１の行センスゲートと、該行読
   出選択信号と該センスゲートユニット出力電流を逆向き
   に制御線に受ける第２の行センスゲートとを、第１の行
   センスゲートの第１の端子をｙ座標正方向に隣接するセ
   ンスゲートユニットの出力を受ける第１の行センスゲー
   トの第２の端子と接続して得られた第１の行センスゲー
   ト鎖と、第２の行センスゲートの第１の端子をｙ座標正
   方向に隣接するセンスゲートユニットの出力を受ける第
   ２の行センスゲートの第２の端子と接続して得られた第
   ２の行センスゲート鎖と、第１、第２の２個の抵抗及び
   負荷インダクタンスとを含む行センスブロックにおいて
   、第１の行センスゲート鎖の両端を行センスブロックの
   第１及び第２の節点とし、第２の行センスゲート鎖の両
   端を行センスブロックの第３及び第４の節点とし、行セ
   ンスブロックの第１の抵抗の第１の端子を行センスブロ
   ックの第１の節点に接続し、行センスブロックの第２の
   抵抗の第１の端子を、行センスブロックの第２の節点に
   接続し、行センスブロックの第１及び第２の抵抗の第２
   の端子及び負荷インダクタンスの第１の端子を共通に接
   続したものを行センスブロックの第５の節点とし、行セ
   ンスブロックの負荷インダクタンスの第２の端子は第４
   の節点とともに第３の節点に接続されており、該行セン
   スブロックの負荷インダクタンスを流れる電流を該行セ
   ンスブロックの出力電流とし、前記センスゲートユニッ
   トの第１の節点は、ｙ座標正方向に隣接すねセンスゲー
   トユニットの第２の節点に接続されており、ｙ座標最大
   値の位置にあるセンスゲートユニットの第１の節点は行
   センスブロックの第２の節点に接続されており、ｙ座標
   最小値の位置にあるセンスゲートユニットの第２の節点
   と、行センスブロックの第１の節点との間に直流のゲー
   ト電流源が接続され、行センスブロックの出力電流をメ
   モリ回路の読出出力とする直流電源駆動型超電導メモリ
   回路。 ５、請求項１記載の第１及び第２の２個のフリップフロ
   ップからなり、第１のフリップフロップの第１及び第２
   の磁束結合型ゲートの制御線にはクロック入力が正の向
   きに入力されており、第２のフリップフロップの第１及
   び第２の磁束結合型ゲートの制御線にはクロック入力が
   負の向きに入力されており、被ラッチ信号が第１のフリ
   ップフロップの２つの磁束結合型ゲートの制御線に、第
   １のゲートと第２のゲートとでは逆向きに入力されてお
   り、第１のフリップフロップの出力電流が第２のフリッ
   プフロップの２つの磁束結合型ゲートの制御線に、第１
   のゲートと第２のゲートとでは逆向きに入力されており
   、第２のフリップフロップの出力電流をラッチ出力電流
   とするラッチ回路をアドレスラッチ回路として含むこと
   を特徴とする直流電源駆動型超電導メモリ回路。 ６、請求項１記載のフリップフロップであって、該フリ
   ップフロップの磁束結合型ゲートの制御線に信号入力が
   ２重券に入力されていることを特徴とする電流アンプ回
   路。