JPH0497617A - 交流直流電源併用型ジョセフソン集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はジ３セフソン論理回路に係り、特に単相交流電
源と直流電源の両者で駆動されるジョセフソン集積回路
に係る。

〔従来の技術〕

従来の代表的な単相交流電源と直流電源の両者で駆動さ
れるジョセフソン集積回路の構成がニー°ダビッドソン
；“ジョセフソン　ラッチ、′アイ・イー・イー・イー
　ジャーナル　オブ　ソリッド　ステート　サーキット
、　ニスシー１３巻１９７８年８月号　５８３頁から５
９０頁まで（Ａ、　Ｄａｖｉｄｓｏｎ；“Ａ　Ｊｏｓｅ
ｐｈｓｏｎ　Ｌａｔｃｈ、”　ＩＥＥＥＪｏｕｒｎａｌ
　ｏｆ　５ｏｌｉｄ−５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　
Ｖｏｌ、５ｃ−１３＊Ｎｏ、５．　Ａｕｇｕｓｔ　１９
７８　ｐｐ、５８３−５９０）に詳述されている。上記
ダビッドソンの文献で開示されているラッチ回路の構造
を第１５図に示す、同図のラッチ回路は直流駆動フリッ
プフロップ１５００を挟んで第１の交流駆動回路部分１
５０１及び第２の交流駆動回路部分１５０２とを含む、
第２の交流駆動回路部分１５０２は交流電源サイクルの
立上りの部分で直流駆動フリップフロップ１５００のデ
ータを読出し、その交流電源サイクルの間中同じデータ
を保持する働きを有する。第１の交流駆動回路部分１５
０１は第２の交流駆動回路部分１５０２の出力データの
確定を待ってラッチ回路への入力データを直流駆動フリ
ップフロップ１５００に伝える働きを有する。

第１６図は上記のようなラッチ回路により単相交流電源
で駆動されるジョセフソン集積回路内でどのようにデー
タが処理されるかを示す６交流電源の１サイクルは素子
を駆動できる水準にある活性時間帯１６０１とその間の
過渡時間帯１６０２とからなる。この１サイクルが１ク
ロツクに相当する。活性時間帯１６０１には交流駆動組
合せ回路１６ｏ３において種々のデータ処理が行われる
。

そして過渡時間帯１６ｏ２にはデータがラッチ１６０４
に保持される。このような方式により任意の論理回路、
＄８憶回路が構成できる。

上記ダビッドソンの方式では交流電源をクロックの高周
波で回路システム全体に供給する必要がある。この交流
電源電流は大振幅であり、チップとそれを保持するパッ
ケージまたはボードとの接続部でクロストークを生じや
すい。このため実際の大規模システムの構築にあたって
は極めて高度な実装技術が要求される。

一方、直流駆動回路にはそのような実装上の制約がなく
大規模システムの構成が容易である。但し直流駆動回路
は一般に集積度、動作速度の点で交流駆動回路に劣るの
で２回路システム全体を直流電源で駆動するのは必ずし
も得策でない、具体的にはラッチ間の論理段数が大きい
ＡＬＵ　（算術論理演算ユニット）のような回路部分は
交流駆動に適し、単純な記憶装置は直流駆動に適する。

従って直流駆動回路を交流駆動回路と組合せて使用した
いという要求が発生する。この際問題となるのは直流駆
動回路側が非同期で動作するのに対し、交流駆動回路側
が交流電源に同期した動作を行うため９両者の同期をと
る必要があるということである。第１５図に示したよう
な直流駆動回路部分１５００を挟んで第１の交流駆動回
路部分１５ｏ１及び第２の交流駆動回路部分１５０２を
設け、第２の交流駆動回路部分１５０２で交流電源サイ
クルの立上り部分での直流駆動回路部分１５ｏＯのデー
タを読出し、その交流電源サイクルの間中同じデータを
保持させ、第１の交流駆動回路部分１５０１で第２の交
流駆動回路部分１５ｏ２の出力データの確定を待って直
流駆動回路部分１５００への入力データを更新させる方
式が基本的には有効である。

しかし、直流駆動回路部分１５００が記憶要素を含み、
さらに読出し動作だけでなく書込み動作も存在する場合
には別の問題が発生する。最も単純な構成の記憶回路は
第１７図に示すようにアドレス入力１７０１．データ入
力１７０２．書込読出制御人力１７０３．データ出力１
７０４を有する。第１５図のような方式で読出しだけを
行う場合には交流電源サイクルの立上り部分からメモリ
のアクセス時間だけ以前にアドレス人力１７０１とデー
タ入力１７０２が確定してさえいればよい。

しかし、書込みも行う場合には予定していないアドレス
のデータの破壊を避けるために、さらにアドレス入力１
７０１及びデータ人力１７０２と書込読出制御入力１７
０３との間にタイミングの調整が必要である。ここで書
込読出制御入力１７０３が１”である時に書込みが行わ
れ。

“ＯＮである時に読出しが行われるものとする。

書込読出制御入力１７０３はアドレス入力１７０１また
はデータ入力１７０２が確定するよりも後に“０′から
“１″に遷移し、かつ次サイクルでアドレス入力１７０
１またはデータ入力１７０２が確定するよりも先に“０
”に遷移する必要がある。しかしこのための具体的な方
法は今まで明らかにされてはいなかった。

一方、交流駆動回路の内部において使用しているラッチ
をリセットする必要が発生する場合が多々存在する。上
記ダビッドソンの方式では第１の交流駆動回路部分１５
０１の内部でリセット信号が発生する場合としない場合
に分けて論理を組まなくてはならない。

ここで直流駆動フリップフロップ１５００の構成をいま
少し詳しく紹介する。直流駆動フリップフロップ１５０
０はジョセフソン素子１５０３及び１５０４の２個を並
列接続して構成され、それらの一方が超電導状態から電
圧状態にスイッチした反作用で他方の素子にバイアス電
流が転送され元の素子が再び電圧状態から超電導状態に
スイッチするような動作条件を設定することにより直流
電源動作を実現している。このような構成の直流駆動回
路は電流切替型回路と呼ばれている。そしてこれら２個
のジョセフソン素子１５０３及び１５０４の制御入力線
にそれぞれセット（Ｓ）及びリセット（Ｒ）入力を与え
ることによりフリップフロップ動作が実現できる。

上記ダビッドソンの直流駆動フリップフロップを用いた
ラッチへの入力をり、Ｄとし、出力をＱ、−ζ−とする
。ここでリセット信号（ＲＥＳＥＴ）を受けないラッチ
を構成するのであれば第１５図における第１の交流駆動
回路部分１．５０１は５＝Ｄ−Ｑ、　　Ｒ＝Ｄ−Ｑ の関係を満たすためのＡＮＤゲート２個のみで構成可能
である。

一方、リセット信号（ＲＥＳＥＴ）を受けるラッチを構
成するのであれば第１の交流駆動回路部分１５０１は Ｓ、＝Ｄ　−Ｑ、　　　Ｒｅ＝Ｄ　−ＱＳ＝Ｓ、・ＲＥ
ＳＥＴ、　　　Ｒ＝Ｒ，＋ＲＥＳＥＴの関係を満たすた
めのＡＮＤゲート３個及びＯＲゲート１個を必要とする
。

上記ダビッドソンの方式ではＯＲゲート１個は磁束結合
型ジョセフソン素子１個で、ＡＮＤゲート１個は磁束結
合型ジョセフソン素子２個で構成されていたので第１の
交流駆動回路部分１５０１全体では磁束結合型ジョセフ
ソン素子７個が必要である。一方、第１の交流駆動回路
部分１５０１のり、Ｄ入力からＳ、Ｒ出力までの信号の
経由段数はゲート２段である９回路の高集積化を図り。

高速動作を実現するためには、これらの構成素子数、ス
イッチング段数は少なくて済む方が望ましいのは言うま
でもない。

〔発明が解決しようとする課題〕

本発明の第１の目的は交流駆動回路と直流駆動回路との
信号の授受を非同期で行い、かつ直流駆動回路内の予定
していないアドレスのデータを破壊したり書込み・読出
しの競合が発生することのないインターフェース回路を
提供することにある。

また９本発明の第２の目的は回路の高集積化を図り、高
速動作を実現するために構成素子数、スイッチング段数
が少なくて済むリセット機能付きのラッチを提供するこ
とにある。

〔課題を解決するための手段〕

上記第１の目的を達成するために１本発明では。

交流駆動ジョセフソン回路と、直流駆動ジョセフソン回
路と、これらの間に配置され、直流駆動回路からの入力
信号を交流電源サイクルの立上りの部分で検出及び保持
する信号入力部と、該信号入力部における全入力信号の
検出終了を判定する入力信号検出終了判定部と、該検出
終了信号の発生を待って交流駆動回路からの出力信号及
び書込制御信号を直流駆動回路に出力しかつ上記出力信
号よりも早く上記書込制御信号を切る信号出力部及び書
込制御信号出力部とからなるインターフェース回路とを
備えた交流直流電源併用型ジョセフソン集積回路とする
。

また、上記第２の目的を達成するために、第１と第２の
交流駆動ジョセフソン回路の間に直流駆動フリップフロ
ップを配置し、上記第２の交流駆動ジョセフソン素子は
交流電源サイクルの立上りの部分で上記直流駆動フリッ
プフロップのデータを読出してその交流電源サイクルの
間中保持し。

上記第１の交流駆動ジョセフソン回路は上記第２の交流
駆動ジョセフソン回路の出力データの確定を待ってラッ
チ入力データを上記直流駆動フリップフロップに入力す
る構成のラッチ回路を含んでなる交流直流電源併用型ジ
ョセフソン集積回路において、上記直流駆動フリッププ
ロップを３個のジョセフソン素子で構成し、そのうちの
２Ｍに上記第１の交流能動ジョセフソン回路からの真値
信号及び補値信号を印加し、残りの１個に、別の直流駆
動フリップフロップの出力電流として与えられるリセッ
ト信号を印加する構成とする。

〔作用〕

本発明の第１の基本的な作用を第１８図にて説明する。

同図は交流駆動回路１８０１と直流駆動回路１８０２と
の間のインターフェース回路１８００の概略構成を示し
たものである。

このインターフェース回路１８００は直流駆動回路１８
０２のデータ出力１７ｏ４を交流電源サイクルの立上り
の部分で検出及び保持し交流駆動回路１８ｏ１への交流
型式の入力信号１８２１として供給する信号入力部１８
１１と、該信号入力部における全入力信号の検出終了を
判定する入力信号検出終了判定部１８１２と、該検出終
了信号１８２２の発生を待って交流駆動回路１８０１か
らのアドレス出力信号１８２３及びデータ出力信号１８
２４を直流駆動回路１８０２に直流型式のアドレス入力
信号１７ｏ１及びデータ入力信号１７ｏ２として伝える
信号出力部１８１３と、該検出終了信号１８２２の発生
を待って交流駆動回路１８ｏ１からの書込制御信号１８
２５を直流駆動回路１８０２に直流型式の書込制御信号
１７ｏ３として伝え、かつ前記直流型式のアドレス入力
信号１７０１及びデータ入力信号１７０２よりも早く該
書込制御信号エフ０３を切る書込制御信号出力部１８１
４とで構成される。

第１８図における各信号のタイムチャートを第１９図に
示す、同図で１９０１は交流電源電流１サイクルの波形
である。交流電源電流の過度時間帯終了と前後して信号
入力部１８１１から交流駆動口Ｊ１１８０１への入力信
号１８２１が立上がる。

信号入力部１８１１の全ビットの出力信号確定を待って
検出終了信号１８２２が発生する。検出終了信号１８２
２発生後、まずアドレス入力信号１７ｏ１及びデータ入
力信号１７ｏ２が更新される。続いて交流駆動回路１８
０１からの書込制御信号１８２５が“１”である場合に
は直流型式の書込制御信号１７０３が“Ｏ″から“１”
となる。

その後アドレス入力信号１７０１及びデータ入力信号１
７０２は次サイクルで更新されるまで一定であるが、直
流型式の書込制御信号１７０３は交流電源電流サイクル
の活性時間帯終了と同時に“１”から“０”となる、も
ちろん交流駆動回路１８ｏ１からの書込制御信号１８２
５が“Ｏ”である場合には直流型式の書込制御信号１７
０３は“０”のままである。

このようなタイミング制御によれば交流駆動回路１８０
１から非同期で直流駆動回路１８ｏ２をアクセスでき、
かつ直流駆動回路１８０２内の予定していないアドレス
のデータを破壊したり書込み・読出しの競合が発生する
こともない。

本発明の第２の基本的な作用を第２０図にて説明する。

同図はリセット信号を受けるラッチ回路の構成を示すも
ので、直流駆動フリップフロップ２０００を２００１．
２００２．　及び２００３（７１３個のジョセフソン素
子で構成し、そのうちの２００１及び２００２の２個に
ダビッドソンのラッチの第１の交流駆動回路部分１５０
１のＳ出力及びＲ出力 ５＝Ｄ−Ｑ、　　Ｒ＝Ｄ−Ｑ をそれぞれ印加し、残余の１個に該ラッチへのリセット
信号ＲＥＳＥＴを印加する。ここで該リセット信号は別
の直流駆動フリップフロップ２０１０の出力電流として
直流型式で与えられる。

直流駆動フリップフロップ２０１ｏを構成する２個のジ
ョセフソン素子２０］１及び２０１２は交流駆動回路ま
たはさらに別の直流駆動回路の出力ＲＥＳＯ及びＲＥＳ
Ｏで駆動される。

同図では該ラッチへのリセット信号ＲＥＳＥＴにかかわ
らずＳ出力、Ｒ出力が直流駆動フリップフロップ２００
０に印加される。しかし、Ｓ出力。

Ｒ出力は交流型式の信号なので交流電源サイクルの過渡
時間帯で必ず一度″Ｏ”に落ちる。一方リセット信号Ｒ
ＥＳＥＴは直流型式なのでその間も一定値を有する。従
ってリセット信号ＲＥ　Ｓ　Ｅ　Ｔが交流電源サイクル
の過渡時間帯で“１、″であると直流駆動フリップフロ
ップ２０００は前サイクルのＳ出力、Ｒ出力の値によら
ずリセットされる。

このような構成をとるとラッチにおける第１の交流駆動
回路部分１５０１の構成素子数の増加を最小限に抑える
ことかでき、高集積化に効果がある。直流型式のリセッ
ト信号ＲＥＳＥＴを発生するための直流駆動フリップフ
ロップ２０１０及びそれを含むラッチは各ビット及び各
レジスタに対して共通に設けることができるので素子数
増加の負担は無視できる。さらにラッチへのり、Ｄ入力
の発生からＳ出力、Ｒ出力の発生までの信号経由段数は
該ラッチへのリセット信号がない場合と同じＡＮＤゲー
ト１段なので回路の高速化にも効果がある。

〔実施例〕

本発明の一実施例を第１図により説明する。同図は第１
８図に示した交流駆動回路１８０］−と直流駆動回路１
８０２との間のインターフェース回路１８００の詳細を
示したものである。直流駆動回路１８０２は２５６ワー
ド×４ビツトの記憶要素を含み、直流駆動回路１８０２
のデータ出力１７０４及びデータ人力１７０２は４ビツ
ト、アドレス入力１７０】は８ビツトである７書込制御
信号１７０３は１ビツトである。各ビットは直流駆動ブ
リップフロップ出力としての直流型式の信号であり往復
信号線を有する。従って直流駆動回路１８０２への入出
力信号線は合計１７対、３４本存在する３ 本インターフェース回［１８００の信号入力部１８１］
は直流１動回路１８０２のデータ出力１７０４を交流電
源サイクルの立上りの部分で検出及び保持し交流駆動回
路１８０１への交流型式の入力信号１８２１として供給
する機能を有する。

第Ｏビット１１１．第１ビット１１２．第２ビット１１
３．第３ビツト１１４は第１５図における第２の交流駆
動回路部分１５０２と同じ機能を有するセルフ・ゲート
・アンド（Ｓｅｌｆ　Ｇａｔｅ　Ａｎｄ；ＳＧＡ　）と
呼ばれる回路の一種である。信号入力部各ビットの詳細
な構成は第３図に示す、交流型式の出力信号はデュアル
レール（真補相対信号伝送方式）であるので、信号入力
部各ビットは直流型式の１本の入力信号Ｄｔを受けて交
流型式の真値出力Ｔｉ及び補値出力Ｃｉの２本の出力信
号を発生する。すなわち直流型式の入力信号が“１″で
ある場合には交流型式の真値出力信号が“１″で補値出
力信号が“Ｏ″となり、直流型式の入力信号が“０”で
ある場合には交流型式の真値出力信号が“Ｏ”で補値出
力信号が“１”となる。

入力信号検出終了判定部１８１２は信号入力部全ビット
における信号検出終了を判定する機能を有し、第１．第
２及び第３の３個の０Ｒ−ＡＮＤゲート１２１，１２２
及び１２３からなる。ここで０Ｒ−ＡＮＤゲートとは第
４図に示すように磁束結合型ジョセフソン素子であるＯ
Ｒゲート２個を抵抗でワイアドＡＮＤ接続したものでＯ
Ｒゲートの部分への制御線入力が１本のものと２本のも
のとがある。第１及び第２のＯＲ−ＡＮＤゲート１２１
及び１２２ではＯＲゲートの部分に制御線入力が２本の
ものを用い第３の０Ｒ−ＡＮＤゲート１２３ではＯＲゲ
ートの部分に制御線入力が１本のものを用いる。第１．
第２及び第３のＯＲ・ＡＮＤゲートの出力をそれぞれＦ
ｌ、Ｆ、、Ｆ、とすると Ｆ、＝（Ｔ、＋Ｃ，）・（Ｔ　１　＋　Ｃｌ　）Ｆ　ｓ
　＝　（Ｔｓ　＋　Ｃｚ）・（Ｔ　ａ　＋　ｃ　ａ　）
Ｆ、＝ＦＬ−Ｆ。

である。第Ｏビットの信号入力部が直流型式の入力信号
り、を検出し終わると交流型式の真値出力Ｔ１または補
値出力Ｃ８のいずれかが“０″から“１”になる、すな
わち（’ｒ　ｏ　＋　ｃ　ｏ　）が“１”になったこと
は第０ビツトの信号入力部が直流型式の入力信号Ｄ１を
検出し終わったことを意味する。

従ってＦｌが“１”になったことは第０ビツト及び第１
ビツトの信号入力部が直流型式の入力信号を検出し終わ
ったことを意味する。同様にＦ３が“１”になったこと
は第０ビツトから第３ビツトまでの全ビットの信号入力
部が直流型式の入力信号を検出し終わったことを意味す
る。このＦ、が入力検出終了信号１８２２である。

信号出力部１８１３は入力検出終了信号１８２２の発生
を待って交流駆動回路１８０１からのアドレス出力信号
（ＡＤＲ，〜ＡＤＲ，及びＡＤＲ，〜ＡＤＲ，）１８２
３及びデータ出力信号（ＤＡＴ、〜ＤＡＴ、及びＤＡＴ
、〜Ｄ　Ａ　Ｔ　ａ　）１８２４を直流駆動回路１８０
２に直流型式のアドレス入力信号（ＡＤＤＲＥＳＳ、〜 ＡＤＤＲＥＳＳ、）１７０１及びデータ入力信号（ＤＡ
ＴＡ、〜ＤＡＴＡ、）１７０２として供給する機能を有
する。信号出力部１８１３の１ビツトは複合型ＡＮＤゲ
ート１３２と直流駆動出力バッファ１３３各１個とで構
成される。複合型ＡＮＤゲート１３２は第５図に示すよ
うな構成を有し。

入力検出終了信号（Ｆ、）１８２２及び入力信号Ｘ、Ｘ
から直流駆動出力バッファ１３３へのセット入力ｓ　　
ｙ、リセット人力ＲＹを Ｓ　　Ｙ＝Ｘ−Ｆ。

ＲＹ＝Ｘ−Ｆ。

として生成するＡＮＤゲート２個分の機能を有する。Ｘ
、Ｘは交流駆動回路１８０１の構成上、同時に“１”に
なることはないようになっている。

従ってＳＹ、ＲＹとも同時に“１”になることはない、
直流駆動出力バッフ７１３３は第６図に示すような構成
を有し、セット人力ＳＹが“１”となった後次にリセッ
ト人力ＲＹが“１”となるまで出力Ｙを“１”に保つ機
能を有する直流駆動フリップフロップである。

ここで又は交流駆動回路１８０１からのアドレス呂力信
号（ＡＤＨ，〜ＡＤＲ，）またはデータ出力信号（ＤＡ
Ｔ、〜ＤＡＴ、）、Ｙは直流駆動回路１８０２への直流
型式のアドレス入力信号（ＡＤＤＲＥＳＳ、〜ＡＤＤＲ
ＥＳＳ、）またはデータ入力信号（ＤＡＴＡ、〜ＤＡＴ
Ａ３）である。

書込制御信号出力部１８１４はＡＮＤゲート１４１、ア
ンプゲート１４２及び直流駆動出力バッファ１４３で構
成される。ＡＮＤゲート１４１は、入力検出終了信号（
Ｆ、）１８２２及び交流駆動回路１８０１からの書込制
御信号（ＷＲ）１８２５を２人力とする Ｚ、＝Ｆ３・ＷＲ の演算を行い２両者が“１”となった時にアンプゲート
１４２に信号ｚ０を伝える。アンプゲート１４２はジョ
セフソン素子と抵抗で構成され入力電流を２倍に増幅す
る機能を有するｅ　Ｚ、を２倍に増幅したものが書込実
行信号（Ｚ）であり、これが直流軛動出カバソファ１４
３に伝えられる。

ここで直流駆動出力バッファ１４３は第７図に示すよう
な構成を有し、セット人力Ｓ　　ＷＲ及びリセット人力
ＲＷＲは Ｓ　　ＷＲ＝Ｚ ＲＷＲ＝Ｚ＋ＤＣＯＦＦＳＥＴ となっている。ここでＤＣＯＦＦＳＥＴは直流オフセッ
トバイアスであり直流駆動出力バッファ１４３を構成す
るジョセフソン素子の閾値の周期性を利用して書込実行
信号２が“１”であるときにＳ　　ＷＲが“１”で、書
込実行信号Ｚが“Ｏ”であるときにＲＷＲが“１”であ
るように設定されている。具体的には直流オフセットバ
イアス１４５は閾値周期の１／２であり、ＳＷＲとＲＷ
Ｒの一方が閾値曲線の内側にあるときは他方が外側にあ
るようになっている。これにより書込実行信号Ｚが“１
”であるときに直流駆動回路１８０２への直流型式の書
込制御信号 （ＷＲＩＴＥ）１７０３が“１”で、書込実行信号２が
“０”であるときに直流型式の書込制御信号（ＷＲＩＴ
Ｅ）１７０３が“０”であるようになっている。

このような構成により入力検出終了信号（Ｆ３）１８２
２の発生を待って交流駆動回路１８０１からの書込制御
信号１８２５を直流駆動回路１８０２に直流型式の書込
制御信号１７０３として伝えられる。ここで入力検出終
了信号（Ｆ、）１８２２は信号出力部１８１３を経由し
た後にこの書込制御信号出力部１８１４に到達するので
直流駆動回路１８０２への直流型式のアドレス入力信号
（ＡＤＤＲＥＳＳ、〜ＡＤＤＲＥＳＳ、）１７０１及び
データ入力信号（ＤＡＴＡ、〜ＤＡＴＡ、）１７０２が
更新される方が直流型式の書込制御信号（ＷＲＩＴＥ）
１７０３が“０”から“１”に変化するよりも早く生起
する。また直流型式の書込制御信号（ＷＲＩＴＥ）１７
０３は書込実行信号Ｚと同じく交流電源サイクルの過渡
時間帯には“０”に戻るので次サイクルで直流駆動回路
】８０２への直流型式のアドレス入力信号（ＡＤＤＲＥ
　Ｓ　Ｓ、〜ＡＤＤＲＥ　Ｓ　Ｓ、）１７０１及びデー
タ入力信号（ＤＡＴＡ、〜ＤＡＴＡ、）１７０２が更新
されるよりも直流型式の書込制御信号（ＷＲＩＴＥ）１
７０３がｔｉ　１　ｒｅから“０”に戻る方が先に生起
する。

このような書込制御信号のタイミング制御によりかつ直
流駆動回路１８０２内の予定していないアドレスのデー
タを破壊するのを防ぎ、正しい書込み・読出しの実行を
保証することができる。

以下、第１図で用いた各回路要素の詳細構成を示す。

まず、基本素子となるジョセフソン素子のシンボルと対
応する回路構成を第２図に示す。本素子は３個のジョセ
フソン接合２０１とデバイスインダクタンス２０２．ダ
ンピング抵抗２０３．及び制御入力線２０４及び２０５
からなり３接合磁束量子干渉型素子とも呼ばれる。そし
てゲート電流端子２１１から基準端子２１２に向かって
ゲート電流を流した状態で第１の制御入力線２０４また
は第２の制御入力線２０５の２本の制御入力線のいずれ
かに信号入力を加えることにより第１の出力端子２１３
及び第２の出力端子２１４と基準端子２１２の間を超電
導状態から電圧状態に遷移させることにより２人力のＯ
Ｒゲートとしての機能を有する。

第３図は第１図の１１１乃至１１４で用いた信号入力部
１ビツトのシンボルと対応する回路構成を示すものであ
る。この信号入力部１ビツトは交流電源の立上り部分で
直流型式の１本の入力信号り、を検出・保持し交流型式
の真値出力ＴＩ及び補値出力Ｃ，の２本の出力信号を発
生する。直流駆動回路１８０２内の出力バッファは第１
図の直流駆動出力バッファ１３３と類似の構成をしてお
り。

論理“１ｎ及び“ＯＮに対応した出力電流は工をある一
定値としてそれぞれ＋１と一■である。これらを第１の
入力段ゲート３０１及び第２の入力段ゲート３０２の閾
値曲線の内側及び外側で検出するため直流のオフセット
電流Ｉ。ｉｉを用意し。

第１の入力段ゲート３０１では入力信号Ｄｉと直流オフ
セット電流Ｉ　ｏｔｚとが同一方向に結合し。

第２の入力段ゲート３０２とでは入力信号Ｄｉと直流オ
フセット電流Ｉ　０１ｆｉとが逆方向に結合するように
しである。

第４図は第１図の１２１乃至１２３で用いたＯＲ−ＡＮ
Ｄゲートのシンボルと対応する回路構成を示すものであ
る。同図で４．０１，４．０２がそれぞれ１個の０Ｒ−
ＡＮＤゲートである。同図で４１１．４１２は制御線入
力が１本のジョセフソン素子であるＯＲゲート、４１３
，４１４は制御線入力が２本のジョセフソン素子である
ＯＲゲートである。ジョセフソン素子４１１，４１２は
それぞれ信号人力Ａ及びＢを有する。０Ｒ−ＡＮＤゲー
ト４０】の出力電流Ｉ　ｏｕｔは Ｉ　ｏｕｔ＝　Ａ−Ｂ の関係を満たす、ジョセフソン素子４１３は信号人力Ａ
、及びＡ２を、ジョセフソン素子４１４は信号人力Ｂ工
及びＢ２をそれぞれ有する。ＯＲ・ＡＮＤゲート４０２
の出力電流工。、はＩ　ｏｕｔ：（Ａｘ　＋　Ａｘ）　
・（Ｂｘ　＋　Ｂｚ）の関係を満たす。

第５図は第１図の１３１で用いた複合型ＡＮＤゲートの
シンボルと対応する回路構成を示すものである。同図で
５０１，５０２及び５０３がジョセフソン素子であり、
それぞれの制御入力線にはそれぞれ信号人力Ｆ、、Ｘ及
びＸが印加されるとする。ジョセフソン素子５０２及び
５０３には並列に負荷抵抗５０４及び５０５が接続され
ており。

ここにそれぞれ出力電流Ｓ−Ｙ及びＲＹが流れる。

第６図は第１図の１３３で用いた直流駆動出力バッファ
のシンボルと対応する回路構成を示すものである。同図
で６０１及び６０２がジョセフソン素子であり、それぞ
れ２重に結合した制御入力線を有する。６２１及び６２
２は負荷抵抗。

６２３は安定化抵抗である。６２４は出力電流路であり
、ここに出力電流ＯＵＴが流れる。出力電流路６２４は
チップ内で閉じることも可能であるが、チップキャリア
上伝送路６２５及びチップ／チップギヤ９フ間接続部６
２６を経由して他チップ上の出力電流路６２７に出力電
流を送ることもできる。この場合負荷抵抗６２１または
６２２に比して十分小さい抵抗分がチップキャリア上伝
送路６２５及びチップ／チップギヤ９フ間接続部６２６
に含まれることは差し支えない。

第７図は第１図の１４３で用いた直流駆動出力バッファ
のシンボルど対応する回路構成を示すものである。同図
で第１のジョセフソン素子７０１は１本の、第２のジョ
セフソン素子７０２は２本の制御入力線を有する６ジヨ
セフソン素子７０１の制御入力線及びジョセフソン素子
７０２の制御入力線の１本には書込実行信号２が、ジョ
セフソン素子７０２の制御入力線の残余の１本には直流
オフセットバイアスＤＣＯＦＦＳＥＴがそれぞれ入力さ
れている。

ジョセフソン素子７０１及び７０２の動作点を第８図に
より説明する。同図の縦軸８０１はジョセフソン素子の
ゲート電流（素子自身に流れる電流）を表し、横軸８０
２は制御線入力電流を表す。

閾値曲線８０３は、その内側が超電導状態で外側が電圧
状態であることを表す、書込実行信号２は第１図におけ
るアンプゲート１４２の出力電流で交流型式の信号であ
り、論理“１″の場合交流電源の正相（ケース１）また
は逆相（ケース２）の状態に対応して＋１または一■の
電流値をとり。

論理“０”の場合（ケース３）０の電流値をとる。

この工の値が閾値周期の１／２になるようにアンプゲー
ト１４２が設計されているので、各ケースにおけるジョ
セフソン素子７０１の動作点は第８図の８１１，８１２
及び８１３の位置となる。

一方、ＤＣＯＦＦＳＥＴも閾値周期の１７２の値である
のでジョセフソン素子７０２の動作点は第８図の８１４
，８１３及び８１１の位置となる。

このためケース１及びケース２においては第１のジョセ
フソン素子７０１の動作点が閾値曲線の外側にあり、第
２のジョセフソン素子７０２の動作点が閾値曲線の内側
にある。このため第１のジョセフソン素子７０１が電圧
状態で第２のジョセフソン素子７０２が超電導状態をと
り、出力電流路７０３に第７図の矢印の向きを正向きと
して＋Ａの出力電流が流れる。ここでＡは動作点のゲー
ト電流値よりも僅かに小さい値である。この出力電流が
論理“１”の直流型式の書込制御信号（ＷＲＩＴＥ）で
ある、一方、ケース３においては第１のジョセフソン素
子７０１の動作点が閾値曲線の内側にあり、第２のジョ
セフソン素子７０２の動作点が閾値曲線の外側にある。

このため第１のジョセフソン素子７０１が超電導状態で
第２のジョセフソン素子７０２が電圧状態をとり。

出力電流路７０３に−Ａの出力電流が流れる。この出力
電流が論理１ｆｆＯ“の直流型式の書込制御信号　（Ｗ
ＲｉＴＥ）であ−る。

本発明の別の実施例を第９図により説明する。

同図は第２０図に示したリセット信号を受けるラッチ回
路の詳細を示すもので、直流駆動ブリップフロップ２０
００を挟んで第１の交流駆動回路部分１５０１及び第２
の交流駆動回路部分１５０２とを含む。第２の交流駆動
回路部分１５０２は第３図の信号入力部と同様のセルフ
・ゲート・アンド回路であり、交流電源サイクルの立上
りの部分で直流駆動フリップフロップ２０００のデータ
Ａ、Ａを読出し、その交流電源サイクルの間中同じデー
タを出力Ｑ、Ｑとして保持する機能を有する。第１の交
流駆動回路部分１５ｏ１は第５図と同様の複合型ＡＮＤ
ゲートであり、第２の交流駆動回路部分１５０２の出力
データＱ、Ｑの確定を待ってラッチ回路への入力データ
Ｄ、Ｄを直流駆動フリップフロップ２０００にセット（
Ｓ）及びリセット（Ｒ）入力として伝える機能を有する
。

直流駆動フリッププロップ２０００は第１．、第２及び
第３のジョセフソン素子２００１゜２００２及び２００
３で構成される。第１及び第２のジョセフソン素子２０
ｏ１及び２０ｏ２は第２図に構成を示した３接合磁束量
子干渉型素子であるが、第３のジョセフソン素子２００
３は２接合磁束量子干渉型素子であり、ゲート電流端子
と出力端子が一致している。

第１１のジョセフソン素子２０１の第】の出力端子には
第１の負荷抵抗９０１の第１、の端子及び第１の安定化
抵抗９０５の第１の端子が接続され。

第１のジョセフソン素子２００１の第２の出力端子には
第２の負荷抵抗９０２の第１の端子及び第２の安定化抵
抗９０６の第１の端子が接続され。

第２のジョセフソン素子２００２の第１の出力端子には
第３の負荷抵抗９０３の第１の端子及び第１の安定化抵
抗９０５の第２の端子が接続され。

第２のジョセフソン素子２００２の第２の出力端子には
第４の負荷抵抗９０４の第１の端子及び第２の安定化抵
抗９０６の第２の端子が接続され。

第２のジョセフソン素子２０ｏ２の基準端子と第３のジ
ョセフソン素子２００３のゲート電流端子とが接続され
、第１のジョセフソン素子２ｏ０１の基準端子と第３の
ジョセフソン素子２００３の基準電流端子及び負荷イン
ダクタンス９０７の第１の端子とが接続され、第１の負
荷抵抗９０１の第２の端子と第２の負荷抵抗９０２の第
２の端子とが共通に接続されて、この共通の接続点と負
荷インダクタンス９０７の第２の端子とを接続する配線
に真値側出力電流Ａが流れ、第３の負荷抵抗９０３の第
２の端子と第４の負荷抵抗９０４の第２の端子とが共通
に接続されて、この共通の接続点と負荷インダクタンス
９０７の第２の端子とを接続する配線に補値側出力電流
Ａが流れる。第１のジョセフソン素子２００１のゲート
電流端子と第２のジョセフソン素子２００２のゲート電
流端子には逆極性の直流バイアス電流が加えられる８第
１のジョセフソン素子２００１及び第２のジョセフソン
素子２００２の制御入力線には第１の交流駆動回路部分
１５０１からセット人力Ｓ及びリセット人力Ｒが Ｓ＝Ｄ・（Ｑ十可）、　　Ｒ＝百・（Ｑ十可）としてそ
れぞれ印加される。第３のジョセフソン素子２００３の
制御入力線には該ラッチへのリセット信号ＲＥＳＥＴ及
び直流バイアス電流１ｂが印加される。

ここで該リセット信号は別の直流駆動フリッププロップ
２０１０の出力電流として直流型式で与えられる。直流
駆動フリップフロップ２０１０は第１の交流駆動回路部
分２０２１及び第２の交流駆動回路部分２０２２ととも
にやはりラッチを構成している。そして直流駆動フリッ
プフロップ２０１０を構成する２個のジョセフソン素子
２０１１及び２０１２は第１の交流駆動回路部分２０２
１の交流型式の出力電流ＲＥＳＯまたは以下余白 ＲＥＳＯで駆動される。

２接合磁束量子干渉型ジョセフソン素子２００３の動作
点を第１０図により説明する。同図の縦軸１００１はジ
ョセフソン素子のゲート電流（素子自身に流れる電流）
を表し、横軸１００２は制御線入力電流を表す。閾値曲
線１００３は、その内側が超電導状態で外側が電圧状態
であることを表す。該ラッチへのリセット信号ＲＥＳＥ
Ｔは直流駆動フリップフロップ２０１０の出力電流で直
流型式の信号であり、論理“１″または“０”の場合に
対応して土工または一■の電流値をとる。これらに直流
バイアス電流（ニー）を加えたＩ十工−及び−Ｉ＋Ｉ−
がジョセフソン素子２００３の論理“１ｎまたは“Ｏ”
の場合に対応した動作点となる。これらが閾値曲線の外
側及び内側に明確に分かれるように直流バイアス電流Ｉ
−の値が設定される。

本発明の別の実施例を第１１図により説明する。

同図は第９図のラッチ回路における直流駆動フリップフ
ロップ２０００に対するリセット信号の別の供給法を示
すもので、直流駆動フリップフロップ２０００の第３の
ジョセフソン素子２００３に制御入力線が１本しかなく
、ここに該ラッチへのリセット信号ＲＥＳＥＴが印加さ
れている。その代わり、直流駆動フリップフロップ２０
１０内において、第１のジョセフソン索子２ｏ１１の基
準端子、第２のジョセフソン素子２０１２の基準端子及
び負荷インダクタンス（ＲＥＳＥＴ信号を伝える出力配
線）の第１の端子との接続点が接地され、接地点から該
負荷インダクタンスの第２の端子に向かって直流バイア
ス電流Ｉ−が直接注入されている。このような構成をと
っても負荷インダクタンスの抵抗分が０であれば直流バ
イアス電流ニーは該負荷インダクタンス以外のところに
は分流せず、動作を阻害することはない。

本発明の別の実施例を第１２図により説明する。

同図は第９図のラッチ回路を複数個並列に並べた場合の
該ラッチへのリセット信号ＲＥＳＥＴの供給法を示すも
ので、ラッチ１ビツト１２０１を並列に並べ、各ビット
の直流駆動フリップフロップ２０００内における第３の
ジョセフソン素子２ｏ０３の制御入力線を直列に接続し
、これを直流駆動フリップフロップ２０１ｏの負荷イン
ダクタンスとしたものである。

なお、第１図のようなインターフェース回路により交流
駆動回路から直流駆動書替可能メモリ（ＲＡＭ）をアク
セスした場合、アドレス及びデータの確定から出力読出
しまで１サイクルが必要でり、大規模なメモリに対して
は十分なアクセス時間を保証可能であるというメリット
はあるものの、小規模なメモリに対してはアクセス時間
に余裕ができすぎてしまう。

交流駆動回路の１サイクル内で小規模なメモリ（キャッ
シュ）をアクセスする場合には、別の構成のレジスタフ
ァイルの使用も可能である。第１３図は直流駆動フリッ
プフロップで記憶を行い。

交流駆動回路で書込み／読出しの制御を行うレジスタフ
ァイル１ピツトの構成を示すもので、直流駆動フリップ
フロップ１３００．書込みワード選択部１３０１．読出
しワード選択部１３０２．．出カセンス部１３０３でで
構成される。

直流駆動フリップフロップ１３００は書込みワード選択
部１３０１からセット入力Ｓｉ、を受けるジョセフソン
素子１３１１及びリセット入力Ｒ，Ａを受けるジョセフ
ソン素子１３１２で構成され。

真値出力Ａ　１４及び補値出力瓦を読出しワード選択部
１３ｏ２に供給する。

書込みワード選択部１３ｏ１はワード信号ＷＪを制御入
力に受けるジョセフソン素子１３２１及び１３２２で構
成され、ジョセフソン素子１３２１に並列に配置された
負荷抵抗１３２３に流れる出力電流が直流駆動フリップ
フロップ１３ｏＯへのセット人力ＳｉＪであり、ジョセ
フソン素子１３２２に並列に配置された負荷抵抗１３２
４に流れる出力電流が直流駆動フリップフロップ１３０
０へのリセット人力Ｒ１４である。ジョセフソン素子１
３２１のゲート電流は書込みデータ入力Ｄ１を制御入力
に受けるジョセフソン索子１３３１の出力電流として与
えられ、ジョセフソン素子１３２２のゲート電流は書込
みデータ入力ＤＩを制御入力に受けるジョセフソン素子
１３３２の出力電流として与えられる。これによりワー
ド信号Ｗｊと書込みデータ入力ＤＩの両方が発生した時
にセット入力ＳＩＪが発生し、ワード信号Ｗ−と書込み
データ入力５の両方が発生した時にリセット入力ＲＩＪ
が発生することになる。

読出しワード選択部１３ｏ２はワード信号Ｗ　Ｊ　。

直流駆動フリップフロップ１３０ｏの真値出力電流、及
び補値出力Ａ　ｉ　ａを制御入力に受けるジョセフソン
素子１３４１．１３４２及び１３４３で構成され、ジョ
セフソン素子１３４２に並列に配置された負荷抵抗１３
４４に流れる出力電流が出力センＸ１１３０３への真値
出力電流ＨＯｔ−であり。

ジョセフソン素子１３４３に並列に配置された負荷抵抗
１３４５に流れる出力電流が出力センス部１３０３への
補値出力電流ＨＯｓ−である、ジョセフソン索子１３４
２及び１３４３のゲート電流はジョセフソン索子１３４
１の出力電流として与えられる。これによりワード信号
ＷＪと直流駆動フリップフロップ１３００の真値出力Ａ
□の両方が発生した時に真値出力電流Ｈ０１Ｊが発生し
、ワード信号Ｗ、と直流駆動フリップフロップ１３００
の補値出力■の両方が発生した時に補値出力電流Ｈｏ魚
、が発生することになる。

出力センス部１３０３は読出しワード選択部１３０２の
真値出力電流ＨＯＬ　Ｊ及び補値出力電流ＨＯｔ　ａを
受けるジョセフソン素子１３５１及び１３５２で構成さ
れる。それぞれのジョセフソン素子のゲート電流は交流
電源母線より給電される。

ｍワードｎビットのレジスタファイルの構成を第１４図
に示す。これは第１３図に示したレジスタファイルの１
ビツト要素１４０１をｍ行ｎ列のマトリックスに接続配
置したものである。

各行内のｎ個の１ビツト要＄１４０１は隣接するビット
間でワード信号端子の１組を互いに接続される。

各列内のｍ個の１ビツト要素１４０１は隣接するビット
間で書込みワード選択部１３ｏ１のジョセフソン素子１
３２１及び１３２２のゲート電流端子、直流駆動フリッ
プフロップ１３００の直流電源端子、読出しワード選択
部１３０２のジョセフソン素子１３４１のゲート電流端
子、出力センス部１３０３のジョセフソン素子１３５１
及び１３５２のゲート電流端子の６組を互いに接続され
る。

そして書込みワード選択部１３０１のジョセフソン素子
１３２１及び１３２２のゲート電流はまとめて、書込み
データ人力Ｄｉを制御入力に受けるジョセフソン素子１
３３】の出力電流及び書込みデータ入力５７を制御入力
に受けるジョセフソン素子１３３２の出力電流としてそ
れぞれ直列に与えられる。読出しワード選択部１３０２
のジョセフソン素子１３４１のゲート電流、出力センス
部１３０３のジョセフソン素子１３５１及び１３５２の
ゲート電流はまとめて交流電源母線より直列に給電され
る。そして出力センス部１３０３のｍ個の直列接続体の
交流電源母線の一端からの出力電流を電流増幅段に経由
させた信号Ｑ、、　Ｑτが該レジスタファイルの該ビッ
トの出力信号となるのである。

〔発明の効果〕

以上説明した如く本発明の請求項１に記載した構成のイ
ンターフェース回路によれば、交流駆動ジョセフソン素
子から非同期で直流駆動回路をアクセスでき、かつ直流
駆動回路内の予定していないアドレスのデータを破壊し
たり書込み・読出しの競合が発生することもない、また
、請求項２に記載した構成のリセット機能付きラッチに
よれば。

ラッチにおける構成素子数の増加を最小限に抑えてリセ
ット機能を付加することができ、高集積化に効果がある
。また信号経由段数もリセット機能がない場合と同じに
留まるので回路の高速化にも効果がある。

【図面の簡単な説明】

第１図は本発明におけるインターフェース回路の一実施
例構成図、第２図（ａ）、（ｂ）は基本素子となる磁束
結合型ジョセフソン素子のシンボルと対応する回路構成
を示す図、第３図（ａ）、（ｂ）は第１図における信号
入力部１ビツトのシンボルと回路構成図、第４図は第１
図におけるＯＲ・ＡＮＤゲートのシンボルと回路構成図
、第５図（ａ）、（ｂ）は第１図における複合型ＡＮＤ
ゲートのシンボルと回路構成図、第６図（ａ）、（ｂ）
は第１１！ｌにおける信号出力部の直流駆動比カバソフ
ァのシンボルと回路構成図、第７図（ａ）、（ｂ）は第
１図における書込制御信号出力部の直流駆動出力バッフ
ァのシンボルと回路構成図、第８図は第７図の直流駆動
比カバソファで用いるジョセフソン素子のしきい値曲線
と動作点を示す図、第９図は本発明によるリセット信号
を受けるラッチ回路の一実施例構成図、第１０図は第９
図のラッチ回路で用いる２接合磁束量子干渉型ジョセフ
ソン素子のしきい値曲線と動作点を示す図、第１１図は
第９図のラッチ回路における直流駆動フリップフロップ
に対するリセット信号の別の供給方式を示す図、第１２
図は第９図のラッチ回路を複数個並列に並べた場合の直
流駆動フリップフロップに対するリセット信号の供給方
式を示す図、第１３図は本発明によるレジスタファイル
１ビツト要素の構成を示す図、第１４図は第１３図の１
ビット要素をｍ行ｎ列のマトリックスに接続配置したレ
ジスタファイルの構成を示す図、第１５図は従来技術の
ラッチ回路の構成図、第１６図は第１５図ラッチ回路に
より単相交流電源で駆動されるジョセフソン集積回路内
の交流１サイクルにおけるラッチ回路前後のデータの流
れを示す図、第１７図は第１５図における最も単純な記
憶回路の構成を示す図、第１８図は本発明によるインタ
ーフェース回路の概略構成を示す図、第１９図は第１８
図のインターフェース回路における交流１サイクルの各
信号の動作波形を示す図、第２０図は本発明によるリセ
ット信号を受けるラッチ回路の構成を示す図である。 〈符号の説明〉 １１１〜１１４・・・信号入力部第Ｏ〜第３ビット１２
１〜１２３，４０１，４０２−ＯＲ−ＡＮＤゲート １３２・・・複合型ＡＮＤゲート １３３．１４３・・・直流駆動出力バッファ８０１．１
００１・・・縦軸（ゲート電流）８０２．１００２・・
・横軸（制御線入力電流）８０３．１００３・・・閾値
曲線 ８１１・・・交流電源が正相時で論理“１”の場合のジ
ョセフソン素子７０１の動作点、及び論理“０”の場合
のジョセフソン素子７０２の動作点８１２・・・交流電
源が逆相時で論理“１”の場合のジョセフソン素子７０
１の動作点 ８１３・・・論理“０”の場合のジョセフソン素子７０
１の動作点、及び交流電源が逆相時で論理“１”の場合
のジョセフソン素子７０２の動作点８１４・・・交流電
源が正相時で論理“１”の場合のジョセフソン素子７０
２の動作点 １７ｏ１・・・アドレス入力 １７０２・・・データ入力 １７０３・・・書込制御信号 １７０４・・・データ出力 １８ｏＯ・・・インターフェース回路 １８０１・・・交流駆動回路 １８０２・・・直流駆動回路 １８１１・・・信号入力部 １２・・・入力信号検出終了判定部 １３・・・信号出力部 １４・・・書込制御信号出力部 ２１・・・交流駆動回路への交流型式の入力信号２２・
・・入力検出終了信号 ２３・・・交流駆動回路からのアドレス出力信号２４・
・・交流駆動回路からのデータ出力信号２５・・・交流
駆動回路からの書込制御信号第２図 （ｂ）回路植成 Δｒ 代理人弁理士　　中　村　純之助 ２０２−−−−テ′／＜イスイ′／ｒクタシス２０３−
−−−７’＞ヒ）７゛オａａ ２０４．２０５−ｍ−制御入力線 ２１１−−−−−ゲート電う丸４３− ２１３−−−第１の上刃；勢子 ２＋４−−−’４２ｍ出力婢子 ３０ｌ−−一第［の入力段ケパ一ト ３０２−−−第２のλ力殺ケー上 ＋ＤＣ （ａ） ＤＣ （ｂ） 第６図 ＋ＯＣ 第７図 第１０図 ８０２−・制−Ｐ剖Ｅ入力！、赴 第１Ｉ図 １２０＋−−−−−ラ、シナｌヒート ２００３−−−−直うｉ？Ｌ鳥区動７リツアフロツア２
０００内の第３ｆ１ジョ’Ｆ！−７’／　”／素子２０
１０−−−−直うＬ左動７　’）＃／ア７０ツア第１２
図 １４０＋−−−ルジス？フｒ１ル１ビ、ト讐東第１４図 剪１３図 ＋５００−−−一直シ真−島Ｅ重カフす１．フ・フ。１
．フ・＋５０１−−−−’１４　ｉめ交ｉ丸に重力上ｌ
Ｂ１５０２−−−−軍２ｆ＞交う糺に置引１ＦＩＩ−１
５０３，１５０４−〜−一ジコセ７ソン！ＩＦ、チ第１
５図 ＋６０２−−−一過濃ｓ間帯 第１６図 第１７図 １９０１−−−交：、ｒＬｔ遠電＊：＊ｅ１８２１−−
女シ良に初回路への交副丸型式の入力１を号＋８２２−
−・入力＆、ｔｌ了信号 ＋ｒｏ３−−−１！’、電型式ｊの＠込釈ｊ檎計拮号１
７０１／１７０２−−−ＩＬ’、電型式ｊのアドレス／
テ１り入カイ宮号第１９図

Claims (1)

1. 【特許請求の範囲】 １、交流駆動ジョセフソン回路と、直流駆動ジョセフソ
   ン回路と、これらの間に配置され、直流駆動回路からの
   入力信号を交流電源サイクルの立上りの部分で検出及び
   保持する信号入力部と、該信号入力部における全入力信
   号の検出終了を判定する入力信号検出終了判定部と、該
   検出終了信号の発生を待って交流駆動回路からの出力信
   号及び書込制御信号を直流駆動回路に出力しかつ上記出
   力信号よりも早く上記書込制御信号を切る信号出力部及
   び書込制御信号出力部とからなるインターフェース回路
   とを備えたことを特徴とする交流直流電源併用型ジョセ
   フソン集積回路。 ２、第１と第２の交流駆動ジョセフソン回路の間に直流
   駆動フリップフロップを配置し、上記第２の交流駆動ジ
   ョセフソン回路は交流電源サイクルの立上りの部分で上
   記直流駆動フリップフロップのデータを読出してその交
   流電源サイクルの間中保持し、上記第１の交流駆動ジョ
   セフソン回路は上記第２の交流駆動ジョセフソン回路の
   出力データの確定を待ってラッチ入力データを上記直流
   駆動フリップフロップに入力する構成のラッチ回路を含
   んでなる交流直流電源併用型ジョセフソン集積回路にお
   いて、上記直流駆動フリップフロップを３個のジョセフ
   ソン素子で構成し、そのうちの２個に上記第１の交流駆
   動ジョセフソン回路からの真値信号及び補値信号を印加
   し、残りの１個に、別の直流駆動フリップフロップの出
   力電流として与えられるリセット信号を印加することを
   特徴とする交流直流電源併用型ジョセフソン集積回路。