JPH07201179A - 半導体メモリ・システム - Google Patents
半導体メモリ・システムInfo
- Publication number
- JPH07201179A JPH07201179A JP6253640A JP25364094A JPH07201179A JP H07201179 A JPH07201179 A JP H07201179A JP 6253640 A JP6253640 A JP 6253640A JP 25364094 A JP25364094 A JP 25364094A JP H07201179 A JPH07201179 A JP H07201179A
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- JP
- Japan
- Prior art keywords
- signal
- data
- valid data
- bus
- control circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
- Memory System (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 有効データの発生の瞬間を示す正情報に応じ
て、システム・データ・バス上の有効データの発生とほ
ぼ同時に読取りコマンドを生成する。 【構成】 読取りコマンドは、システム・データ・バス
を直接監視せずに発生された瞬間とほぼ同時に発生す
る。読取りクロック信号を検出すると、ラッチ・イネー
ブル信号が生成され、複数のダミー・セルと、ダミー・
ビットラインと、１つの共通ダミー・バスとを有するダ
ミー回路を使用して、システム・データ・バスとは無関
係に有効データ信号が生成される。有効データ信号は、
システム・データ・バス上で有効データが発生する瞬間
とほぼ同時に生成するか、または、システム・アーキテ
クチャによって事前定義した既定の時間分だけ、有効デ
ータ発生の瞬間よりわずかに早く生成することができ
る。ラッチ・イネーブル信号と有効データ信号の両方が
発生すると、読取りコマンドが生成される。
て、システム・データ・バス上の有効データの発生とほ
ぼ同時に読取りコマンドを生成する。 【構成】 読取りコマンドは、システム・データ・バス
を直接監視せずに発生された瞬間とほぼ同時に発生す
る。読取りクロック信号を検出すると、ラッチ・イネー
ブル信号が生成され、複数のダミー・セルと、ダミー・
ビットラインと、１つの共通ダミー・バスとを有するダ
ミー回路を使用して、システム・データ・バスとは無関
係に有効データ信号が生成される。有効データ信号は、
システム・データ・バス上で有効データが発生する瞬間
とほぼ同時に生成するか、または、システム・アーキテ
クチャによって事前定義した既定の時間分だけ、有効デ
ータ発生の瞬間よりわずかに早く生成することができ
る。ラッチ・イネーブル信号と有効データ信号の両方が
発生すると、読取りコマンドが生成される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には半導体メモ
リ・システムに関し、より具体的には、メモリ・システ
ム・データ・バス上の有効データの発生とほぼ同時にデ
ータ出力ラッチを行えるように読取りコマンドのタイミ
ングをとる、読取りアクセス用の制御回路および制御方
法に関する。
リ・システムに関し、より具体的には、メモリ・システ
ム・データ・バス上の有効データの発生とほぼ同時にデ
ータ出力ラッチを行えるように読取りコマンドのタイミ
ングをとる、読取りアクセス用の制御回路および制御方
法に関する。
【０００２】
【従来の技術】今日の半導体メモリ・システムでは、複
数のメモリ記憶装置サブアレイを緊密にひとまとめにパ
ックしたものを使用している。各サブアレイは、複数の
行またはワードにセグメント化され、各ワードには複数
のデータ記憶セルが含まれている。各データ記憶セルは
１ビット分のデータを収容する。一般に、このような複
数のメモリ記憶装置サブアレイは、共通システム・デー
タ・バスを含む、多くの共通相互接続によってひとまと
めに連結されている。読取りアクセス中は、システム制
御回路が、メモリ・システムから出力するために、特定
のデータ記憶セルの選択と、そのセルのデータの共通シ
ステム・データ・バスへの転送を監督する。制御回路か
ら読取りコマンド（ＲＣ）を受け取ると、出力するデー
タがシステム・データ・バスから関連した複数のデータ
出力ラッチにラッチされる。
数のメモリ記憶装置サブアレイを緊密にひとまとめにパ
ックしたものを使用している。各サブアレイは、複数の
行またはワードにセグメント化され、各ワードには複数
のデータ記憶セルが含まれている。各データ記憶セルは
１ビット分のデータを収容する。一般に、このような複
数のメモリ記憶装置サブアレイは、共通システム・デー
タ・バスを含む、多くの共通相互接続によってひとまと
めに連結されている。読取りアクセス中は、システム制
御回路が、メモリ・システムから出力するために、特定
のデータ記憶セルの選択と、そのセルのデータの共通シ
ステム・データ・バスへの転送を監督する。制御回路か
ら読取りコマンド（ＲＣ）を受け取ると、出力するデー
タがシステム・データ・バスから関連した複数のデータ
出力ラッチにラッチされる。
【０００３】この読取りコマンド（ＲＣ）は、外部で生
成された読取りクロック信号に応じて、制御回路によっ
て生成される。システム・データ・バス上のデータが有
効になるかなり前に、遅延を生じさせずに、読取りコマ
ンド（ＲＣ）が生成される。システム・データ・バスは
どのサブアレイにも共通なので、関連キャパシタンスが
かなり大きく、ロー状態信号の場合は、データ信号が有
効になるにはその前にこのキャパシタンスを消費してお
く必要がある。このような場合、データ出力ラッチの相
互結合接続部は、（有効なロー状態信号ではなく）シス
テム・データ・バス上に貯えられた電荷に不必要に曝さ
れ、おそらく、間違ったデータ値に切り替えられてしま
う。有効データ（この例では、ロー状態であると想定す
る）がシステム・データ・バス上に現れると、間違って
切り替えられたラッチはもう一度状態を変更しなければ
ならないはずである。このような二重切替えは、望まし
くないほどメモリ・システム内のノイズや電力消費量を
増加させる。従来、この問題については、有効データが
システム・データ・バス上に発生したことを確認するの
に十分だと回路設計者が判断した一定の遅延を設け、そ
れを用いて読取りコマンド（ＲＣ）をバッファに入れる
ことで対処してきた。しかし、この一定の遅延による解
決策によって読取りアクセス・サイクルが不必要に長く
なることは、明らかである。
成された読取りクロック信号に応じて、制御回路によっ
て生成される。システム・データ・バス上のデータが有
効になるかなり前に、遅延を生じさせずに、読取りコマ
ンド（ＲＣ）が生成される。システム・データ・バスは
どのサブアレイにも共通なので、関連キャパシタンスが
かなり大きく、ロー状態信号の場合は、データ信号が有
効になるにはその前にこのキャパシタンスを消費してお
く必要がある。このような場合、データ出力ラッチの相
互結合接続部は、（有効なロー状態信号ではなく）シス
テム・データ・バス上に貯えられた電荷に不必要に曝さ
れ、おそらく、間違ったデータ値に切り替えられてしま
う。有効データ（この例では、ロー状態であると想定す
る）がシステム・データ・バス上に現れると、間違って
切り替えられたラッチはもう一度状態を変更しなければ
ならないはずである。このような二重切替えは、望まし
くないほどメモリ・システム内のノイズや電力消費量を
増加させる。従来、この問題については、有効データが
システム・データ・バス上に発生したことを確認するの
に十分だと回路設計者が判断した一定の遅延を設け、そ
れを用いて読取りコマンド（ＲＣ）をバッファに入れる
ことで対処してきた。しかし、この一定の遅延による解
決策によって読取りアクセス・サイクルが不必要に長く
なることは、明らかである。
【０００４】
【発明が解決しようとする課題】このため、半導体メモ
リ技術では、有効データの発生の瞬間を示す正情報に応
じて、システム・データ・バス上の有効データの発生と
ほぼ同時に読取りコマンド（ＲＣ）を生成する制御回路
および制御方法を求める要求が発生している。
リ技術では、有効データの発生の瞬間を示す正情報に応
じて、システム・データ・バス上の有効データの発生と
ほぼ同時に読取りコマンド（ＲＣ）を生成する制御回路
および制御方法を求める要求が発生している。
【０００５】
【課題を解決するための手段】簡単に要約すると、本発
明は、１つの態様において、共通システム・データ・バ
スが少なくとも１つのデータ出力ラッチに結合されたメ
モリ・システム用の制御回路からなる。この制御回路
は、読取りクロック信号に応じて、少なくとも１つのデ
ータ出力ラッチがシステム・データ・バスからのデータ
をラッチできるようにするための読取りコマンドを生成
する。この制御回路は、読取りクロック信号を検出し、
それに応じてラッチ・イネーブル信号を生成するための
検出手段を含む。また、システム・データ・バスとは無
関係の信号送出手段は、システム・データ・バス上に発
生した有効データを表す有効データ信号を出力する。こ
の有効データ信号は、システム・データ・バスを直接監
視せずに、信号送出手段によって生成される。検出手段
と信号送出手段には、ラッチ・イネーブル信号と有効デ
ータ信号の両方が発生したときに少なくとも１つのデー
タ出力ラッチに読取りコマンドを出力するための制御手
段が結合されている。
明は、１つの態様において、共通システム・データ・バ
スが少なくとも１つのデータ出力ラッチに結合されたメ
モリ・システム用の制御回路からなる。この制御回路
は、読取りクロック信号に応じて、少なくとも１つのデ
ータ出力ラッチがシステム・データ・バスからのデータ
をラッチできるようにするための読取りコマンドを生成
する。この制御回路は、読取りクロック信号を検出し、
それに応じてラッチ・イネーブル信号を生成するための
検出手段を含む。また、システム・データ・バスとは無
関係の信号送出手段は、システム・データ・バス上に発
生した有効データを表す有効データ信号を出力する。こ
の有効データ信号は、システム・データ・バスを直接監
視せずに、信号送出手段によって生成される。検出手段
と信号送出手段には、ラッチ・イネーブル信号と有効デ
ータ信号の両方が発生したときに少なくとも１つのデー
タ出力ラッチに読取りコマンドを出力するための制御手
段が結合されている。
【０００６】他の態様において、本発明は、複数のメモ
リ・サブアレイと共通システム・データ・バスとが少な
くとも１つのデータ出力ラッチに結合されたメモリ・シ
ステム用の制御回路からなる。この制御回路は、読取り
クロック信号に応じて、少なくとも１つのデータ出力ラ
ッチがシステム・データ・バスからの有効データをラッ
チできるようにするための読取りコマンドを生成する。
この制御回路は、読取りクロック信号を検出し、それに
応じてラッチ・イネーブル信号を生成するための検出手
段を含む。それぞれのメモリ・サブアレイには、システ
ム・データ・バスとは無関係に、読取りクロック信号に
応じて、システム・データ・バス上に発生した有効デー
タを表す有効データ信号を生成するためのダミー回路が
関連付けられている。また、検出手段とダミー回路に
は、ラッチ・イネーブル信号と有効データ信号の両方が
発生したときに少なくとも１つのデータ出力ラッチに読
取りコマンドを出力するための制御手段が結合されてい
る。
リ・サブアレイと共通システム・データ・バスとが少な
くとも１つのデータ出力ラッチに結合されたメモリ・シ
ステム用の制御回路からなる。この制御回路は、読取り
クロック信号に応じて、少なくとも１つのデータ出力ラ
ッチがシステム・データ・バスからの有効データをラッ
チできるようにするための読取りコマンドを生成する。
この制御回路は、読取りクロック信号を検出し、それに
応じてラッチ・イネーブル信号を生成するための検出手
段を含む。それぞれのメモリ・サブアレイには、システ
ム・データ・バスとは無関係に、読取りクロック信号に
応じて、システム・データ・バス上に発生した有効デー
タを表す有効データ信号を生成するためのダミー回路が
関連付けられている。また、検出手段とダミー回路に
は、ラッチ・イネーブル信号と有効データ信号の両方が
発生したときに少なくとも１つのデータ出力ラッチに読
取りコマンドを出力するための制御手段が結合されてい
る。
【０００７】さらに他の態様において、本発明は、共通
システム・データ・バスが少なくとも１つのデータ出力
ラッチに結合されたメモリ・システム内で読取りコマン
ドを生成するための方法からなる。この読取りコマンド
は、読取りクロック信号に応じて、少なくとも１つのデ
ータ出力ラッチがシステム・データ・バスからの有効デ
ータをラッチできるようにする。この方法は、読取りク
ロック信号を検出し、それに応じてラッチ・イネーブル
信号を生成するステップと、システム・データ・バスを
監視せずに、システム・データ・バス上に発生した有効
データを表す有効データ信号を生成するステップと、ラ
ッチ・イネーブル信号と有効データ信号の両方が発生し
たときに少なくとも１つのデータ出力ラッチに読取りコ
マンドを出力するステップとを含む。
システム・データ・バスが少なくとも１つのデータ出力
ラッチに結合されたメモリ・システム内で読取りコマン
ドを生成するための方法からなる。この読取りコマンド
は、読取りクロック信号に応じて、少なくとも１つのデ
ータ出力ラッチがシステム・データ・バスからの有効デ
ータをラッチできるようにする。この方法は、読取りク
ロック信号を検出し、それに応じてラッチ・イネーブル
信号を生成するステップと、システム・データ・バスを
監視せずに、システム・データ・バス上に発生した有効
データを表す有効データ信号を生成するステップと、ラ
ッチ・イネーブル信号と有効データ信号の両方が発生し
たときに少なくとも１つのデータ出力ラッチに読取りコ
マンドを出力するステップとを含む。
【０００８】要約すると、本発明は、半導体メモリ・シ
ステム内の読取りアクセス・サイクルを監督するための
制御回路および制御方法に関する新規な手法からなる。
この手法は、システム・データ・バス上の有効データの
発生とほぼ同時に正確に読取りコマンドを生成するもの
である。有効データの発生を示す正表示をシステム・デ
ータ・バスにもたらすことにより、読取りアクセス・サ
イクルを短縮でき、それにより、システム・パフォーマ
ンスが向上する。提示された概念は、ＲＡＭ、ＲＯＭ、
ＤＲＡＭ、ＳＲＡＭなどの、どのメモリ・システムにも
適用される。システム・ノイズや電力損失の削減は、デ
ータ出力ラッチでの二重切替えを確実に取り除いたこと
による。この制御回路および制御方法は、システム・デ
ータ・バスとは無関係なため、共通バスを直接監視する
必要はない。
ステム内の読取りアクセス・サイクルを監督するための
制御回路および制御方法に関する新規な手法からなる。
この手法は、システム・データ・バス上の有効データの
発生とほぼ同時に正確に読取りコマンドを生成するもの
である。有効データの発生を示す正表示をシステム・デ
ータ・バスにもたらすことにより、読取りアクセス・サ
イクルを短縮でき、それにより、システム・パフォーマ
ンスが向上する。提示された概念は、ＲＡＭ、ＲＯＭ、
ＤＲＡＭ、ＳＲＡＭなどの、どのメモリ・システムにも
適用される。システム・ノイズや電力損失の削減は、デ
ータ出力ラッチでの二重切替えを確実に取り除いたこと
による。この制御回路および制御方法は、システム・デ
ータ・バスとは無関係なため、共通バスを直接監視する
必要はない。
【０００９】本発明の上記およびその他の目的、利点、
および特徴は、添付図面とともに、本発明の特定の実施
例に関する以下の詳細な説明を考慮すれば、さらに容易
に理解されよう。
および特徴は、添付図面とともに、本発明の特定の実施
例に関する以下の詳細な説明を考慮すれば、さらに容易
に理解されよう。
【００１０】
【実施例】ここで添付図面を参照するが、これらの図で
は、同一または同様の構成要素を示す場合、どの図でも
同じ参照番号を使用する。
は、同一または同様の構成要素を示す場合、どの図でも
同じ参照番号を使用する。
【００１１】図１には、半導体メモリ・システムの１つ
の実施例を示すが、この半導体メモリ・システム全体を
参照番号１０で示す。半導体メモリ・システム１０は、
本発明による制御回路および制御方法を取り入れるもの
であるが、複数のメモリ・サブアレイ１４に結合された
制御回路１２を含み、それぞれのメモリ・サブアレイ１
４は共通システム・データ・バス１６を介してデータを
受け取り、転送する。アドレス指定制御回路１２は、ア
ドレス指定システム１８、サブアレイ列選択部２０、行
選択部２２、および列入出力部２４を含む。これらの回
路は、いずれも当業者には周知のものであり、入手可能
な文献に十分記載されている。
の実施例を示すが、この半導体メモリ・システム全体を
参照番号１０で示す。半導体メモリ・システム１０は、
本発明による制御回路および制御方法を取り入れるもの
であるが、複数のメモリ・サブアレイ１４に結合された
制御回路１２を含み、それぞれのメモリ・サブアレイ１
４は共通システム・データ・バス１６を介してデータを
受け取り、転送する。アドレス指定制御回路１２は、ア
ドレス指定システム１８、サブアレイ列選択部２０、行
選択部２２、および列入出力部２４を含む。これらの回
路は、いずれも当業者には周知のものであり、入手可能
な文献に十分記載されている。
【００１２】制御回路１２への入力としては、「アドレ
ス信号」、「データ・イン」信号（書込みサイクル
時）、それぞれ読取りサイクルと書込みサイクルを開始
するための「読取りクロック」信号と「書込みサイク
ル」信号などがある。制御回路１２からの出力は、複数
のデータ出力ラッチ２６を介して出力される「データ・
アウト」並列信号である。それぞれの有効データ・ビッ
トは、システム・データ・バスからデータ出力ラッチ２
６のうちの対応するデータ出力ラッチに転送される。た
とえば、システム・データ・バス１６が３６ビットで構
成される場合、制御回路１２は３６個のデータ出力ラッ
チ２６を含むことになる。これらのデータ出力ラッチ
は、通常、制御回路１２の列入出力ブロック２４内に配
置される。
ス信号」、「データ・イン」信号（書込みサイクル
時）、それぞれ読取りサイクルと書込みサイクルを開始
するための「読取りクロック」信号と「書込みサイク
ル」信号などがある。制御回路１２からの出力は、複数
のデータ出力ラッチ２６を介して出力される「データ・
アウト」並列信号である。それぞれの有効データ・ビッ
トは、システム・データ・バスからデータ出力ラッチ２
６のうちの対応するデータ出力ラッチに転送される。た
とえば、システム・データ・バス１６が３６ビットで構
成される場合、制御回路１２は３６個のデータ出力ラッ
チ２６を含むことになる。これらのデータ出力ラッチ
は、通常、制御回路１２の列入出力ブロック２４内に配
置される。
【００１３】読取りサイクル時には、それぞれのデータ
出力ラッチ２６'（図２）は、読取りクロック信号（Ｒ
ＣＬＫ）に応じて半導体メモリ・システム１０の制御回
路１２が生成した読取りコマンド（ＲＣ）によってクロ
ック制御される。各データ出力ラッチ２６'（図２）
は、いったんイネーブルになると、共通システム・デー
タ・バス１６の対応ビットの現行データ値に基づいてセ
ットされる。同図で分かるように、制御回路１２からの
「データ・アウト」信号は、複数のデータ出力ラッチ２
６から並行して取り込まれる。
出力ラッチ２６'（図２）は、読取りクロック信号（Ｒ
ＣＬＫ）に応じて半導体メモリ・システム１０の制御回
路１２が生成した読取りコマンド（ＲＣ）によってクロ
ック制御される。各データ出力ラッチ２６'（図２）
は、いったんイネーブルになると、共通システム・デー
タ・バス１６の対応ビットの現行データ値に基づいてセ
ットされる。同図で分かるように、制御回路１２からの
「データ・アウト」信号は、複数のデータ出力ラッチ２
６から並行して取り込まれる。
【００１４】図３のタイミング図は、従来の読取りアク
セスに固有の問題を示している。読取りクロック信号
（ＲＣＬＫ）を受け取ると、制御回路は読取りコマンド
（ＲＣ）を生成する。このコマンドは、読取りクロック
信号（ＲＣＬＫ）と同じであるが、読取りクロック信号
よりいくらか遅延されている。この遅延は、回路のバッ
ファリングとキャパシタンスによるものである。この読
取りコマンド（ＲＣ）は、共通システム・データ・バス
に結合されたデータ出力ラッチをクロック制御するため
のイネーブル信号である。従来、各読取りアクセスの前
に予備充電サイクルが行われ、その間に共通システム・
データ・バスがハイ状態（Ｖdd）まで予備充電される。
所与のビットの有効データ信号がロー状態（ＧＮＤ）を
持つ場合、対応するデータ出力ラッチを早い時点で（シ
ステム・データ・バス上に有効データが発生する前に）
イネーブルにすると、そのラッチが間違ってハイ状態に
セットされてしまう。有効データがデータ・バス上に発
生した後、このラッチは、このときだけ発生したロー状
態にもう一度切り替えなければならない。
セスに固有の問題を示している。読取りクロック信号
（ＲＣＬＫ）を受け取ると、制御回路は読取りコマンド
（ＲＣ）を生成する。このコマンドは、読取りクロック
信号（ＲＣＬＫ）と同じであるが、読取りクロック信号
よりいくらか遅延されている。この遅延は、回路のバッ
ファリングとキャパシタンスによるものである。この読
取りコマンド（ＲＣ）は、共通システム・データ・バス
に結合されたデータ出力ラッチをクロック制御するため
のイネーブル信号である。従来、各読取りアクセスの前
に予備充電サイクルが行われ、その間に共通システム・
データ・バスがハイ状態（Ｖdd）まで予備充電される。
所与のビットの有効データ信号がロー状態（ＧＮＤ）を
持つ場合、対応するデータ出力ラッチを早い時点で（シ
ステム・データ・バス上に有効データが発生する前に）
イネーブルにすると、そのラッチが間違ってハイ状態に
セットされてしまう。有効データがデータ・バス上に発
生した後、このラッチは、このときだけ発生したロー状
態にもう一度切り替えなければならない。
【００１５】このような場合、データ出力ラッチでは二
重切替えが行われ、それにより、半導体メモリ・システ
ム内部のノイズや電力消費量が不必要に高くなる。ただ
し、この例では、この有効データ値が、予備充電サイク
ル中にシステム・データ・バスに印加された予備充電値
以外の値になっているときだけ、この問題が発生するこ
とに留意されたい。この問題に対する既存の解決策は、
有効データがシステム・データ・バス上に存在すること
をシステム設計者が保証できる時点までイネーブル読取
りコマンド（ＲＣ）を遅延することであった。しかし、
このような一定遅延による方法は、システム・パフォー
マンスに対してマイナスの影響を及ぼす恐れがある。
重切替えが行われ、それにより、半導体メモリ・システ
ム内部のノイズや電力消費量が不必要に高くなる。ただ
し、この例では、この有効データ値が、予備充電サイク
ル中にシステム・データ・バスに印加された予備充電値
以外の値になっているときだけ、この問題が発生するこ
とに留意されたい。この問題に対する既存の解決策は、
有効データがシステム・データ・バス上に存在すること
をシステム設計者が保証できる時点までイネーブル読取
りコマンド（ＲＣ）を遅延することであった。しかし、
このような一定遅延による方法は、システム・パフォー
マンスに対してマイナスの影響を及ぼす恐れがある。
【００１６】一般に、本発明による制御回路（および制
御方法）は、有効データがシステム・データ・バス上に
発生する瞬間と同時に、あるいは、好ましくは、その瞬
間よりわずかに前の時点で読取りコマンド（ＲＣ）が発
生するように、正情報に応じて読取りコマンド（ＲＣ）
の生成を正確に制御する。図４は、このような制御回路
および制御方法のタイミング図の一例である。
御方法）は、有効データがシステム・データ・バス上に
発生する瞬間と同時に、あるいは、好ましくは、その瞬
間よりわずかに前の時点で読取りコマンド（ＲＣ）が発
生するように、正情報に応じて読取りコマンド（ＲＣ）
の生成を正確に制御する。図４は、このような制御回路
および制御方法のタイミング図の一例である。
【００１７】図示のように、読取りコマンド（ＲＣ）
は、自動的にわずかに遅延して読取りクロック（ＲＣＬ
Ｋ）の後に続くのではなく、むしろ、（本発明によれ
ば）有効データがシステム・データ・バス上に発生する
瞬間に連結されている。図示のタイミングの場合、読取
りコマンド（ＲＣ）は、有効データがシステム・データ
・バス上に発生する瞬間'ｘ'より事前定義時間'ｔ'分だ
けわずかに早く生成される。（オフセット'ｔ'の達成に
ついては後述する。）このため、データ出力ラッチの切
替えが必要であると仮定すると、ラッチの切替えが１回
行われることになる。図示のタイミング図では、対象デ
ータ出力ラッチに対して以前に行われた読取りアクセス
がハイ状態を読み取ったのに対し、システム・データ・
バスの対応ビットで新たに発生したデータ値がロー状態
を持つと仮定している（同図のデータ出力ラッチを参
照）。次のデータ・バス予備充電サイクルの開始前に読
取りコマンド（ＲＣ）を非イネーブル状態に戻すため
に、従来の「復元」信号を使用している。図４の矢印
は、本発明による制御方法の因果関係を強調するもので
ある。特に、ＤＢＵＳ上の信号が読取りコマンド（Ｒ
Ｃ）の開始を制御していることに留意されたい。
は、自動的にわずかに遅延して読取りクロック（ＲＣＬ
Ｋ）の後に続くのではなく、むしろ、（本発明によれ
ば）有効データがシステム・データ・バス上に発生する
瞬間に連結されている。図示のタイミングの場合、読取
りコマンド（ＲＣ）は、有効データがシステム・データ
・バス上に発生する瞬間'ｘ'より事前定義時間'ｔ'分だ
けわずかに早く生成される。（オフセット'ｔ'の達成に
ついては後述する。）このため、データ出力ラッチの切
替えが必要であると仮定すると、ラッチの切替えが１回
行われることになる。図示のタイミング図では、対象デ
ータ出力ラッチに対して以前に行われた読取りアクセス
がハイ状態を読み取ったのに対し、システム・データ・
バスの対応ビットで新たに発生したデータ値がロー状態
を持つと仮定している（同図のデータ出力ラッチを参
照）。次のデータ・バス予備充電サイクルの開始前に読
取りコマンド（ＲＣ）を非イネーブル状態に戻すため
に、従来の「復元」信号を使用している。図４の矢印
は、本発明による制御方法の因果関係を強調するもので
ある。特に、ＤＢＵＳ上の信号が読取りコマンド（Ｒ
Ｃ）の開始を制御していることに留意されたい。
【００１８】基本的に、本制御方法は、読取りクロック
信号（ＲＣＬＫ）の検出と、それに応じたラッチ・イネ
ーブル信号の生成とを含む。つまり、有効データ信号が
システム・データ・バス上で発生する時期に関する正情
報を提供し、ラッチ・イネーブル信号と有効データ信号
の両方が発生したときだけそのデータ出力ラッチ用の読
取りコマンド（ＲＣ）を生成する。この場合、有効デー
タ信号はシステム・データ・バスとは無関係に効率よく
生成されること、すなわち、有効データの発生時期を判
別するためにシステム・データ・バスを直接監視しない
ことに留意されたい。
信号（ＲＣＬＫ）の検出と、それに応じたラッチ・イネ
ーブル信号の生成とを含む。つまり、有効データ信号が
システム・データ・バス上で発生する時期に関する正情
報を提供し、ラッチ・イネーブル信号と有効データ信号
の両方が発生したときだけそのデータ出力ラッチ用の読
取りコマンド（ＲＣ）を生成する。この場合、有効デー
タ信号はシステム・データ・バスとは無関係に効率よく
生成されること、すなわち、有効データの発生時期を判
別するためにシステム・データ・バスを直接監視しない
ことに留意されたい。
【００１９】好ましい実施形態の１においては、システ
ム・データ・バス上での有効データの発生と同時に、あ
るいは、システム・データ・バス上での有効データの発
生より正確に事前定義時間分だけ早く、状態を切り替え
るデータ有効信号を発生するために、ダミー・バス（Ｄ
ＢＵＳ）を含むダミー回路が設けられている。図５は、
この概念を使用したメモリ・サブアレイの実施例の一部
を示している。サブアレイ１４の各ワード２９はダミー
・セル３０を含み、このセルは、たとえば、対応ワード
が読み取られたときに必ずロー状態をダミー・バス３１
に転送する（ダミー・ビットライン３３を介して）よう
な構造になっている。このダミー回路は、ダミー・セル
３０、ダミー・ビットライン３３、および共通ダミー・
バス３１を含む。メモリ・システムのサブアレイのうち
の１つに含まれる１つのワードを読み取ると、ダミー回
路が起動（対応するダミー・セルを介して）され、有効
データ信号を生成することに留意されたい。
ム・データ・バス上での有効データの発生と同時に、あ
るいは、システム・データ・バス上での有効データの発
生より正確に事前定義時間分だけ早く、状態を切り替え
るデータ有効信号を発生するために、ダミー・バス（Ｄ
ＢＵＳ）を含むダミー回路が設けられている。図５は、
この概念を使用したメモリ・サブアレイの実施例の一部
を示している。サブアレイ１４の各ワード２９はダミー
・セル３０を含み、このセルは、たとえば、対応ワード
が読み取られたときに必ずロー状態をダミー・バス３１
に転送する（ダミー・ビットライン３３を介して）よう
な構造になっている。このダミー回路は、ダミー・セル
３０、ダミー・ビットライン３３、および共通ダミー・
バス３１を含む。メモリ・システムのサブアレイのうち
の１つに含まれる１つのワードを読み取ると、ダミー回
路が起動（対応するダミー・セルを介して）され、有効
データ信号を生成することに留意されたい。
【００２０】上記の同時切替えは、ダミー・バスのサイ
ズを適切に設定し、ダミー・バスを接続してシステム・
データ・バスと同じ容量性負荷を受け取ることによって
達成できる。たとえば、システム・データ・バスを駆動
するのと同数の読取りヘッドでダミー・データ・バスを
駆動する。システム・データ・バス上の有効データの発
生と同時にダミー・バスを切り替えるための別の方法と
して、システム・データ・バス上に有効データが発生す
る瞬間より事前定義時間分だけダミー・バスの切替えを
先に行ってもよい。ダミー・バスの早期起動は、ダミー
・バス３１上の負荷を削減するか、ダミー・ビットライ
ン３３上の負荷を削減することで達成できる。これは、
必然的に、システム設計者が実行する試行錯誤である。
その目標は、ダミー・データ・バスの有効データ信号
（すなわち、切替え信号ＤＢＵＳ）をシステム・データ
・バス上の有効データ信号発生の瞬間より所望の短い時
間'ｔ'分だけ先行させて、有効データ発生の瞬間に確実
にラッチがイネーブルになるようにすることである。サ
ブアレイのワードに関連するダミー・セルのサイズを記
憶セルのサイズに関して変更すれば、当技術分野で一般
的な技術の１つでも同じ結果が得られるはずである。
ズを適切に設定し、ダミー・バスを接続してシステム・
データ・バスと同じ容量性負荷を受け取ることによって
達成できる。たとえば、システム・データ・バスを駆動
するのと同数の読取りヘッドでダミー・データ・バスを
駆動する。システム・データ・バス上の有効データの発
生と同時にダミー・バスを切り替えるための別の方法と
して、システム・データ・バス上に有効データが発生す
る瞬間より事前定義時間分だけダミー・バスの切替えを
先に行ってもよい。ダミー・バスの早期起動は、ダミー
・バス３１上の負荷を削減するか、ダミー・ビットライ
ン３３上の負荷を削減することで達成できる。これは、
必然的に、システム設計者が実行する試行錯誤である。
その目標は、ダミー・データ・バスの有効データ信号
（すなわち、切替え信号ＤＢＵＳ）をシステム・データ
・バス上の有効データ信号発生の瞬間より所望の短い時
間'ｔ'分だけ先行させて、有効データ発生の瞬間に確実
にラッチがイネーブルになるようにすることである。サ
ブアレイのワードに関連するダミー・セルのサイズを記
憶セルのサイズに関して変更すれば、当技術分野で一般
的な技術の１つでも同じ結果が得られるはずである。
【００２１】ダミー・バス３１にはシステム・データ・
バス１６と同じ予備充電サイクルが行われるので、ダミ
ー・バス３１はすべての読取りサイクルをハイ状態から
始め、１つのサブアレイ内の読取りワードの対応するダ
ミー・セル３０から出力されたロー信号によってロー状
態に切り替わる。当業者であれば、関連ワードが読み取
られたときに必ず一貫してロー状態信号を出力するよう
にダミー・セル３０を容易に作成することができる。た
とえば、それぞれのダミー・セルの相互連結ノードをア
ースに結合する方法などがある。この実施例でも、ダミ
ー・バス３１のロー状態信号が「データ有効信号」で構
成される。ただし、ダミー回路の構成要素がシステムの
記憶セル、ビットライン、共通データ・バスと同じサイ
ズであり、しかも同じ負荷を受けるので、この信号はシ
ステム・データ・バス上の有効データの発生と同時に起
こり、この発生を「表す」ことに留意されたい。しか
も、システム・データ・バスの直接監視とは無関係に、
この信号に到達する。本発明では、制御回路がこのデー
タ有効信号を使用して、読取りコマンド（ＲＣ）を生成
する。
バス１６と同じ予備充電サイクルが行われるので、ダミ
ー・バス３１はすべての読取りサイクルをハイ状態から
始め、１つのサブアレイ内の読取りワードの対応するダ
ミー・セル３０から出力されたロー信号によってロー状
態に切り替わる。当業者であれば、関連ワードが読み取
られたときに必ず一貫してロー状態信号を出力するよう
にダミー・セル３０を容易に作成することができる。た
とえば、それぞれのダミー・セルの相互連結ノードをア
ースに結合する方法などがある。この実施例でも、ダミ
ー・バス３１のロー状態信号が「データ有効信号」で構
成される。ただし、ダミー回路の構成要素がシステムの
記憶セル、ビットライン、共通データ・バスと同じサイ
ズであり、しかも同じ負荷を受けるので、この信号はシ
ステム・データ・バス上の有効データの発生と同時に起
こり、この発生を「表す」ことに留意されたい。しか
も、システム・データ・バスの直接監視とは無関係に、
この信号に到達する。本発明では、制御回路がこのデー
タ有効信号を使用して、読取りコマンド（ＲＣ）を生成
する。
【００２２】図６は、本発明により読取りコマンド（Ｒ
Ｃ）を生成するための制御回路５０の実施例を示してい
る。制御回路５０は、読取りクロック信号（ＲＣＬＫ）
を受け取るために結合された立上り検出器５２を含む。
立上り検出器５２は、読取りクロック信号（ＲＣＬＫ）
がアクティブになると必ずフリップ・フロップ・ラッチ
５４のセット入力に「セット」パルスを出力する。フリ
ップ・フロップ・ラッチ５４は、セットされると、その
出力ノードＮ１側でハイ信号を出力する。ノードＮ１の
信号は、本明細書では「ラッチ・イネーブル信号」と呼
ぶが、図示のように接続されたＮＦＥＴ Ｔ１とＰＦＥ
Ｔ Ｔ３とをゲートする。（この図では、Ｐ型電界効果
トランジスタ（ＰＦＥＴ）については、内部に斜線を引
いた四角形で示し、それに隣接して制御素子またはゲー
ト電極を配置しているが、Ｎ型電界効果トランジスタ
（ＮＦＥＴ）については、斜線なしの四角形で示し、そ
れに隣接して制御素子またはゲート電極を配置してい
る。）
Ｃ）を生成するための制御回路５０の実施例を示してい
る。制御回路５０は、読取りクロック信号（ＲＣＬＫ）
を受け取るために結合された立上り検出器５２を含む。
立上り検出器５２は、読取りクロック信号（ＲＣＬＫ）
がアクティブになると必ずフリップ・フロップ・ラッチ
５４のセット入力に「セット」パルスを出力する。フリ
ップ・フロップ・ラッチ５４は、セットされると、その
出力ノードＮ１側でハイ信号を出力する。ノードＮ１の
信号は、本明細書では「ラッチ・イネーブル信号」と呼
ぶが、図示のように接続されたＮＦＥＴ Ｔ１とＰＦＥ
Ｔ Ｔ３とをゲートする。（この図では、Ｐ型電界効果
トランジスタ（ＰＦＥＴ）については、内部に斜線を引
いた四角形で示し、それに隣接して制御素子またはゲー
ト電極を配置しているが、Ｎ型電界効果トランジスタ
（ＮＦＥＴ）については、斜線なしの四角形で示し、そ
れに隣接して制御素子またはゲート電極を配置してい
る。）
【００２３】ノードＮ１にハイ信号が出力されると、Ｐ
ＦＥＴ Ｔ３は「オフ」になり、ＮＦＥＴ Ｔ１は「オ
ン」になる。しかし、直列に接続されたＮＦＥＴ Ｔ２
も活動化されるまで、ＮＦＥＴ Ｔ１は非伝導性であ
る。図示の実施例では、ダミー・バス（ＤＢＵＳ）がハ
イに予備充電されている（予備充電サイクルにより）も
のと仮定され、システム・データ・バス上に有効データ
が存在する（または、存在しそうである）ことを示す表
示として適切なダミー・セルによってローに切り替えら
れる。本明細書では、この信号を「有効データ信号」と
呼ぶ。したがって、ダミー・バス上のハイ状態信号は、
反転回路５６によって反転され、予備充電サイクル中で
あってシステム・データ・バス上で有効データが発生す
る前にＮＦＥＴ Ｔ２にロー状態信号を出力する。ロー
状態に切り替わると、反転回路５６は、ＮＦＥＴ Ｔ２
のゲート側にハイ制御信号を出力し、これにより、その
トランジスタが「オン」になり、電流がアースまで流れ
るようになる。その結果、制御回路５０のノードＮ２側
に強制的にロー信号が発生し、次にそのロー信号が反転
回路５８によってハイに反転され、読取りコマンド（Ｒ
Ｃ）を出力できるようになる。ハイの読取りコマンド
（ＲＣ）は、この例の内部では、その時点でシステム・
データ・バス上に有効データが存在することを示す表示
として解釈される。任意選択として、読取りコマンド
（ＲＣ）が中断されたときに回路の出力ノードをローに
駆動する際に役立つように、制御回路５０の出力ノード
からＰＦＥＴＴ４のゲートにフィードバック５９を行っ
てもよい。
ＦＥＴ Ｔ３は「オフ」になり、ＮＦＥＴ Ｔ１は「オ
ン」になる。しかし、直列に接続されたＮＦＥＴ Ｔ２
も活動化されるまで、ＮＦＥＴ Ｔ１は非伝導性であ
る。図示の実施例では、ダミー・バス（ＤＢＵＳ）がハ
イに予備充電されている（予備充電サイクルにより）も
のと仮定され、システム・データ・バス上に有効データ
が存在する（または、存在しそうである）ことを示す表
示として適切なダミー・セルによってローに切り替えら
れる。本明細書では、この信号を「有効データ信号」と
呼ぶ。したがって、ダミー・バス上のハイ状態信号は、
反転回路５６によって反転され、予備充電サイクル中で
あってシステム・データ・バス上で有効データが発生す
る前にＮＦＥＴ Ｔ２にロー状態信号を出力する。ロー
状態に切り替わると、反転回路５６は、ＮＦＥＴ Ｔ２
のゲート側にハイ制御信号を出力し、これにより、その
トランジスタが「オン」になり、電流がアースまで流れ
るようになる。その結果、制御回路５０のノードＮ２側
に強制的にロー信号が発生し、次にそのロー信号が反転
回路５８によってハイに反転され、読取りコマンド（Ｒ
Ｃ）を出力できるようになる。ハイの読取りコマンド
（ＲＣ）は、この例の内部では、その時点でシステム・
データ・バス上に有効データが存在することを示す表示
として解釈される。任意選択として、読取りコマンド
（ＲＣ）が中断されたときに回路の出力ノードをローに
駆動する際に役立つように、制御回路５０の出力ノード
からＰＦＥＴＴ４のゲートにフィードバック５９を行っ
てもよい。
【００２４】上記の説明により、当業者には、本発明が
半導体メモリ・システム内部の読取りアクセス・サイク
ルのための新規制御回路および制御方法を提示するもの
であることが分かるであろう。この制御方法は、システ
ム・データ・バス上の有効データの発生とほぼ同時に正
確に読取りコマンド（ＲＣ）を生成する。システム・デ
ータ・バス上の有効データの発生を示す正表示を提供す
ることにより、読取りアクセス・サイクルが短縮され、
それにより、システム・パフォーマンスが向上する。提
示された概念は、ＲＡＭ、ＲＯＭ、ＤＲＡＭ、ＳＲＡＭ
などの、どのメモリ・システムにも適用される。ノイズ
や電力損失の削減は、データ出力ラッチでの二重切替え
を取り除いたことによる。この制御回路および制御方法
は、システム・データ・バスとは無関係なため、直接監
視やシステム・データ・バスからのフィードバックは必
要ない。
半導体メモリ・システム内部の読取りアクセス・サイク
ルのための新規制御回路および制御方法を提示するもの
であることが分かるであろう。この制御方法は、システ
ム・データ・バス上の有効データの発生とほぼ同時に正
確に読取りコマンド（ＲＣ）を生成する。システム・デ
ータ・バス上の有効データの発生を示す正表示を提供す
ることにより、読取りアクセス・サイクルが短縮され、
それにより、システム・パフォーマンスが向上する。提
示された概念は、ＲＡＭ、ＲＯＭ、ＤＲＡＭ、ＳＲＡＭ
などの、どのメモリ・システムにも適用される。ノイズ
や電力損失の削減は、データ出力ラッチでの二重切替え
を取り除いたことによる。この制御回路および制御方法
は、システム・データ・バスとは無関係なため、直接監
視やシステム・データ・バスからのフィードバックは必
要ない。
【００２５】本発明の特定の実施例について添付図面に
図示し、上記の詳細な説明で説明してきたが、本発明は
本明細書で説明した特定の実施例に限定されるものでは
なく、本発明の精神および範囲を逸脱せずに多数の再配
置、変更態様、および代替態様が可能であることは、理
解されるであろう。特許請求の範囲は、このような変更
態様をすべて包含するためのものである。
図示し、上記の詳細な説明で説明してきたが、本発明は
本明細書で説明した特定の実施例に限定されるものでは
なく、本発明の精神および範囲を逸脱せずに多数の再配
置、変更態様、および代替態様が可能であることは、理
解されるであろう。特許請求の範囲は、このような変更
態様をすべて包含するためのものである。
【００２６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２７】（１）システム・データ・バスが少なくと
も１つのデータ出力ラッチに結合されているメモリ・シ
ステムにおいて、読取りクロック信号に応じて読取りコ
マンドを生成し、少なくとも１つのデータ出力ラッチが
システム・データ・バスからの有効データをラッチでき
るようにするための制御回路であって、読取りクロック
信号を検出し、それに応じてラッチ・イネーブル信号を
生成するための検出手段と、システム・データ・バス上
に発生した有効データを表す有効データ信号を生成する
ための信号送出手段であって、システム・データ・バス
を直接監視せずに前記有効データ信号を生成する信号送
出手段と、検出手段および信号送出手段に結合され、ラ
ッチ・イネーブル信号と有効データ信号の両方が発生し
たときに少なくとも１つのデータ出力ラッチに読取りコ
マンドを出力するための制御手段とを含む、制御回路。 （２）前記検出手段が、クロック信号立上り検出器とフ
リップ・フロップ・ラッチとで構成され、前記クロック
信号立上り検出器は、読取りクロック信号を受け取り、
読取りクロック信号の変化を検出したときにセット信号
を出力するように結合され、前記フリップ・フロップ・
ラッチは、セット入力側で前記セット信号を受け取り、
それに応じてラッチ・イネーブル信号を出力するように
結合されていることを特徴とする、上記（１）に記載の
制御回路。 （３）前記信号送出手段が、システム・データ・バス上
での有効データの発生と同時に有効データ信号を生成す
るための手段を含むことを特徴とする、上記（１）に記
載の制御回路。 （４）前記信号送出手段が、システム・データ・バス上
での有効データ発生の瞬間より事前定義時間分だけわず
かに早く有効データ信号を生成するための手段を含むこ
とを特徴とする、上記（１）に記載の制御回路。 （５）前記信号送出手段が、システム・データ・バスに
関連するダミー・データ・バスを含み、前記ダミー・デ
ータ・バスが、システム・データ・バスとは無関係に、
システム・データ・バス上に発生した有効データを表す
有効データ信号を出力することを特徴とする、上記
（１）に記載の制御回路。 （６）メモリ・システムが複数のメモリ・サブアレイを
含み、各メモリ・サブアレイが複数のワードを有し、各
ワードが複数のメモリ・セルで構成され、前記制御手段
がさらに複数のダミー・セルで構成され、各ダミー・セ
ルがメモリ・サブアレイの別のワードと統合され、各ダ
ミー・セルがダミー・ビットラインによってダミー・デ
ータ・バスに結合され、各ダミー・セルは関連するワー
ドに対する読取りアクセスを行ったときにダミー・デー
タ・バスに事前定義データ信号を出力するような構造に
なっており、事前定義データ信号が出力された結果、前
記データ・バス上に前記有効データ信号が発生すること
を特徴とする、上記（５）に記載の制御回路。 （７）前記制御手段が、第一のトランジスタ制御入力側
でラッチ・イネーブル信号を受け取るように結合された
第一のトランジスタ・スイッチ手段と、第二のトランジ
スタ制御入力側で有効データ信号を受け取るように結合
された第二のトランジスタ・スイッチ手段とを含み、前
記第一のトランジスタ・スイッチ手段と前記第二のトラ
ンジスタ・スイッチ手段は直列に接続され、制御手段に
よって出力される前記読取りコマンドに対して前記第一
のトランジスタ・スイッチ手段と前記第二のトランジス
タ・スイッチ手段の両方がアクティブにならなければな
らないようになっていることを特徴とする、上記（１）
に記載の制御回路。 （８）前記制御手段がさらに出力ノードを含み、前記第
一のトランジスタ・スイッチ手段と前記第二のトランジ
スタ・スイッチ手段が、前記出力ノードとアース・ノー
ドとの間に直列に接続されていることを特徴とする、上
記（７）に記載の制御回路。 （９）前記第一のトランジスタ・スイッチ手段が第一の
ＮＦＥＴで構成され、前記第二のトランジスタ・スイッ
チ手段が第二のＮＦＥＴで構成され、前記第一のＮＦＥ
Ｔが前記ラッチ・イネーブル信号によってゲートされ、
前記第二のＮＦＥＴが前記有効データ信号によってゲー
トされることを特徴とする、上記（８）に記載の制御回
路。 （１０）有効データ信号がロー状態信号で構成され、前
記制御手段が、ダミー・データ・バスと前記第二のＮＦ
ＥＴのゲートとの間に結合された第一の反転回路でさら
に構成されることを特徴とする、上記（９）に記載の制
御回路。 （１１）直列接続の第一のトランジスタ・スイッチ手段
と第二のトランジスタ・スイッチ手段のうちの第一のト
ランジスタ・スイッチ手段と、出力ノードとの間に結合
された第二の反転回路をさらに含み、第一のトランジス
タ・スイッチ手段と第二のトランジスタ・スイッチ手段
がアクティブの場合は必ず読取りコマンドがハイ状態信
号で構成されることを特徴とする、上記（８）に記載の
制御回路。 （１２）読取りコマンドがハイ状態信号で構成され、前
記制御手段が、ラッチ・イネーブル信号または有効デー
タ信号のいずれか一方が存在しない場合に出力ノードを
ロー状態信号に駆動するための手段をさらに含むことを
特徴とする、上記（８）に記載の制御回路。 （１３）メモリ・システムがランダム・アクセス・メモ
リ・システムで構成されることを特徴とする、上記
（１）に記載の制御回路。 （１４）複数のメモリ・サブアレイと、少なくとも１つ
のデータ出力ラッチに結合されたシステム・データ・バ
スとを有するメモリ・システムにおいて、読取りクロッ
ク信号に応じて読取りコマンドを生成し、少なくとも１
つのデータ出力ラッチがシステム・データ・バスからの
有効データをラッチできるようにするための制御回路で
あって、読取りクロック信号を検出し、それに応じてラ
ッチ・イネーブル信号を生成するための検出手段と、各
メモリ・サブアレイに関連し、読取りクロック信号に応
じて、システム・データ・バスとは無関係に、システム
・データ・バス上に発生した有効データを表す有効デー
タ信号を生成するためのダミー回路と、検出手段および
ダミー回路に結合され、ラッチ・イネーブル信号と有効
データ信号の両方が発生したときに少なくとも１つのデ
ータ出力ラッチに読取りコマンドを出力するための制御
手段とを含む、制御回路。 （１５）前記メモリ・システムが複数のメモリ・サブア
レイを含み、各メモリ・サブアレイが複数のワードを有
し、各ワードが複数のメモリ・セルで構成され、前記制
御回路の前記ダミー回路が、システム・データ・バスに
関連するダミー・データ・バスと、複数のダミー・セル
とで構成され、前記ダミー・データ・バスが、システム
・データ・バスとは無関係に、システム・データ・バス
上に発生した有効データを表す有効データ信号を出力
し、各ダミー・セルがメモリ・サブアレイの別のワード
と統合され、各ダミー・セルがダミー・ビットラインに
よってダミー・データ・バスに結合され、各ダミー・セ
ルは関連するワードに対する読取りアクセスを行ったと
きにダミー・データ・バスに事前定義データ信号を出力
するような構造になっており、事前定義データ信号が出
力された結果、前記ダミー・データ・バス上に前記有効
データ信号が発生することを特徴とする、上記（１４）
に記載の制御回路。 （１６）前記制御手段が、第一のトランジスタ制御入力
側でラッチ・イネーブル信号を受け取るように結合され
た第一のトランジスタ・スイッチ手段と、第二のトラン
ジスタ制御入力側で有効データ信号を受け取るように結
合された第二のトランジスタ・スイッチ手段とを含み、
前記第一のトランジスタ・スイッチ手段と前記第二のト
ランジスタ・スイッチ手段は直列に接続され、出力され
る前記読取りコマンドに対して前記第一のトランジスタ
・スイッチ手段と前記第二のトランジスタ・スイッチ手
段の両方がアクティブにならなければならないようにな
っていることを特徴とする、上記（１５）に記載の制御
回路。 （１７）前記制御手段がさらに出力ノードを含み、前記
第一のトランジスタ・スイッチ手段と前記第二のトラン
ジスタ・スイッチ手段が、前記出力ノードとアース・ノ
ードとの間に直列に接続されていることを特徴とする、
上記（１６）に記載の制御回路。 （１８）前記第一のトランジスタ・スイッチ手段が第一
のＮＦＥＴで構成され、前記第二のトランジスタ・スイ
ッチ手段が第二のＮＦＥＴで構成され、前記第一のＮＦ
ＥＴが前記ラッチ・イネーブル信号によってゲートさ
れ、前記第二のＮＦＥＴが前記有効データ信号によって
ゲートされることを特徴とする、上記（１７）に記載の
制御回路。 （１９）有効データ信号がロー状態信号で構成され、前
記制御手段が、ダミー・データ・バスと第二のＮＦＥＴ
のゲートとの間に結合された第一の反転回路でさらに構
成されることを特徴とする、上記（１８）に記載の制御
回路。 （２０）出力ノードと第一のトランジスタ・スイッチ手
段との間に結合された第二の反転回路をさらに含み、第
一のトランジスタ・スイッチ手段と第二のトランジスタ
・スイッチ手段がアクティブの場合は必ず読取りコマン
ドがハイ状態信号で構成されることを特徴とする、上記
（１７）に記載の制御回路。 （２１）前記ダミー回路が、システム・データ・バス上
での有効データの発生と同時に有効データ信号を生成す
るための手段を含むことを特徴とする、上記（１４）に
記載の制御回路。 （２２）前記ダミー回路が、システム・データ・バス上
での有効データ信号発生の瞬間より事前定義時間分だけ
わずかに早く有効データ信号を生成するための手段を含
むことを特徴とする、上記（１４）に記載の制御回路。 （２３）共通システム・データ・バスが少なくとも１つ
のデータ出力ラッチに結合されているメモリ・システム
において、読取りクロック信号に応じて読取りコマンド
を生成し、少なくとも１つのデータ出力ラッチがシステ
ム・データ・バスからの有効データをラッチできるよう
にするための方法であって、（ａ）読取りクロック信号
を検出し、それに応じてラッチ・イネーブル信号を生成
するためのステップと、（ｂ）システム・データ・バス
を監視せずに、システム・データ・バス上に発生した有
効データを表す有効データ信号を生成するためのステッ
プと、（ｃ）ラッチ・イネーブル信号と有効データ信号
の両方が発生したときに少なくとも１つのデータ出力ラ
ッチに読取りコマンドを出力するためのステップとを含
む方法。 （２４）前記生成ステップ（ｂ）が、システム・データ
・バス上での有効データの発生と同時に有効データ信号
を生成することを含むことを特徴とする、上記（２３）
に記載の方法。 （２５）前記生成ステップ（ｂ）が、システム・データ
・バス上での有効データ発生の瞬間より事前定義時間分
だけわずかに早く有効データ信号を生成することを含む
ことを特徴とする、上記（２３）に記載の方法。 （２６）それぞれのメモリ・サブアレイが複数のワード
を有する、複数のメモリ・サブアレと、 前記複数のメモリ・サブアレイに共通のシステム・デー
タ・バスと、 システム・データ・バスに結合され、少なくとも１つの
データ出力ラッチを有する制御手段であって、前記少な
くとも１つのデータ出力ラッチが、制御手段によって読
取りコマンドが生成されたときに読取りクロック信号に
応じてシステム・データ・バスからの有効データをラッ
チするように接続されている制御手段とを含み、 前記制御手段が、（ｉ）読取りクロック信号を検出し、
それに応じてラッチ・イネーブル信号を生成するための
検出手段と、（ｉｉ）システム・データ・バス上に発生
した有効データを表す有効データ信号を生成するための
信号送出手段であって、システム・データ・バスを直接
監視せずに前記有効データ信号を生成する信号送出手段
と、（ｉｉｉ）検出手段および信号送出手段に結合さ
れ、ラッチ・イネーブル信号と有効データ信号の両方が
発生したときに少なくとも１つのデータ出力ラッチに読
取りコマンドを出力するための制御手段とをさらに含
む、半導体メモリ・システム。
も１つのデータ出力ラッチに結合されているメモリ・シ
ステムにおいて、読取りクロック信号に応じて読取りコ
マンドを生成し、少なくとも１つのデータ出力ラッチが
システム・データ・バスからの有効データをラッチでき
るようにするための制御回路であって、読取りクロック
信号を検出し、それに応じてラッチ・イネーブル信号を
生成するための検出手段と、システム・データ・バス上
に発生した有効データを表す有効データ信号を生成する
ための信号送出手段であって、システム・データ・バス
を直接監視せずに前記有効データ信号を生成する信号送
出手段と、検出手段および信号送出手段に結合され、ラ
ッチ・イネーブル信号と有効データ信号の両方が発生し
たときに少なくとも１つのデータ出力ラッチに読取りコ
マンドを出力するための制御手段とを含む、制御回路。 （２）前記検出手段が、クロック信号立上り検出器とフ
リップ・フロップ・ラッチとで構成され、前記クロック
信号立上り検出器は、読取りクロック信号を受け取り、
読取りクロック信号の変化を検出したときにセット信号
を出力するように結合され、前記フリップ・フロップ・
ラッチは、セット入力側で前記セット信号を受け取り、
それに応じてラッチ・イネーブル信号を出力するように
結合されていることを特徴とする、上記（１）に記載の
制御回路。 （３）前記信号送出手段が、システム・データ・バス上
での有効データの発生と同時に有効データ信号を生成す
るための手段を含むことを特徴とする、上記（１）に記
載の制御回路。 （４）前記信号送出手段が、システム・データ・バス上
での有効データ発生の瞬間より事前定義時間分だけわず
かに早く有効データ信号を生成するための手段を含むこ
とを特徴とする、上記（１）に記載の制御回路。 （５）前記信号送出手段が、システム・データ・バスに
関連するダミー・データ・バスを含み、前記ダミー・デ
ータ・バスが、システム・データ・バスとは無関係に、
システム・データ・バス上に発生した有効データを表す
有効データ信号を出力することを特徴とする、上記
（１）に記載の制御回路。 （６）メモリ・システムが複数のメモリ・サブアレイを
含み、各メモリ・サブアレイが複数のワードを有し、各
ワードが複数のメモリ・セルで構成され、前記制御手段
がさらに複数のダミー・セルで構成され、各ダミー・セ
ルがメモリ・サブアレイの別のワードと統合され、各ダ
ミー・セルがダミー・ビットラインによってダミー・デ
ータ・バスに結合され、各ダミー・セルは関連するワー
ドに対する読取りアクセスを行ったときにダミー・デー
タ・バスに事前定義データ信号を出力するような構造に
なっており、事前定義データ信号が出力された結果、前
記データ・バス上に前記有効データ信号が発生すること
を特徴とする、上記（５）に記載の制御回路。 （７）前記制御手段が、第一のトランジスタ制御入力側
でラッチ・イネーブル信号を受け取るように結合された
第一のトランジスタ・スイッチ手段と、第二のトランジ
スタ制御入力側で有効データ信号を受け取るように結合
された第二のトランジスタ・スイッチ手段とを含み、前
記第一のトランジスタ・スイッチ手段と前記第二のトラ
ンジスタ・スイッチ手段は直列に接続され、制御手段に
よって出力される前記読取りコマンドに対して前記第一
のトランジスタ・スイッチ手段と前記第二のトランジス
タ・スイッチ手段の両方がアクティブにならなければな
らないようになっていることを特徴とする、上記（１）
に記載の制御回路。 （８）前記制御手段がさらに出力ノードを含み、前記第
一のトランジスタ・スイッチ手段と前記第二のトランジ
スタ・スイッチ手段が、前記出力ノードとアース・ノー
ドとの間に直列に接続されていることを特徴とする、上
記（７）に記載の制御回路。 （９）前記第一のトランジスタ・スイッチ手段が第一の
ＮＦＥＴで構成され、前記第二のトランジスタ・スイッ
チ手段が第二のＮＦＥＴで構成され、前記第一のＮＦＥ
Ｔが前記ラッチ・イネーブル信号によってゲートされ、
前記第二のＮＦＥＴが前記有効データ信号によってゲー
トされることを特徴とする、上記（８）に記載の制御回
路。 （１０）有効データ信号がロー状態信号で構成され、前
記制御手段が、ダミー・データ・バスと前記第二のＮＦ
ＥＴのゲートとの間に結合された第一の反転回路でさら
に構成されることを特徴とする、上記（９）に記載の制
御回路。 （１１）直列接続の第一のトランジスタ・スイッチ手段
と第二のトランジスタ・スイッチ手段のうちの第一のト
ランジスタ・スイッチ手段と、出力ノードとの間に結合
された第二の反転回路をさらに含み、第一のトランジス
タ・スイッチ手段と第二のトランジスタ・スイッチ手段
がアクティブの場合は必ず読取りコマンドがハイ状態信
号で構成されることを特徴とする、上記（８）に記載の
制御回路。 （１２）読取りコマンドがハイ状態信号で構成され、前
記制御手段が、ラッチ・イネーブル信号または有効デー
タ信号のいずれか一方が存在しない場合に出力ノードを
ロー状態信号に駆動するための手段をさらに含むことを
特徴とする、上記（８）に記載の制御回路。 （１３）メモリ・システムがランダム・アクセス・メモ
リ・システムで構成されることを特徴とする、上記
（１）に記載の制御回路。 （１４）複数のメモリ・サブアレイと、少なくとも１つ
のデータ出力ラッチに結合されたシステム・データ・バ
スとを有するメモリ・システムにおいて、読取りクロッ
ク信号に応じて読取りコマンドを生成し、少なくとも１
つのデータ出力ラッチがシステム・データ・バスからの
有効データをラッチできるようにするための制御回路で
あって、読取りクロック信号を検出し、それに応じてラ
ッチ・イネーブル信号を生成するための検出手段と、各
メモリ・サブアレイに関連し、読取りクロック信号に応
じて、システム・データ・バスとは無関係に、システム
・データ・バス上に発生した有効データを表す有効デー
タ信号を生成するためのダミー回路と、検出手段および
ダミー回路に結合され、ラッチ・イネーブル信号と有効
データ信号の両方が発生したときに少なくとも１つのデ
ータ出力ラッチに読取りコマンドを出力するための制御
手段とを含む、制御回路。 （１５）前記メモリ・システムが複数のメモリ・サブア
レイを含み、各メモリ・サブアレイが複数のワードを有
し、各ワードが複数のメモリ・セルで構成され、前記制
御回路の前記ダミー回路が、システム・データ・バスに
関連するダミー・データ・バスと、複数のダミー・セル
とで構成され、前記ダミー・データ・バスが、システム
・データ・バスとは無関係に、システム・データ・バス
上に発生した有効データを表す有効データ信号を出力
し、各ダミー・セルがメモリ・サブアレイの別のワード
と統合され、各ダミー・セルがダミー・ビットラインに
よってダミー・データ・バスに結合され、各ダミー・セ
ルは関連するワードに対する読取りアクセスを行ったと
きにダミー・データ・バスに事前定義データ信号を出力
するような構造になっており、事前定義データ信号が出
力された結果、前記ダミー・データ・バス上に前記有効
データ信号が発生することを特徴とする、上記（１４）
に記載の制御回路。 （１６）前記制御手段が、第一のトランジスタ制御入力
側でラッチ・イネーブル信号を受け取るように結合され
た第一のトランジスタ・スイッチ手段と、第二のトラン
ジスタ制御入力側で有効データ信号を受け取るように結
合された第二のトランジスタ・スイッチ手段とを含み、
前記第一のトランジスタ・スイッチ手段と前記第二のト
ランジスタ・スイッチ手段は直列に接続され、出力され
る前記読取りコマンドに対して前記第一のトランジスタ
・スイッチ手段と前記第二のトランジスタ・スイッチ手
段の両方がアクティブにならなければならないようにな
っていることを特徴とする、上記（１５）に記載の制御
回路。 （１７）前記制御手段がさらに出力ノードを含み、前記
第一のトランジスタ・スイッチ手段と前記第二のトラン
ジスタ・スイッチ手段が、前記出力ノードとアース・ノ
ードとの間に直列に接続されていることを特徴とする、
上記（１６）に記載の制御回路。 （１８）前記第一のトランジスタ・スイッチ手段が第一
のＮＦＥＴで構成され、前記第二のトランジスタ・スイ
ッチ手段が第二のＮＦＥＴで構成され、前記第一のＮＦ
ＥＴが前記ラッチ・イネーブル信号によってゲートさ
れ、前記第二のＮＦＥＴが前記有効データ信号によって
ゲートされることを特徴とする、上記（１７）に記載の
制御回路。 （１９）有効データ信号がロー状態信号で構成され、前
記制御手段が、ダミー・データ・バスと第二のＮＦＥＴ
のゲートとの間に結合された第一の反転回路でさらに構
成されることを特徴とする、上記（１８）に記載の制御
回路。 （２０）出力ノードと第一のトランジスタ・スイッチ手
段との間に結合された第二の反転回路をさらに含み、第
一のトランジスタ・スイッチ手段と第二のトランジスタ
・スイッチ手段がアクティブの場合は必ず読取りコマン
ドがハイ状態信号で構成されることを特徴とする、上記
（１７）に記載の制御回路。 （２１）前記ダミー回路が、システム・データ・バス上
での有効データの発生と同時に有効データ信号を生成す
るための手段を含むことを特徴とする、上記（１４）に
記載の制御回路。 （２２）前記ダミー回路が、システム・データ・バス上
での有効データ信号発生の瞬間より事前定義時間分だけ
わずかに早く有効データ信号を生成するための手段を含
むことを特徴とする、上記（１４）に記載の制御回路。 （２３）共通システム・データ・バスが少なくとも１つ
のデータ出力ラッチに結合されているメモリ・システム
において、読取りクロック信号に応じて読取りコマンド
を生成し、少なくとも１つのデータ出力ラッチがシステ
ム・データ・バスからの有効データをラッチできるよう
にするための方法であって、（ａ）読取りクロック信号
を検出し、それに応じてラッチ・イネーブル信号を生成
するためのステップと、（ｂ）システム・データ・バス
を監視せずに、システム・データ・バス上に発生した有
効データを表す有効データ信号を生成するためのステッ
プと、（ｃ）ラッチ・イネーブル信号と有効データ信号
の両方が発生したときに少なくとも１つのデータ出力ラ
ッチに読取りコマンドを出力するためのステップとを含
む方法。 （２４）前記生成ステップ（ｂ）が、システム・データ
・バス上での有効データの発生と同時に有効データ信号
を生成することを含むことを特徴とする、上記（２３）
に記載の方法。 （２５）前記生成ステップ（ｂ）が、システム・データ
・バス上での有効データ発生の瞬間より事前定義時間分
だけわずかに早く有効データ信号を生成することを含む
ことを特徴とする、上記（２３）に記載の方法。 （２６）それぞれのメモリ・サブアレイが複数のワード
を有する、複数のメモリ・サブアレと、 前記複数のメモリ・サブアレイに共通のシステム・デー
タ・バスと、 システム・データ・バスに結合され、少なくとも１つの
データ出力ラッチを有する制御手段であって、前記少な
くとも１つのデータ出力ラッチが、制御手段によって読
取りコマンドが生成されたときに読取りクロック信号に
応じてシステム・データ・バスからの有効データをラッ
チするように接続されている制御手段とを含み、 前記制御手段が、（ｉ）読取りクロック信号を検出し、
それに応じてラッチ・イネーブル信号を生成するための
検出手段と、（ｉｉ）システム・データ・バス上に発生
した有効データを表す有効データ信号を生成するための
信号送出手段であって、システム・データ・バスを直接
監視せずに前記有効データ信号を生成する信号送出手段
と、（ｉｉｉ）検出手段および信号送出手段に結合さ
れ、ラッチ・イネーブル信号と有効データ信号の両方が
発生したときに少なくとも１つのデータ出力ラッチに読
取りコマンドを出力するための制御手段とをさらに含
む、半導体メモリ・システム。
【図１】本発明による制御回路および制御方法を使用す
るための半導体メモリ・システムの実施例を示すブロッ
ク図である。
るための半導体メモリ・システムの実施例を示すブロッ
ク図である。
【図２】図１の半導体メモリ・システムが使用するデー
タ出力ラッチのブロック図である。
タ出力ラッチのブロック図である。
【図３】半導体メモリ・システム用の従来の読取りアク
セス信号のタイミング図である。
セス信号のタイミング図である。
【図４】半導体メモリ・システム用の本発明による読取
りアクセス信号のタイミング図である。
りアクセス信号のタイミング図である。
【図５】本発明による半導体メモリ・システムのメモリ
・サブアレイ、システム・データ・バス、およびダミー
回路の部分ブロック図である。
・サブアレイ、システム・データ・バス、およびダミー
回路の部分ブロック図である。
【図６】本発明により読取りコマンドを生成するための
制御回路の実施例を示す概略図である。
制御回路の実施例を示す概略図である。
１０ 半導体メモリ・システム １２ 制御回路 １４ メモリ・サブアレイ１４ １６ 共通システム・データ・バス １８ アドレス指定システム ２０ サブアレイ列選択 ２２ 行選択 ２４ 列入出力 ２６ データ出力ラッチ
Claims (26)
- 【請求項１】システム・データ・バスが少なくとも１つ
のデータ出力ラッチに結合されているメモリ・システム
において、読取りクロック信号に応じて読取りコマンド
を生成し、少なくとも１つのデータ出力ラッチがシステ
ム・データ・バスからの有効データをラッチできるよう
にするための制御回路であって、 読取りクロック信号を検出し、それに応じてラッチ・イ
ネーブル信号を生成するための検出手段と、 システム・データ・バス上に発生した有効データを表す
有効データ信号を生成するための信号送出手段であっ
て、システム・データ・バスを直接監視せずに前記有効
データ信号を生成する信号送出手段と、 検出手段および信号送出手段に結合され、ラッチ・イネ
ーブル信号と有効データ信号の両方が発生したときに少
なくとも１つのデータ出力ラッチに読取りコマンドを出
力するための制御手段とを含む、制御回路。 - 【請求項２】前記検出手段が、クロック信号立上り検出
器とフリップ・フロップ・ラッチとで構成され、前記ク
ロック信号立上り検出器は、読取りクロック信号を受け
取り、読取りクロック信号の変化を検出したときにセッ
ト信号を出力するように結合され、前記フリップ・フロ
ップ・ラッチは、セット入力側で前記セット信号を受け
取り、それに応じてラッチ・イネーブル信号を出力する
ように結合されていることを特徴とする、請求項１に記
載の制御回路。 - 【請求項３】前記信号送出手段が、システム・データ・
バス上での有効データの発生と同時に有効データ信号を
生成するための手段を含むことを特徴とする、請求項１
に記載の制御回路。 - 【請求項４】前記信号送出手段が、システム・データ・
バス上での有効データ発生の瞬間より事前定義時間分だ
けわずかに早く有効データ信号を生成するための手段を
含むことを特徴とする、請求項１に記載の制御回路。 - 【請求項５】前記信号送出手段が、システム・データ・
バスに関連するダミー・データ・バスを含み、前記ダミ
ー・データ・バスが、システム・データ・バスとは無関
係に、システム・データ・バス上に発生した有効データ
を表す有効データ信号を出力することを特徴とする、請
求項１に記載の制御回路。 - 【請求項６】メモリ・システムが複数のメモリ・サブア
レイを含み、各メモリ・サブアレイが複数のワードを有
し、各ワードが複数のメモリ・セルで構成され、前記制
御手段がさらに複数のダミー・セルで構成され、各ダミ
ー・セルがメモリ・サブアレイの別のワードと統合さ
れ、各ダミー・セルがダミー・ビットラインによってダ
ミー・データ・バスに結合され、各ダミー・セルは関連
するワードに対する読取りアクセスを行ったときにダミ
ー・データ・バスに事前定義データ信号を出力するよう
な構造になっており、事前定義データ信号が出力された
結果、前記データ・バス上に前記有効データ信号が発生
することを特徴とする、請求項５に記載の制御回路。 - 【請求項７】前記制御手段が、第一のトランジスタ制御
入力側でラッチ・イネーブル信号を受け取るように結合
された第一のトランジスタ・スイッチ手段と、第二のト
ランジスタ制御入力側で有効データ信号を受け取るよう
に結合された第二のトランジスタ・スイッチ手段とを含
み、前記第一のトランジスタ・スイッチ手段と前記第二
のトランジスタ・スイッチ手段は直列に接続され、制御
手段によって出力される前記読取りコマンドに対して前
記第一のトランジスタ・スイッチ手段と前記第二のトラ
ンジスタ・スイッチ手段の両方がアクティブにならなけ
ればならないようになっていることを特徴とする、請求
項１に記載の制御回路。 - 【請求項８】前記制御手段がさらに出力ノードを含み、
前記第一のトランジスタ・スイッチ手段と前記第二のト
ランジスタ・スイッチ手段が、前記出力ノードとアース
・ノードとの間に直列に接続されていることを特徴とす
る、請求項７に記載の制御回路。 - 【請求項９】前記第一のトランジスタ・スイッチ手段が
第一のＮＦＥＴで構成され、前記第二のトランジスタ・
スイッチ手段が第二のＮＦＥＴで構成され、前記第一の
ＮＦＥＴが前記ラッチ・イネーブル信号によってゲート
され、前記第二のＮＦＥＴが前記有効データ信号によっ
てゲートされることを特徴とする、請求項８に記載の制
御回路。 - 【請求項１０】有効データ信号がロー状態信号で構成さ
れ、前記制御手段が、ダミー・データ・バスと前記第二
のＮＦＥＴのゲートとの間に結合された第一の反転回路
でさらに構成されることを特徴とする、請求項９に記載
の制御回路。 - 【請求項１１】直列接続の第一のトランジスタ・スイッ
チ手段と第二のトランジスタ・スイッチ手段のうちの第
一のトランジスタ・スイッチ手段と、出力ノードとの間
に結合された第二の反転回路をさらに含み、第一のトラ
ンジスタ・スイッチ手段と第二のトランジスタ・スイッ
チ手段がアクティブの場合は必ず読取りコマンドがハイ
状態信号で構成されることを特徴とする、請求項８に記
載の制御回路。 - 【請求項１２】読取りコマンドがハイ状態信号で構成さ
れ、前記制御手段が、ラッチ・イネーブル信号または有
効データ信号のいずれか一方が存在しない場合に出力ノ
ードをロー状態信号に駆動するための手段をさらに含む
ことを特徴とする、請求項８に記載の制御回路。 - 【請求項１３】メモリ・システムがランダム・アクセス
・メモリ・システムで構成されることを特徴とする、請
求項１に記載の制御回路。 - 【請求項１４】複数のメモリ・サブアレイと、少なくと
も１つのデータ出力ラッチに結合されたシステム・デー
タ・バスとを有するメモリ・システムにおいて、読取り
クロック信号に応じて読取りコマンドを生成し、少なく
とも１つのデータ出力ラッチがシステム・データ・バス
からの有効データをラッチできるようにするための制御
回路であって、 読取りクロック信号を検出し、それに応じてラッチ・イ
ネーブル信号を生成するための検出手段と、 各メモリ・サブアレイに関連し、読取りクロック信号に
応じて、システム・データ・バスとは無関係に、システ
ム・データ・バス上に発生した有効データを表す有効デ
ータ信号を生成するためのダミー回路と、 検出手段およびダミー回路に結合され、ラッチ・イネー
ブル信号と有効データ信号の両方が発生したときに少な
くとも１つのデータ出力ラッチに読取りコマンドを出力
するための制御手段とを含む、制御回路。 - 【請求項１５】前記メモリ・システムが複数のメモリ・
サブアレイを含み、各メモリ・サブアレイが複数のワー
ドを有し、各ワードが複数のメモリ・セルで構成され、
前記制御回路の前記ダミー回路が、システム・データ・
バスに関連するダミー・データ・バスと、複数のダミー
・セルとで構成され、前記ダミー・データ・バスが、シ
ステム・データ・バスとは無関係に、システム・データ
・バス上に発生した有効データを表す有効データ信号を
出力し、各ダミー・セルがメモリ・サブアレイの別のワ
ードと統合され、各ダミー・セルがダミー・ビットライ
ンによってダミー・データ・バスに結合され、各ダミー
・セルは関連するワードに対する読取りアクセスを行っ
たときにダミー・データ・バスに事前定義データ信号を
出力するような構造になっており、事前定義データ信号
が出力された結果、前記ダミー・データ・バス上に前記
有効データ信号が発生することを特徴とする、請求項１
４に記載の制御回路。 - 【請求項１６】前記制御手段が、第一のトランジスタ制
御入力側でラッチ・イネーブル信号を受け取るように結
合された第一のトランジスタ・スイッチ手段と、第二の
トランジスタ制御入力側で有効データ信号を受け取るよ
うに結合された第二のトランジスタ・スイッチ手段とを
含み、前記第一のトランジスタ・スイッチ手段と前記第
二のトランジスタ・スイッチ手段は直列に接続され、出
力される前記読取りコマンドに対して前記第一のトラン
ジスタ・スイッチ手段と前記第二のトランジスタ・スイ
ッチ手段の両方がアクティブにならなければならないよ
うになっていることを特徴とする、請求項１５に記載の
制御回路。 - 【請求項１７】前記制御手段がさらに出力ノードを含
み、前記第一のトランジスタ・スイッチ手段と前記第二
のトランジスタ・スイッチ手段が、前記出力ノードとア
ース・ノードとの間に直列に接続されていることを特徴
とする、請求項１６に記載の制御回路。 - 【請求項１８】前記第一のトランジスタ・スイッチ手段
が第一のＮＦＥＴで構成され、前記第二のトランジスタ
・スイッチ手段が第二のＮＦＥＴで構成され、前記第一
のＮＦＥＴが前記ラッチ・イネーブル信号によってゲー
トされ、前記第二のＮＦＥＴが前記有効データ信号によ
ってゲートされることを特徴とする、請求項１７に記載
の制御回路。 - 【請求項１９】有効データ信号がロー状態信号で構成さ
れ、前記制御手段が、ダミー・データ・バスと第二のＮ
ＦＥＴのゲートとの間に結合された第一の反転回路でさ
らに構成されることを特徴とする、請求項１８に記載の
制御回路。 - 【請求項２０】出力ノードと第一のトランジスタ・スイ
ッチ手段との間に結合された第二の反転回路をさらに含
み、第一のトランジスタ・スイッチ手段と第二のトラン
ジスタ・スイッチ手段がアクティブの場合は必ず読取り
コマンドがハイ状態信号で構成されることを特徴とす
る、請求項１７に記載の制御回路。 - 【請求項２１】前記ダミー回路が、システム・データ・
バス上での有効データの発生と同時に有効データ信号を
生成するための手段を含むことを特徴とする、請求項１
４に記載の制御回路。 - 【請求項２２】前記ダミー回路が、システム・データ・
バス上での有効データ信号発生の瞬間より事前定義時間
分だけわずかに早く有効データ信号を生成するための手
段を含むことを特徴とする、請求項１４に記載の制御回
路。 - 【請求項２３】共通システム・データ・バスが少なくと
も１つのデータ出力ラッチに結合されているメモリ・シ
ステムにおいて、読取りクロック信号に応じて読取りコ
マンドを生成し、少なくとも１つのデータ出力ラッチが
システム・データ・バスからの有効データをラッチでき
るようにするための方法であって、 （ａ）読取りクロック信号を検出し、それに応じてラッ
チ・イネーブル信号を生成するためのステップと、 （ｂ）システム・データ・バスを監視せずに、システム
・データ・バス上に発生した有効データを表す有効デー
タ信号を生成するためのステップと、 （ｃ）ラッチ・イネーブル信号と有効データ信号の両方
が発生したときに少なくとも１つのデータ出力ラッチに
読取りコマンドを出力するためのステップとを含む方
法。 - 【請求項２４】前記生成ステップ（ｂ）が、システム・
データ・バス上での有効データの発生と同時に有効デー
タ信号を生成することを含むことを特徴とする、請求項
２３に記載の方法。 - 【請求項２５】前記生成ステップ（ｂ）が、システム・
データ・バス上での有効データ発生の瞬間より事前定義
時間分だけわずかに早く有効データ信号を生成すること
を含むことを特徴とする、請求項２３に記載の方法。 - 【請求項２６】それぞれのメモリ・サブアレイが複数の
ワードを有する、複数のメモリ・サブアレと、 前記複数のメモリ・サブアレイに共通のシステム・デー
タ・バスと、 システム・データ・バスに結合され、少なくとも１つの
データ出力ラッチを有する制御手段であって、前記少な
くとも１つのデータ出力ラッチが、制御手段によって読
取りコマンドが生成されたときに読取りクロック信号に
応じてシステム・データ・バスからの有効データをラッ
チするように接続されている制御手段とを含み、 前記制御手段が、 （ｉ）読取りクロック信号を検出し、それに応じてラッ
チ・イネーブル信号を生成するための検出手段と、 （ｉｉ）システム・データ・バス上に発生した有効デー
タを表す有効データ信号を生成するための信号送出手段
であって、システム・データ・バスを直接監視せずに前
記有効データ信号を生成する信号送出手段と、 （ｉｉｉ）検出手段および信号送出手段に結合され、ラ
ッチ・イネーブル信号と有効データ信号の両方が発生し
たときに少なくとも１つのデータ出力ラッチに読取りコ
マンドを出力するための制御手段とをさらに含む、半導
体メモリ・システム。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US148601 | 1993-11-08 | ||
| US08/148,601 US5383155A (en) | 1993-11-08 | 1993-11-08 | Data output latch control circuit and process for semiconductor memory system |
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1993
- 1993-11-08 US US08/148,601 patent/US5383155A/en not_active Expired - Fee Related
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1994
- 1994-10-17 EP EP94116321A patent/EP0652522A1/en not_active Withdrawn
- 1994-10-19 JP JP6253640A patent/JP3072698B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212774A (ja) * | 1990-07-02 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5383155A (en) | 1995-01-17 |
| EP0652522A1 (en) | 1995-05-10 |
| JP3072698B2 (ja) | 2000-07-31 |
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