JPH0834061B2 - ジョセフソンメモリ回路 - Google Patents
ジョセフソンメモリ回路Info
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- JPH0834061B2 JPH0834061B2 JP63267886A JP26788688A JPH0834061B2 JP H0834061 B2 JPH0834061 B2 JP H0834061B2 JP 63267886 A JP63267886 A JP 63267886A JP 26788688 A JP26788688 A JP 26788688A JP H0834061 B2 JPH0834061 B2 JP H0834061B2
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- Japan
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- circuit
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- josephson
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】 〔概要〕 メモリセルにジョセフソン素子を用いたジョセフソン
メモリ回路に関し、 動作マージンが大きく誤動作のおそれのないことを目
的とし、 書き込まれたデータをジョセフソン接合を含む超伝導
閉ループの周回電流として保持する書き込み回路と、該
データの書き込みと異なるタイミングでバイアスを供給
され、超伝導閉ループの周回電流によりスイッチするジ
ョセフソン接合を持つ第１のオア回路と、該第１のオア
回路の出力データをバイアスとして供給され、該データ
の書き込みと異なるタイミングで供給される読み出しア
ドレスによりスイッチするジョセフソン接合を持つ第２
のオア回路と、該データの書き込みと異なるタイミング
でバイアスを供給され、該第２のオア回路の出力データ
によりスイッチするジョセフソン接合を持ち、読み出し
たデータを出力する第３のオア回路とを有し構成する。
メモリ回路に関し、 動作マージンが大きく誤動作のおそれのないことを目
的とし、 書き込まれたデータをジョセフソン接合を含む超伝導
閉ループの周回電流として保持する書き込み回路と、該
データの書き込みと異なるタイミングでバイアスを供給
され、超伝導閉ループの周回電流によりスイッチするジ
ョセフソン接合を持つ第１のオア回路と、該第１のオア
回路の出力データをバイアスとして供給され、該データ
の書き込みと異なるタイミングで供給される読み出しア
ドレスによりスイッチするジョセフソン接合を持つ第２
のオア回路と、該データの書き込みと異なるタイミング
でバイアスを供給され、該第２のオア回路の出力データ
によりスイッチするジョセフソン接合を持ち、読み出し
たデータを出力する第３のオア回路とを有し構成する。
本発明はジョセフソンメモリ回路に関し、メモリセル
にジョセフソン素子を用いたジョセフソンメモリ回路に
関する。
にジョセフソン素子を用いたジョセフソンメモリ回路に
関する。
近年、ニオブ（Nb）ジョセフソン素子を用いた集積回
路が開発されている。ジョセフソン素子を用いた論理ゲ
ートは高速でスイッチング動作し、しかも低消費電力で
あり、高速プロセッサが実現可能である。このような論
理ゲートの高速化に伴い、メモリ回路も高速動作が要求
される。
路が開発されている。ジョセフソン素子を用いた論理ゲ
ートは高速でスイッチング動作し、しかも低消費電力で
あり、高速プロセッサが実現可能である。このような論
理ゲートの高速化に伴い、メモリ回路も高速動作が要求
される。
第５図は従来のジョセフソンメモリ回路の一例の回路
図を示す。
図を示す。
同図中、書き込み回路10には書き込みアドレスと同時
に入来するデータが書き込まれ、ジョセフソン接合を含
む超伝導閉ループ10aを周回する電流として保持され
る。この周回電流の有無がデータの“1",“0"に対応し
ている。
に入来するデータが書き込まれ、ジョセフソン接合を含
む超伝導閉ループ10aを周回する電流として保持され
る。この周回電流の有無がデータの“1",“0"に対応し
ている。
読み出し回路11は超伝導閉ループ10a及び読み出しア
ドレス線12夫々に磁界結合しており、周回電流が有りの
状態と、読み出しアドレス信号有りの状態とのアンド論
理動作を行なってスイッチし書き込み回路10よりデータ
を読み出す。
ドレス線12夫々に磁界結合しており、周回電流が有りの
状態と、読み出しアドレス信号有りの状態とのアンド論
理動作を行なってスイッチし書き込み回路10よりデータ
を読み出す。
メモリ回路は独立のメモリチップ、又はメモリ周辺回
路の論理ゲートと同一チップ内に形成される。上記いず
れの場合も多数のメモリ回路を集積してまとまった容量
を持つ記憶部として使用され、回路内の各種パラメータ
のバラツキをある程度見込んだ上で安定動作させるため
には、メモリ回路単体の動作マージンが大きくなければ
ならない。
路の論理ゲートと同一チップ内に形成される。上記いず
れの場合も多数のメモリ回路を集積してまとまった容量
を持つ記憶部として使用され、回路内の各種パラメータ
のバラツキをある程度見込んだ上で安定動作させるため
には、メモリ回路単体の動作マージンが大きくなければ
ならない。
しかし、従来のジョセフソンメモリ回路はアンド論理
動作でデータの読み出しを行なっており、第６図に示す
如き閾値特性でバイアス電流ib及び入力信号電流2iaと
なったときスイッチする。なお斜線部内が超伝導状態、
斜線部外が有限抵抗状態である。つまり、バイアス電流
ibが供給された状態で、超伝導閉ループ10aの周回電流
と読み出しアドレス信号との２つの入力信号の電流2ia
があるという状態を他の状態と弁別するため、バイアス
のバラツキ及び２つの入力信号夫々のバラツキに対する
動作マージンが小さく誤動作のおそれが大きいという問
題があった。
動作でデータの読み出しを行なっており、第６図に示す
如き閾値特性でバイアス電流ib及び入力信号電流2iaと
なったときスイッチする。なお斜線部内が超伝導状態、
斜線部外が有限抵抗状態である。つまり、バイアス電流
ibが供給された状態で、超伝導閉ループ10aの周回電流
と読み出しアドレス信号との２つの入力信号の電流2ia
があるという状態を他の状態と弁別するため、バイアス
のバラツキ及び２つの入力信号夫々のバラツキに対する
動作マージンが小さく誤動作のおそれが大きいという問
題があった。
本発明は上記の点に鑑みなされたもので、動作マージ
ンが大きく誤動作のおそれのないジョセフソンメモリ回
路を提供することを目的とする。
ンが大きく誤動作のおそれのないジョセフソンメモリ回
路を提供することを目的とする。
第１図は本発明回路の原理図を示す。
同図中、書き込み回路21はデータ、書き込みアドレス
を第２図（Ｃ）に示すクロックφ３のタイミングで供給
されてデータの書き込みを行なう。書き込み回路21は書
き込まれたデータをジョセフソン接合を含む超伝導閉ル
ープ21aの周回電流として保持する。
を第２図（Ｃ）に示すクロックφ３のタイミングで供給
されてデータの書き込みを行なう。書き込み回路21は書
き込まれたデータをジョセフソン接合を含む超伝導閉ル
ープ21aの周回電流として保持する。
第１のオア回路23はデータの書き込みとは異なる第２
図（Ｂ）に示すクロックφ２のタイミングでバイアスを
供給されており、超伝導閉ループ21aの周回電流により
スイッチするジョセフソン接合を持つ。
図（Ｂ）に示すクロックφ２のタイミングでバイアスを
供給されており、超伝導閉ループ21aの周回電流により
スイッチするジョセフソン接合を持つ。
第２のオア回路は、該第１のオア回路23の出力データ
をバイアスとして供給され、データの書き込みとは異な
る第２図（Ａ）に示すクロックφ１のタイミングで供給
される読み出しアドレスによりスイッチするジョセフソ
ン接合を持つ。
をバイアスとして供給され、データの書き込みとは異な
る第２図（Ａ）に示すクロックφ１のタイミングで供給
される読み出しアドレスによりスイッチするジョセフソ
ン接合を持つ。
第３のオア回路は、データの書き込みとは異なるクロ
ックφ２のタイミングでバイアスを供給され、第２のオ
ア回路25の出力データによりスイッチするジョセフソン
接合を持ち、書き込み回路23から読み出したデータを読
み出し線28に出力する。
ックφ２のタイミングでバイアスを供給され、第２のオ
ア回路25の出力データによりスイッチするジョセフソン
接合を持ち、書き込み回路23から読み出したデータを読
み出し線28に出力する。
第２図（Ａ），（Ｂ），（Ｃ）に示すクロックφ１〜
φ３夫々は互いに120度の位相差で、直流バイアスされ
た交流信号である。
φ３夫々は互いに120度の位相差で、直流バイアスされ
た交流信号である。
本発明回路においては、第１〜第３のオア回路23,25,
27により書き込み回路21からのデータの読み出しを全て
オア論理動作で行なっているので動作マージンを大きく
とることができ、また第１〜第３のオア回路23,25,27は
書き込み回路21と異なるタイミングで読み出しを行なう
のでレーシングを防止でき、誤動作のおそれがない。
27により書き込み回路21からのデータの読み出しを全て
オア論理動作で行なっているので動作マージンを大きく
とることができ、また第１〜第３のオア回路23,25,27は
書き込み回路21と異なるタイミングで読み出しを行なう
のでレーシングを防止でき、誤動作のおそれがない。
第３図は本発明回路の一実施例の等価回路図を示す。
同図中、データ線20には３接合量子干渉素子（SQUI
D、臨界電流値0.4mA）の書き込み回路21が設けられ、書
き込み回路21には書き込みアドレス線22が磁界結合して
いる。データ線20,書き込みアドレス線22夫々にはデー
タ、書き込みアドレス夫々がクロックφ３のタイミング
で供給される。クロックφ３のタイミングでデータ“1"
が供給されると書き込み回路21のジョセフソン接合が有
限抵抗状態となって超伝導閉ループ21aに電流が流れ、
周回電流となる。クロックφ３のタイミングでデータ
“0"が供給されるとジョセフソン接合が超伝導状態であ
るため超伝導閉ループ21aに電流は流れず、周回電流が
生じない。データ“1"が保持されているところを、デー
タ“0"に書きかえる動作においては、周回電流有の状態
で書き込みアドレスが供給されることにより書き込み回
路21のジョセフソン接合が有限抵抗状態となり、瞬間的
に周回電流は減少して零となり、データ“0"、つまり周
回電流無となる。
D、臨界電流値0.4mA）の書き込み回路21が設けられ、書
き込み回路21には書き込みアドレス線22が磁界結合して
いる。データ線20,書き込みアドレス線22夫々にはデー
タ、書き込みアドレス夫々がクロックφ３のタイミング
で供給される。クロックφ３のタイミングでデータ“1"
が供給されると書き込み回路21のジョセフソン接合が有
限抵抗状態となって超伝導閉ループ21aに電流が流れ、
周回電流となる。クロックφ３のタイミングでデータ
“0"が供給されるとジョセフソン接合が超伝導状態であ
るため超伝導閉ループ21aに電流は流れず、周回電流が
生じない。データ“1"が保持されているところを、デー
タ“0"に書きかえる動作においては、周回電流有の状態
で書き込みアドレスが供給されることにより書き込み回
路21のジョセフソン接合が有限抵抗状態となり、瞬間的
に周回電流は減少して零となり、データ“0"、つまり周
回電流無となる。
第１のオア回路23は２接合量子干渉素子であり、その
臨界電流値は0.2mAであり、超伝導閉ループ21aの周回電
流と同一である。オア回路23は書き込み回路21の超伝導
閉ループ21aと臨界接合し、かつ抵抗R1を介して読み出
しバイアス線24より読み出しバイアスを供給されてい
る。読み出しバイアスはクロックφ２のタイミングで供
給される。標準の論理回路の磁界電流値は0.4mAで電源
バスとの接続抵抗は60Ωであるため、上記の抵抗R1は例
えば120Ωとされている。
臨界電流値は0.2mAであり、超伝導閉ループ21aの周回電
流と同一である。オア回路23は書き込み回路21の超伝導
閉ループ21aと臨界接合し、かつ抵抗R1を介して読み出
しバイアス線24より読み出しバイアスを供給されてい
る。読み出しバイアスはクロックφ２のタイミングで供
給される。標準の論理回路の磁界電流値は0.4mAで電源
バスとの接続抵抗は60Ωであるため、上記の抵抗R1は例
えば120Ωとされている。
読み出し回路21の保持データが“1"で周回電流が有る
ときクロックφ２のタイミングでオア回路23はスイッチ
し、ジョセフソン接合が有限抵抗状態となってデータ
“1"を抵抗R2側に出力する。つまりオア回路23は保持デ
ータを入力される１入力オア回路である。
ときクロックφ２のタイミングでオア回路23はスイッチ
し、ジョセフソン接合が有限抵抗状態となってデータ
“1"を抵抗R2側に出力する。つまりオア回路23は保持デ
ータを入力される１入力オア回路である。
オア回路23の出力抵抗R2はなるべく小さな値にした方
が電流を減衰させない。その下限はオア回路23が安定に
スイッチする電圧を生じる負荷抵抗値で決定され、60％
バイアス時に1mvを生ずる抵抗値として８Ωとする抵抗R
2を通って電流は第２のオア回路25のバイアス電流とな
るが、この抵抗R2による減衰量は略６％であり、第２の
オア回路25の動作に何ら問題はない。
が電流を減衰させない。その下限はオア回路23が安定に
スイッチする電圧を生じる負荷抵抗値で決定され、60％
バイアス時に1mvを生ずる抵抗値として８Ωとする抵抗R
2を通って電流は第２のオア回路25のバイアス電流とな
るが、この抵抗R2による減衰量は略６％であり、第２の
オア回路25の動作に何ら問題はない。
第２のオア回路25は２接合量子干渉素子（臨界電流値
0.2mA）であり、抵抗R2を通ったオア回路23の出力をバ
イアスとして供給され、かつ読み出しアドレス線26と磁
界結合している。読み出しアドレスはクロックφ１のタ
イミングで供給される。
0.2mA）であり、抵抗R2を通ったオア回路23の出力をバ
イアスとして供給され、かつ読み出しアドレス線26と磁
界結合している。読み出しアドレスはクロックφ１のタ
イミングで供給される。
オア回路25は第１のオア回路23の出力データ“1"によ
ってバイアスされ、かつ読み出しアドレスが供給された
ときにスイッチし、ジョセフソン接合が有限抵抗状態と
なってデータ“1"を出力し、このデータは抵抗R3（８
Ω）を介して第３のオア回路27に供給される。クロック
φ１とφ２とは位相差が120度で双方とも直流バイアス
されているため、オア回路23,25,夫々がスイッチする期
間は重なっている。また読み出しアドレス線26はオア回
路25に磁界結合しているので電流の消費はなく、読み出
しアドレス線26の長手方向（ワード線方向）に並んだメ
モリ回路に対してシリアル入力が可能であり、途中で増
幅する必要はない。
ってバイアスされ、かつ読み出しアドレスが供給された
ときにスイッチし、ジョセフソン接合が有限抵抗状態と
なってデータ“1"を出力し、このデータは抵抗R3（８
Ω）を介して第３のオア回路27に供給される。クロック
φ１とφ２とは位相差が120度で双方とも直流バイアス
されているため、オア回路23,25,夫々がスイッチする期
間は重なっている。また読み出しアドレス線26はオア回
路25に磁界結合しているので電流の消費はなく、読み出
しアドレス線26の長手方向（ワード線方向）に並んだメ
モリ回路に対してシリアル入力が可能であり、途中で増
幅する必要はない。
第３のオア回路27は入力感度の高いモディファイド・
バリアブル・スレッショールド・ロジック（MVTL）構成
である。これはオア回路23,25に対する入力が周回電
流、読み出しアドレスといった比較的大きなのに対し、
オア回路27には抵抗R3で減衰された信号が入力されるた
めである。オア回路27は読み出し線28の長手方向に複数
個直列接続されており、読み出し線28からクロックφ２
のタイミングでバイアスされており、オア回路25よりデ
ータ“1"を供給されるとクロックφ２のタイミングでス
イッチし、MVTL内のジョセフソン接合が有限抵抗状態と
なって、読み出し線28からデータ“1"が読み出される。
バリアブル・スレッショールド・ロジック（MVTL）構成
である。これはオア回路23,25に対する入力が周回電
流、読み出しアドレスといった比較的大きなのに対し、
オア回路27には抵抗R3で減衰された信号が入力されるた
めである。オア回路27は読み出し線28の長手方向に複数
個直列接続されており、読み出し線28からクロックφ２
のタイミングでバイアスされており、オア回路25よりデ
ータ“1"を供給されるとクロックφ２のタイミングでス
イッチし、MVTL内のジョセフソン接合が有限抵抗状態と
なって、読み出し線28からデータ“1"が読み出される。
このデータは読み出し線28を通って論理回路部（図示
せず）に供給され、ここで演算処理がなされ、その後、
クロックφ３のタイミングで保持すべきデータがデータ
線20に書き込み回路21のバイアスとして供給される。こ
れによってメモリ回路のデータが更新される。メモリ回
路よりのデータの読み出しはクロックφ１とφ２との重
なった期間であってメモリ回路へのデータの書き込みを
行なうクロックφ３との時間的な重なりはなく、レーシ
ングが防止される。
せず）に供給され、ここで演算処理がなされ、その後、
クロックφ３のタイミングで保持すべきデータがデータ
線20に書き込み回路21のバイアスとして供給される。こ
れによってメモリ回路のデータが更新される。メモリ回
路よりのデータの読み出しはクロックφ１とφ２との重
なった期間であってメモリ回路へのデータの書き込みを
行なうクロックφ３との時間的な重なりはなく、レーシ
ングが防止される。
オア回路23,25夫々の閾値特性は第４図に示す如く、
バイアス電流ibが有り、かつ単一の入力信号電流iaがあ
るときスイッチし、２つの入力信号があるときにスイッ
チするアンド理論動作に比して動作マージンが大であ
る。オア回路27についても同様に動作マージンが大であ
る。
バイアス電流ibが有り、かつ単一の入力信号電流iaがあ
るときスイッチし、２つの入力信号があるときにスイッ
チするアンド理論動作に比して動作マージンが大であ
る。オア回路27についても同様に動作マージンが大であ
る。
従ってバイアスのバラツキ及び入力信号のバラツキに
対する動作マージンは第５図の回路に比して大きく、誤
動作のおそれがない。
対する動作マージンは第５図の回路に比して大きく、誤
動作のおそれがない。
第２図の構成において、電力を消費するのは主に抵抗
R1であり、従来回路に比べると多少の電力消費は存在す
るが、メモリ回路数の増大に際して消費電力の増加は小
さくて済む。
R1であり、従来回路に比べると多少の電力消費は存在す
るが、メモリ回路数の増大に際して消費電力の増加は小
さくて済む。
なお、オア回路23又は25又は27を３接合SQUIDにより
構成しても良く、上記実施例に限定されない。
構成しても良く、上記実施例に限定されない。
上述の如く、本発明のジョセフソンメモリ回路によれ
ば、動作マージンを大きくとることができ、誤動作のお
それがなく、高速動作のジョセフソン集積回路が実現で
き、実用上きわめて有用である。
ば、動作マージンを大きくとることができ、誤動作のお
それがなく、高速動作のジョセフソン集積回路が実現で
き、実用上きわめて有用である。
第１図は本発明回路の原理図、 第２図はクロックの波形図、 第３図は本発明回路の等価回路図、 第４図はオア回路の閾値特性図、 第５図は従来回路の回路図、 第６図は読み出し回路の閾値特性図である。 図において、 21は書き込み回路、 21aは超伝導閉ループ、 23は第１のオア回路、 25は第２のオア回路、 27は第３のオア回路 を示す。
Claims (1)
- 【請求項１】書き込まれたデータをジョセフソン接合を
含む超伝導閉ループ（21a）の周回電流として保持する
書き込み回路（21）と、 該データの書き込みと異なるタイミングでバイアスを供
給され、超伝導閉ループ（21a）の周回電流によりスイ
ッチするジョセフソン接合を持つ第１のオア回路（23）
と、 該第１のオア回路（23）の出力データをバイアスとして
供給され、該データの書き込みと異なるタイミングで供
給される読み出しアドレスによりスイッチするジョセフ
ソン接合を持つ第２のオア回路（25）と、 該データの書き込みと異なるタイミングでバイアスを供
給され、該第２のオア回路（25）の出力データによりス
イッチするジョセフソン接合を持ち、読み出したデータ
を出力する第３のオア回路（27）とを有することを特徴
とするジョセフソンメモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267886A JPH0834061B2 (ja) | 1988-10-24 | 1988-10-24 | ジョセフソンメモリ回路 |
| EP89402903A EP0366530B1 (en) | 1988-10-24 | 1989-10-20 | Josephson memory circuit |
| DE68920118T DE68920118T2 (de) | 1988-10-24 | 1989-10-20 | Josephson-Speicherschaltung. |
| US07/426,074 US4974205A (en) | 1988-10-24 | 1989-10-23 | Josephson memory and read/write circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267886A JPH0834061B2 (ja) | 1988-10-24 | 1988-10-24 | ジョセフソンメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116090A JPH02116090A (ja) | 1990-04-27 |
| JPH0834061B2 true JPH0834061B2 (ja) | 1996-03-29 |
Family
ID=17450993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63267886A Expired - Lifetime JPH0834061B2 (ja) | 1988-10-24 | 1988-10-24 | ジョセフソンメモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4974205A (ja) |
| EP (1) | EP0366530B1 (ja) |
| JP (1) | JPH0834061B2 (ja) |
| DE (1) | DE68920118T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276493A (ja) * | 1990-03-26 | 1991-12-06 | Agency Of Ind Science & Technol | ジョセフソン・メモリ回路 |
| US5024993A (en) * | 1990-05-02 | 1991-06-18 | Microelectronics & Computer Technology Corporation | Superconducting-semiconducting circuits, devices and systems |
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| US5365476A (en) * | 1993-02-26 | 1994-11-15 | Digital Equipment Corporation | Three-port Josephson memory cell for superconducting digital computer |
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| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
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| US9613699B1 (en) | 2016-04-22 | 2017-04-04 | Microsoft Technology Licensing, Llc | Memory system with a content addressable superconducting memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1145820A (en) * | 1979-07-25 | 1983-05-03 | Hajime Yamada | Logic circuit with asymmetrical quantum interferometric circuits |
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| JPH0767077B2 (ja) * | 1986-10-14 | 1995-07-19 | 富士通株式会社 | ジョセフソン論理装置 |
-
1988
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