JPH01296492A - 超伝導メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ループ形の超伝導メモリセルに関し、 読み出し時の動作マージンを拡大することを目的とし、 書き込まれたデータを周回電流としてループ内に保持す
るメモリループと、該メモリループ内に周回電流が流れ
ているとき、所定のバイアス電流が供給されるとスイッ
チするセンスゲートと、該センスゲートのスイッチに応
答してスイッチする第１のＯＲゲートと、所定の読み出
しアドレス信号に従ってスイッチする第２のＯＲゲート
と、該第１および第２のＯＲゲートが双方ともスイッチ
すると、これに応答してスイッチするＡＮＤゲートと、
を備えて構成している。

〔産業上の利用分野〕

本発明は超伝導メモリセルに関し、特に、ループ形メモ
リセルに係り、読み出し時の動作マージン拡大を意図＋
７だ超伝導メモリセルに関する。

一般に超伝導体は常伝導体にはない優れた特長を有して
おり、例えば、超伝導体で形成された円環（ループ）内
の鎖交磁束がとびとびの値しかとり得ない磁束量子化と
呼ばれる性質や、２個の超伝導体を極めて近い距離に接
近させるとジョセフソン効果と呼ばれる超伝導体特有の
トンネル現象によって超伝導状態と常伝導状態の間のス
イッチング現象がみられる。

近時、このような超伝導体の特長を利用して種々の超高
速デバイスが試みられており、超伝導メモリセルもその
ひとつである。

〔従来の技術〕

第２図は従来の超伝導メモリセルの一例を示す図である
。ループ形メモリセル１は、第１の分岐路２ａおよび第
２の分岐路２ｂを有するストレージループ２と、第１の
分岐路２ａに挿入されるとともに、書き込みアドレス線
３が磁気結合された書き込みゲート４と、上記第２の分
岐路２ｂおよび読み出しアドレス線５が磁気結合された
センスゲート６と、を備えている。

なお、図中の略号りは書き込みデータ（論理゛′１″あ
るいは′０″）、ＷＡはループ形メモリセル１を指定す
る書き込みアドレス信号、ＲＡばループ形メモリセル１
を指定する読み出しアドレス信号、Ｒゆは読み出しモー
ド時に入力される読み出しイネーブル信号である。また
、図中の記号Ｘはジョセフソン接合Ｊ、〜、Ｊ５を示し
、各々の接合毎に適当な値の臨界電流１ｃ（接合が超伝
導状態から常伝導状態にスイッチするときのしきい値と
なる接合を流れる電流）が選ばれている。

このような構成において、データの書き込みおよび読み
出しの動作は以下の七おり行われる。

書主述〃 今、ループ形メモリセル１は“Ｏ”状態と仮定し、この
ループ形メモリセル１に１”を書き込む場合を考える。

まず、ＷＡが入力されることにより多数のループ形メモ
リセルの中からこのループ形メモリセル１が選択される
と、はぼ同時にＤ（書き込みデータ、この場合“１”）
が入力される。このｗａ　、Ｄ入力時においては、ＷＡ
は書き込みアドレス線３から磁気結合を介して書き込み
ゲート４に伝えられるのでＤの立上がりに比してわずか
に遅い。このため、ＷＡ、Ｄの入力過度期では書き込み
ゲート４のＪｌ”Ｊ３は超伝導状態にあり、Ｄは次式■
に示す超伝導ループの磁束保存側に従って第１の分岐路
２ａおよび第２の分岐路２ｂの双方に均等の電流（ＩＤ
　／２、但し、■、はＤによって流れる電流）となって
流れる。

Ｌａｘｌａ＝ＬｂｘＩｂ　　−−−−−−■但し、Ｌａ
、Ｌｂ：第１の分岐路２ａおよび第２の分岐路２ｂ各々
のり アクタンス Ｉａ、■ｂ＝第１の分岐路２ａおよび第２の分岐路２ｂ
を流れる電 流（１，／２） ＷＡが充分に立ぢ上がって書き込みゲート４にこのＷＡ
による誘起電流が流れると、Ｊ、〜Ｊ３がスイッチして
第１の分岐路２ａが開放される。

このため、第１の分岐路２ａを流れていたＩａは第２の
分岐路２ｂ側に流れ、第２の分岐路２ｂにはＩａ＋Ｉｂ
　（すなわちＩＤ）が流れる。

その結果、第１の分岐路２ａを流れる電流が０となり、
書き込みゲート４の電源が断たれ、書き込みゲート４の
Ｊ１〜Ｊ３は再び超伝導状態へと復帰する。これにより
、第１の分岐路２ａおよび第２分岐路２ｂが超伝導ルー
プを構成し、このループ内に次式■で示す周回電流■。

、ｒが流れる。

Ｉｃ１ｒ−２Φｏ　／　しΣＩ　ｏ　／　２・・・・・
・　　■但し、Φ０：磁束量子 Ｌ：Ｌａ＋Ｌｂ この状態でＤを０にすると、■。、ｒは、Ｉ　ｃｉｒ　
”＝　２Φｏ　／　Ｌ　−−−−＝■となって■。分が
取り除かれ、残ったＩ　ｃｉｒがストレージループ２内
に永久的に封じ込められる。

すなわち、ストレージループ２内にＩ　ｃｉｒが流れて
いる状態が論理“１”に対応する。

一方、論理゛０”の書き込みにおいては、ＷＡのみ人力
され、Ｄは占き込みデータが“′０゛′であることから
入力されない。前の状態が“０”であればなにも起こら
ずストレージループ２内はｏ°゛のままである。前の状
態が“１゛′であればＩ　ｃｉｒが流れている。Ｊ＋’
〜Ｊ３はＩ　ｅｉｒ　とｗＡとによってスイッチし、こ
のことにより、Ｉ　ｃｉｒはすみやかに０となる。よっ
て、ストレージループ２内は′０′′となる。

吠う一■ｕ 読み出し動作は、まず、センスゲート６のＪ４、Ｊ５に
Ｒ４によるバイアス電流ＩＢを供給することから始まる
。次いで、このループ形メモリセル１を選択するための
ＲＡが入力されると、センスゲ−１・６のＪ４１．Ｊ５
にはＲＡの入力に伴う制御電流ＩＣＴが流れる。今、セ
ンスゲ−１・６のＪ４．４ｙ５には（ＩＢ＋Ｉｃｒ）が
流れているが、まだ臨界電流１ｃ以下なのでスイッチし
ない。このとき、スＩ・レージループ２に“１”が書き
込まれていると（Ｉ　ｃｉｒが流れていると）、センス
ゲート６のＪ４、Ｊ５には上記■８およびＩＣＴに加え
て、さらに■。、ｒに伴う情報電流１ｄも流れ、これら
（Ｉ　Ｂ　＋　ＩｃＴ＋　Ｉ　ｄ）によって、Ｊ４、Ｊ
５が電圧状態にスイッチする。このように、センスゲー
ト６のスイッチ動作は、ストレージループ２の書き込み
情報に対応（スイッチ動作あり→　“１”、スイッチ動
作なし−“０”）し、このスイッチ動作をモニタするこ
とにより、書き込み情報を読み出すことができる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の超伝導メモリセルにあ
っては、センスゲート６にＩＢおよびＩＣＴの２つの電
流を流し、これに加算されるＩｄの大きさに依って情報
の“１”、“０”を読み出す構成となっていたため１．
ｙ４、Ｊ５の臨界電流ＩＣの設定にあたっては、（ＩＢ
＋Ｉ。Ｔ）を超え、かつ、（Ｉ　Ｂ　＋　Ｉｃｔ＋　Ｉ
　ｄ）以下にしなければならないが、実際には、ＩＢ、
ＩＣＴ、Ｉｄの各々の大きさを厳密に設定することは極
めて困難であり、また、Ｉｃにもある程度のバラツキが
避げられないので、読み出し時の動作マージンを広くと
ることができないといった問題点があった。

本発明は、このような問題点に鑑みてなされたもので、
センスゲートに流し込む電流をバイアス電流（従来のＩ
Ｂに相当）と情報電流（従来のＩｄに相当）の２つにす
ることにより、読み出し時の動作マージンを拡大した超
伝導メモリセルを提供することを目的としている。

〔課題を解決するだめの手段〕

本発明では、上記目的を達成するために、書き込まれた
データを周回電流としてループ内に保持するメモリルー
プと、該メモリループ内に周回電流が流れているとき、
所定のバイアス電流が供給されるとスイッチするセンス
ゲートと、該センスゲートのスイッチに応答してスイッ
チする第１のＯＲゲート・と、所定の読み出しアドレス
信号に従ってスイッチする第２のＯＲゲートと、該第１
および第２のＯＲゲートが双方ともスイッチすると、こ
れに応答してスイッチするＡＮＤゲートと、を備えて構
成している。

〔作　用〕

本発明では、メモリループ内に周回電流が流れている状
Ｂ（情報“１”が書き込まれている）で、所定のバイア
ス電流がセンスゲートに供給されると、該センスゲート
がスイッチ状態に転移して、その結果、情報“１”が読
み出される。

すなわち、センスゲートに流し込む電流は、所定のバイ
アス電流（従来のＩＢに相当）および周回電流に伴う情
報電流（従来のＩｄに相当）の２つとなり、従来の３つ
の電流（ＩＢ、ＩｏＴ、、Ｉｄ）に比して、上記２つの
電流値の設定に伴う誤差は少ないから、臨界電流Ｉｃ（
ジョセフソン接合のしきい値）の設計余裕幅が増し、動
作マージンを拡大することができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図は本発明に係る超伝導メモリセルの−実施例を示
す図であり、多数のループ形メモリセルで構成された超
伝導メモリ装置に適用した例である。

第１図において、１０は多数のうちの１つのメモリセル
である。メモリセル１０は、第１の分岐路１１ａおよび
第２の分岐路１１ｂを有するストレージループ（メモリ
ループ）１１と、第１の分岐路１１ａに挿入されるとと
もに、書き込みアドレス線１２が磁気結合された書き込
みゲー目３と、第２の分岐路１１ｂが磁気結合された第
１の読み出しゲート（センスゲ−１−）１４と、第１の
ＯＲゲート１５や第２のＯＲゲート１６およびＡＮＤゲ
ート１７を含むＭＴＶＬ　（ｍｏｄｉｆｉｅｄ　ｖａｒ
ｉａｂｌｅ　ｔｈｒｅｓｈｏｌｄ　ｌｏｇｉｃ）ユニ７
トセル１８と、第２の読み出しゲーロ９と、を有して構
成されている。

なお、図中の略号ＤＡＴＡはクロックφ３のタイミング
で必要に応じて入力される書き込みデータ（論理パ１”
あるいは“０”）、ＷＡＤＲ３は書き込み時に必要に応
じてごのメモリセル１０を指定する書き込みアドレス信
号（タイミングφ３で入力される）　、ＲＡＤＲ３は読
み出し時に必要に応してこのメモリセル１０を指定する
読み出しアドレス信号（タイミングφ１で入力される）
　、ＲＢＩＡＳは読み出し動作時にタイミングφ２で入
力される読み出しバイアス、ＲＥＮＢＬＥは読み出し動
作時にタイミングφ２で入力される読み出しイネーブル
信号である。上記クロックφ、〜φ３はφｌ、φ２、φ
３、の順でタイミングが取られており、かつ、各クロッ
ク間の位相差は１２０６である。

図中の記号Ｘはジョセフソン接合ＪＩＧ〜Ｊ１８を示し
、各々の接合毎に適当な臨界電流が選ばれている。また
、Ｒ＋ｏ〜Ｒ，６は抵抗、ＬＩＯ％　ＬＩＯ’　〜Ｌ＋
４、Ｌ１４′はそれぞれ同一の添字同士が組となった磁
気結合用のりアクタンスを表わしている。

次に作用を説明する。

上記構成において、例えば、書き込みゲート４およびセ
ンスゲ−Ｉ・６内のジョセフソン接合ＪＩＯ〜Ｊ１４の
臨界電流を、Ｊｉｏ−０，１ｍＡ、Ｊ　１１−０．２ｍ
Ａ、Ｊ＋ｚ→０．１ｍＡ、Ｊ＋ａ→０．１ｍＡ、Ｊ、。

→０．１ｍＡとし、ストレージループ２内の周回型流１
　ｃｉｒを、■ｏｉｒ　　”　０．２ｍＡとした場合の
書き込みおよび読み出しの動作について説明する。

書未込み働詐 今、スＩ・レージループ１１内の■。、ｒが０であると
き、すなわち、“０゛が書ぎ込まれている場合にクロッ
クφ３のタイミングでＤＡＴＡおよびＷＡＤＲ５が入力
されると、まず、ＤＡＴＡにより第１の分岐路１１ａお
よび第２の分岐路１１ｂにほぼ等値の電流が流れる。次
いで、ｗＡＤＲ８がＬＩＯ％　ＬｌｌがらＬＩ０′、Ｌ
１１′に磁気的に伝えられ、これにより、書き込めゲー
ト１３のＪｉｏ−Ｊ＋□が電圧状態にスイッチし、第１
の分岐路１１ａを流れていた電流は、第２の分岐路１１
ｂの電流に加算され、第１の分岐路１１ａの電流が０と
なる。この結果、書き込めゲート１３のＪＩＧ”’ＪＩ
４は再び超伝導状態に復帰し、第１の分岐路１１ａおよ
び第２の分岐路１１ｂからなる超伝導ループが形成され
、このループ内に周回電流■。ｉｒ　　Ｃ本実施例の場
合０．２ｍ　Ａ　）が流れる。’−，（’）　Ｉ　ｃｉ
ｒはＤＡＴＡやｗＡＩ、Ｒ３をｏにした後もほぼ永久的
に流れ続け、ストレージループ１１内に“１”を保持す
る。なお、“０゛の書き込みは、従来例で説明したもの
と同様の動作で実現される。

開み偶麦 ストレージループ１１内に情報゛１”が　書き込まれて
いる場合において、まず、ＲＡＤＲ３がクロックφ１の
タイミングで第２のＯＲゲート１６に加えられると、第
２の○Ｒゲー目６はクロックψ２のタイミングで加えら
れたＲＢＩＡＳによりゲートをスイッチし、ＡＮＤケ゛
−１−１７に出力電流■、を供給する。このとき、ＡＮ
Ｄゲート１７は１１のみでは超伝導状態を維持するよう
になっており、Ａ点の電位を０■に保つ。

一方、上記クロックψ２のタイミングで入力されたＲ＋
＋＋ＡＳは、第１の読み出しゲート１４にも供給されて
おり、第１の読み出しゲート１４にはこのＲ［１１ＡＳ
によるバイアス電流ＩＢと、ストレージループ１１内の
周回電流■。、ｒによってり、２′に生じた情報電流１
ｄとの和が流れることになる。

今、（ＩＢ＋Ｉｄ）の値がＪＩ３１、Ｊ１４の臨界電流
を超えていた場合、Ｊ１３１、Ｊ１４がスイッチし、第
１の読み出しゲー１−１４の出力側Ｂ点の電位が上屑す
る。

ごこて、第１の読め出しゲー）１４に流れる電流は、情
報“′１パの読ゐ出し肋において、ＩＴ３とＩｄであり
、また、ストレージループ１１に情報が書き込まれてい
ないとき（ずなわぢ、情報“Ｏ゛）には、ＩＢのみとな
る。したがって、情報″１”と“′０゛では、それぞれ
“′１”−Ｉｄ＋ＩＢ、Ｏ”　−［Ｂとなり１、Ｊ１３
、Ｊ１４の臨界電流の値をこれらＩ　ｄ　＋　Ｉ　Ｂお
よびＩＢの間に収めるように適当に設定すればよいこと
になる。このことは、従来の臨界電流の設定がＩＢ、Ｉ
Ｃ？およびＩｄの３つの電流を考慮するごとに比べ、２
つの電流（ＩＩ３、Ｉｄ）の考慮でよいので、Ｌ１□、
Ｌ、２′、ＪＩ３、ＪＩ４などをはじめとした超伝導回
路各部の設計に余裕を持たせることができ、結局、動作
マージンを拡大して安定した回路動作を得ることができ
る。

再び読み出し動作の説明に戻り、Ｉ　Ｂ　−１−Ｉ　ｄ
によって第１の読み出しゲート１４がスイッチし、Ｂ点
の電位が上昇すると、Ｂ点に接続された第１の○Ｒゲー
ト１５がスイッチしてＡＮＤゲーＩ・１７に出力電流■
２を供給する。ＡＮＤゲート１７には既にＩ、が供給さ
れているので、ＡＮＤゲート１７はこれらＩ、および■
２の加算値（１２−＋−１２）の供給によってスイッチ
する。これによりＡ点の電位が上昇し、Ｌ１２、Ｌ１２
からＬ１３′、Ｌ１４′に制御電流が流し込まれる。。

その結果、第２の読み出しゲート１９のＪ１７、Ｊｌｌ
ｌがストレージループ１１の書き込み情報“１”に応し
てスイッチすることとなり、このスイッチ状態をモニタ
ーすることで、メモリセル１０の情報が読み出される。

このように本実施例では、第１の読ゐ出しゲーＨ４に流
れる電流をＩＢおよびｌｄの２つ（但し、“１”のＲｈ
出し時）としているので、第１の読み出しゲー目４の設
計（例えば、ＪＩ３、ＪＩ４のしきい値）に余裕を持た
せることができる。すなわち、読み出し時の動作マージ
ンを拡大することができ、回路動作を安定することがで
きる。

〔発明の効果〕

本発明によれば、センスゲートに流し込む電流を、バイ
アス電流と情報電流の２つにしているので、読み出し時
の動作マージンを拡大することができ、回路動作の安定
した超伝導メモリセルを実現することができる。

【図面の簡単な説明】

第１図は本発明に係る超伝導メモリセルの一実施例を示
すその構成図、 第２図は従来の超伝導メモリセルを示すその構成図であ
る。 １１・・・・・・ストレージループ（メモリーループ）
、１４・・・・・・第１の読み出しゲート（センスゲー
ト）、１５・・・・・・第１のＯＲゲート、 １６・・・・・・第２のＯＲゲート、 １７・・・・・・ＡＮＤゲーｌ−０

Claims (1)

1. 【特許請求の範囲】 書き込まれたデータを周回電流としてループ内に保持す
   るメモリループと、 該メモリループ内に周回電流が流れているとき、所定の
   バイアス電流が供給されるとスイッチするセンスゲート
   と、 該センスゲートのスイッチに応答してスイッチする第１
   のＯＲゲートと、 所定の読み出しアドレス信号に従ってスイッチする第２
   のＯＲゲートと、 該第１および第２のＯＲゲートが双方ともスイッチする
   と、これに応答してスイッチするＡＮＤゲートと、 を備えたことを特徴とする超伝導メモリセル。