JPH05799B2 - - Google Patents
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- JPH05799B2 JPH05799B2 JP57027611A JP2761182A JPH05799B2 JP H05799 B2 JPH05799 B2 JP H05799B2 JP 57027611 A JP57027611 A JP 57027611A JP 2761182 A JP2761182 A JP 2761182A JP H05799 B2 JPH05799 B2 JP H05799B2
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- 210000004027 cell Anatomy 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
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- 230000000996 additive effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
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Description
【発明の詳細な説明】
本発明は少なくとも一つの情報を循環電流の形
で記憶するジヨセフソン記憶回路に関する。より
具体的には、本発明に記憶された２進情報を非破
壊的に読み出す（以下NDROという）ことので
きるジヨセフソン記憶回路に関する。更に特定す
れば、本発明は上記記憶装置において超伝導ルー
プを形成している分枝の対の１つに１つの書き込
みゲートを有するジヨセフソンNDRO記憶回路
に関するものである。
で記憶するジヨセフソン記憶回路に関する。より
具体的には、本発明に記憶された２進情報を非破
壊的に読み出す（以下NDROという）ことので
きるジヨセフソン記憶回路に関する。更に特定す
れば、本発明は上記記憶装置において超伝導ルー
プを形成している分枝の対の１つに１つの書き込
みゲートを有するジヨセフソンNDRO記憶回路
に関するものである。
ジヨセフソンNDRO記憶回路は例えば文献ジ
ヤーナルオブアプライドフイジツクス誌
（Journal of Applied Physics）Vol50No.
12December1979.PP.8143〜8168を参照すればわ
かるように、当業者には広く知られている。
ヤーナルオブアプライドフイジツクス誌
（Journal of Applied Physics）Vol50No.
12December1979.PP.8143〜8168を参照すればわ
かるように、当業者には広く知られている。
第１図はジヨセフソンNDRO記憶回路の従来
例の一つを説明するための図である。この例では
超伝導ループ２に循環電流Icircが保持されてい
るか否かで２進情報を記憶させるジヨセフソン
NDRO記憶回路の２×２アレイを示す。
例の一つを説明するための図である。この例では
超伝導ループ２に循環電流Icircが保持されてい
るか否かで２進情報を記憶させるジヨセフソン
NDRO記憶回路の２×２アレイを示す。
循環電流IcircをＡの転伝導ループ２に保持さ
せる為には、Ａに関係する列ライン５にバイアス
電流IYとＡに関係する制御線６と７にそれぞれ制
御電流IY′とIXとをそれぞれＡに関係する電源１
１，１２，１３から同時に流す。この事によりＡ
の記憶セル１が指定され、且つ上記制御線６と７
をそれぞれ流れる制御電流IY′とIXはそれぞれＡ
のスイツチ素子９に制御磁界を与えるように結合
されており、制御電流IY′とIXを同時に流す事に
よりＡの記憶セル１に含まれるスイツチ素子９は
一時電圧状態になる。その結果Ａの超伝導閉ルー
プ２に注入された電流IYの内Ａのスイツチ素子９
を含む分枝３に流れる最低駆動電流Iminを差し
引いた残りはＡのスイツチ素子９を含まない分枝
４に流れ、しかる後にIY，IY′とIXを０にすればＡ
の超伝導閉ループ２内に時計回りの循環電流
Icircを保持する。
せる為には、Ａに関係する列ライン５にバイアス
電流IYとＡに関係する制御線６と７にそれぞれ制
御電流IY′とIXとをそれぞれＡに関係する電源１
１，１２，１３から同時に流す。この事によりＡ
の記憶セル１が指定され、且つ上記制御線６と７
をそれぞれ流れる制御電流IY′とIXはそれぞれＡ
のスイツチ素子９に制御磁界を与えるように結合
されており、制御電流IY′とIXを同時に流す事に
よりＡの記憶セル１に含まれるスイツチ素子９は
一時電圧状態になる。その結果Ａの超伝導閉ルー
プ２に注入された電流IYの内Ａのスイツチ素子９
を含む分枝３に流れる最低駆動電流Iminを差し
引いた残りはＡのスイツチ素子９を含まない分枝
４に流れ、しかる後にIY，IY′とIXを０にすればＡ
の超伝導閉ループ２内に時計回りの循環電流
Icircを保持する。
循環電流IcircをＡの超伝導ループ２に保持し
ない状態を実現する為にはＡに関係する列ライン
５にバイアス電流IYを流す事なくＡに関係する制
御線６と７にそれぞれ制御電流IY′とIXとをそれ
ぞれＡに関係する電流１２，１３から同時に流し
た後制御電流IY′とIXを０にする。その結果Ａの
超伝導閉ループ２に循環電流Icircは残らない。
ない状態を実現する為にはＡに関係する列ライン
５にバイアス電流IYを流す事なくＡに関係する制
御線６と７にそれぞれ制御電流IY′とIXとをそれ
ぞれＡに関係する電流１２，１３から同時に流し
た後制御電流IY′とIXを０にする。その結果Ａの
超伝導閉ループ２に循環電流Icircは残らない。
Ａの超伝導閉ループ２に循環電流Icircが保持
されている状態はＡに関係する列ライン５に電流
IYをＡに関係する読み出し線８に電流ISをそれぞ
れ同時に流し、Ａの記憶セル１を指定すれば、Ａ
の分枝４を流れる電流（１−Ｋ）IYと上記循環電
流Icircとの和電流（１−Ｋ）IY＋Icircの作る磁
界によりＡの分枝４と電磁的に結合しているＡの
スイツチ素子１０を電圧状態とし、この状態がＡ
に関係する検出器１５により検出されて読み取ら
れる。但し、Ｋ≡（分枝４の自己インダクタン
ス）／（分枝３と分枝４の自己インダクタンスの
和）である。
されている状態はＡに関係する列ライン５に電流
IYをＡに関係する読み出し線８に電流ISをそれぞ
れ同時に流し、Ａの記憶セル１を指定すれば、Ａ
の分枝４を流れる電流（１−Ｋ）IYと上記循環電
流Icircとの和電流（１−Ｋ）IY＋Icircの作る磁
界によりＡの分枝４と電磁的に結合しているＡの
スイツチ素子１０を電圧状態とし、この状態がＡ
に関係する検出器１５により検出されて読み取ら
れる。但し、Ｋ≡（分枝４の自己インダクタン
ス）／（分枝３と分枝４の自己インダクタンスの
和）である。
循環電流Icircが保持されていない状態はＡに
関係する列ライン５に電流IYをＡに関係する読み
出し線８に電流ISをそれぞれ同時に流しＡの記憶
セル１を指定すれば、Ａの分枝４を流れる電流
（１−Ｋ）IYのみの作る磁界によりＡの分枝４と
電磁的に結合しているＡのスイツチ素子１０は零
電圧状態を維持し、この状態がＡに関係する検出
器１５により検出されて読み取られる。
関係する列ライン５に電流IYをＡに関係する読み
出し線８に電流ISをそれぞれ同時に流しＡの記憶
セル１を指定すれば、Ａの分枝４を流れる電流
（１−Ｋ）IYのみの作る磁界によりＡの分枝４と
電磁的に結合しているＡのスイツチ素子１０は零
電圧状態を維持し、この状態がＡに関係する検出
器１５により検出されて読み取られる。
すなわち従来技術では行ラインとしては制御電
流IXを流す為の制御線７と読み出し電流ISを流す
為の読み出し線８の２本を設置し、それぞれのラ
インに電源を必要とし複雑な回路構成であつた。
流IXを流す為の制御線７と読み出し電流ISを流す
為の読み出し線８の２本を設置し、それぞれのラ
インに電源を必要とし複雑な回路構成であつた。
本発明の目的は従来例の回路機能を維持しなが
ら回路構成を簡略せしめた新現なるジヨセフソン
記憶回路を提供する事にある。
ら回路構成を簡略せしめた新現なるジヨセフソン
記憶回路を提供する事にある。
本発明によれば、第１の分枝と第２の分枝から
成る超伝導閉ループと、上記第１の分枝中に配置
されたジヨセフソン電流を流しうる第１のスイツ
チ素子と上記第１のスイツチ素子と電磁的に結合
するように配置された複数の制御線と上記第２の
分枝と電磁的に結合するように配置されたジヨセ
フソン電流を流しうる第２のスイツチ素子とから
成り、上記第１のスイツチ素子を書き込みゲート
として用いて、絶対値が等しく流れる向きの異な
る循環電流としてかあるいは循環電流の有無とし
て２進情報を上記超伝導閉ループに貯え、第１の
方向のバイアス電流に対しては上記循環電流の有
無にかかわらず零電圧状態を維持し、第１の方向
と逆向きのバイアス電流に対しては上記循環電流
のない場合は零電圧状態を維持し、上記循環電流
のある場合は電圧状態となる特性を有する上記第
２のスイツチ素子を読み出しゲートとして用いる
ジヨセフソン記憶装置に於いて上記第１のスイツ
チ素子の上記制御線の内の少なくとも一本の制御
線内に上記第２のスイツチ素子を配置した事を特
徴とするジヨセフソン記憶回路が得られる。
成る超伝導閉ループと、上記第１の分枝中に配置
されたジヨセフソン電流を流しうる第１のスイツ
チ素子と上記第１のスイツチ素子と電磁的に結合
するように配置された複数の制御線と上記第２の
分枝と電磁的に結合するように配置されたジヨセ
フソン電流を流しうる第２のスイツチ素子とから
成り、上記第１のスイツチ素子を書き込みゲート
として用いて、絶対値が等しく流れる向きの異な
る循環電流としてかあるいは循環電流の有無とし
て２進情報を上記超伝導閉ループに貯え、第１の
方向のバイアス電流に対しては上記循環電流の有
無にかかわらず零電圧状態を維持し、第１の方向
と逆向きのバイアス電流に対しては上記循環電流
のない場合は零電圧状態を維持し、上記循環電流
のある場合は電圧状態となる特性を有する上記第
２のスイツチ素子を読み出しゲートとして用いる
ジヨセフソン記憶装置に於いて上記第１のスイツ
チ素子の上記制御線の内の少なくとも一本の制御
線内に上記第２のスイツチ素子を配置した事を特
徴とするジヨセフソン記憶回路が得られる。
以下図面を参照して本発明を詳細に説明する。
本発明の原理はそれぞれ第２図ａ，ｂに示す制
御特性、すなわち イ 制御電流（１−Ｋ）IYと（１−Ｋ）IY＋Icirc
に対して零電圧状態にあるバイアス電流IX1を
含むバイアス電流の領域と、制御電流（１−
Ｋ）IYに対して零電圧状態にあり制御添流（１
−Ｋ）IY＋Icircに対して電圧状態にあるバイア
ス電流IX0を含むバイアス電流の領域とを有す
る特性（第２図ｂ） ロ 上記バイアス電流IX0を制御電流としてこれ
に対して零電圧状態にあり、制御電流IX1＋IY′
に対して電圧状態にある特性（第２図ａ） を有する２つのスイツチ素子を第３図に示す如く
配置し、超伝導閉ループ２内の第一の分枝３内に
特性(ロ)を有するスイツチ素子９で書き込みゲート
を設け、更に上記書き込みスイツチ素子９と電磁
的に結合した制御線６及び１６を設け、更にその
内の一つの制御線内に上記超伝導ループ２内の第
二の分枝４と電磁的に結合し、且つ特性(イ)を有す
るスイツチ素子１０を読み出しゲートとして設け
る事にある。但し、IYは列ライン５を流れ超伝導
閉ループ２に流入するバイアス電流であり、Ｋは
（分枝４の自己インダクタンス）／（分枝３と分
枝４の自己インダクタンスの和）より求まる回路
定数であり、Icircは超伝導閉ループ２に保持さ
れる循環電流であり、IX0は読み出し時に行ライ
ン１６を流れる電流であり、IX1は書き込み時に
行ライン１６を流れる電流であり、IY′は列ライ
ン６を流れる制御電流である。
御特性、すなわち イ 制御電流（１−Ｋ）IYと（１−Ｋ）IY＋Icirc
に対して零電圧状態にあるバイアス電流IX1を
含むバイアス電流の領域と、制御電流（１−
Ｋ）IYに対して零電圧状態にあり制御添流（１
−Ｋ）IY＋Icircに対して電圧状態にあるバイア
ス電流IX0を含むバイアス電流の領域とを有す
る特性（第２図ｂ） ロ 上記バイアス電流IX0を制御電流としてこれ
に対して零電圧状態にあり、制御電流IX1＋IY′
に対して電圧状態にある特性（第２図ａ） を有する２つのスイツチ素子を第３図に示す如く
配置し、超伝導閉ループ２内の第一の分枝３内に
特性(ロ)を有するスイツチ素子９で書き込みゲート
を設け、更に上記書き込みスイツチ素子９と電磁
的に結合した制御線６及び１６を設け、更にその
内の一つの制御線内に上記超伝導ループ２内の第
二の分枝４と電磁的に結合し、且つ特性(イ)を有す
るスイツチ素子１０を読み出しゲートとして設け
る事にある。但し、IYは列ライン５を流れ超伝導
閉ループ２に流入するバイアス電流であり、Ｋは
（分枝４の自己インダクタンス）／（分枝３と分
枝４の自己インダクタンスの和）より求まる回路
定数であり、Icircは超伝導閉ループ２に保持さ
れる循環電流であり、IX0は読み出し時に行ライ
ン１６を流れる電流であり、IX1は書き込み時に
行ライン１６を流れる電流であり、IY′は列ライ
ン６を流れる制御電流である。
以下実例をあげて説明する。第４図に本発明に
よるジヨセフソンNDRO記憶装置の２×２アレ
イを示す。
よるジヨセフソンNDRO記憶装置の２×２アレ
イを示す。
スイツチ素子９及び１０はそれぞれ第２図ａ，
ｂの制御特性を持つように設計される。Ａの記憶
状態によらずＡの超伝導閉ループ２に循環電流
Icircを流すにはＡの超伝導閉ループ２を含む記
憶セル１に作用するバイアス電流IY及び制御電流
IX1とIY′を同時にそれぞれＡに関係する列ライン
５及び制御線１６，６に流し、Ａのスイツチ素子
９の制御特性によりＡのスイツチ素子を一時電圧
状態としてIYからＡのスイツチ素子９の最低駆動
電流Iminを差し引いた残りの電流IY−IminをＡ
の分枝４に流した後上記バイアス電IY及び制御電
流IXとIY′を全て０にする。
ｂの制御特性を持つように設計される。Ａの記憶
状態によらずＡの超伝導閉ループ２に循環電流
Icircを流すにはＡの超伝導閉ループ２を含む記
憶セル１に作用するバイアス電流IY及び制御電流
IX1とIY′を同時にそれぞれＡに関係する列ライン
５及び制御線１６，６に流し、Ａのスイツチ素子
９の制御特性によりＡのスイツチ素子を一時電圧
状態としてIYからＡのスイツチ素子９の最低駆動
電流Iminを差し引いた残りの電流IY−IminをＡ
の分枝４に流した後上記バイアス電IY及び制御電
流IXとIY′を全て０にする。
以上の過程においてスイツチ素子１０は第２図
ｂに示す制御特性により零電圧状態を維持する。
Ａの記憶状態によらずＡの超伝導閉ループ２に循
環電流Icircを流さない為にはＡの超伝導閉ルー
プ２を含む記憶セル１に作用する制御電流IX1と
IY′のみを流し、バイアス電流IYを流さずにおく。
その結果Ａのスイツチ素子９はその制御特性によ
り電圧状態になつてもＡの超伝導閉ループ２内に
流れ込む電流がないので制御電流IXとIY′を全て
０にした後に該超伝導閉ループ２内に循環電流は
存在しない。
ｂに示す制御特性により零電圧状態を維持する。
Ａの記憶状態によらずＡの超伝導閉ループ２に循
環電流Icircを流さない為にはＡの超伝導閉ルー
プ２を含む記憶セル１に作用する制御電流IX1と
IY′のみを流し、バイアス電流IYを流さずにおく。
その結果Ａのスイツチ素子９はその制御特性によ
り電圧状態になつてもＡの超伝導閉ループ２内に
流れ込む電流がないので制御電流IXとIY′を全て
０にした後に該超伝導閉ループ２内に循環電流は
存在しない。
Ａの超伝導閉ループ２内に循環電流Icircが流
れているか否かを判定する読み出しは該超伝導閉
ループ２を含む記憶セル１に作用するバイアス電
流IYと制御電流IX0を同時にそれぞれＡに関係する
列ライン５と行ライン１６に流す。その結果循環
電流Icircが保持されている場合はＡの分枝４に
流れる電流は（１−Ｋ）IY＋IcircとなりＡのスイ
ツチ素子１０は第２図ｂに示す制御特性により電
圧状態になり、あるいは循環電流Icircが保持さ
れていなければＡの分枝４に流れる電流は（１−
Ｋ）IYでスイツチ素子１０は第２図ｂに示す制御
特性により零電圧状態を維持し、この二つの状態
がＡに関係する検出器１５で弁別される。
れているか否かを判定する読み出しは該超伝導閉
ループ２を含む記憶セル１に作用するバイアス電
流IYと制御電流IX0を同時にそれぞれＡに関係する
列ライン５と行ライン１６に流す。その結果循環
電流Icircが保持されている場合はＡの分枝４に
流れる電流は（１−Ｋ）IY＋IcircとなりＡのスイ
ツチ素子１０は第２図ｂに示す制御特性により電
圧状態になり、あるいは循環電流Icircが保持さ
れていなければＡの分枝４に流れる電流は（１−
Ｋ）IYでスイツチ素子１０は第２図ｂに示す制御
特性により零電圧状態を維持し、この二つの状態
がＡに関係する検出器１５で弁別される。
この場合Ａに関係する行ライン１６に電流IX0
を流してもＡのスイツチ素子９は第２図ａに示す
制御特性によりスイツチする事はない。以上の結
果ジヨセフソンNDROメモリ回路の機能を維持
した上で配線の本数とそれに対応する電源の個数
を減らして回路構成を簡略せしめる事が出来る。
を流してもＡのスイツチ素子９は第２図ａに示す
制御特性によりスイツチする事はない。以上の結
果ジヨセフソンNDROメモリ回路の機能を維持
した上で配線の本数とそれに対応する電源の個数
を減らして回路構成を簡略せしめる事が出来る。
第６図に本発明の他の好ましい実施例として記
憶すべき２進情報が循環電流の向きによるジヨセ
フソンNDRO記憶回路の２×２アレイを示す。
スイツチ素子９及び１０はそれぞれ第５図ａ，ｂ
の制御特性を持つように設計される。Ａの記憶状
態によらずＡの超伝導閉ループ２に時計回りの
Icirc（以下＋Icircという）を流す為にはＡに関係
する制御線１８と行ライン１６に制御電流ID及び
IX1とＡに関係する列ライン５にバイアス電流IYを
同時に流しＡのスイツチ素子９の制御特性に従つ
てＡのスイツチ素子９を一時電圧状態としバイア
ス電流IYからＡのスイツチ素子９の最低駆動電流
Iminを差し引いた残りの電流IY−IminをＡの分
枝４に流しその後制御電流ID及びIXとバイアス電
流IYとを全て０とする。Ａの記憶状態によらずＡ
の超伝導閉ループ２に反時計回りの循環電流
Icirc（以下−Icircという）を流す為にはＡに関係
する制御線１８と行ライン１６に制御電流ID及び
IX1とＡと関係する列ライン５にバイアス電流−IY
と同時に流しＡのスイツチ素子９の制御特性に従
つてＡのスイツチ素子９を一時電圧状態とし、バ
イアス電流−IYからＡのスイツチ素子９の最低駆
動電流−Iminを差し引いた残りの電流−（IY−
Imin）をＡの分枝４に流した後制御電流ID及びIX
とバイアス電流−IYを全て０とする。以上の過程
においてスイツチ素子１０は第５図ｂに示す制御
特性により零電圧状態を維持する。Ａの超伝導閉
ループ２に循環電流Icircが保持されているか否
かを判定するにはＡに関係する列ライン５にバイ
アス電流IY、Ａに関係する行ライン１６に読み出
し電流IX0と同時に流しその結果＋Icircが保持さ
れている場合はＡの分枝４に（１−Ｋ）IY＋Icirc
の電流が流れスイツチ素子１０は第５図ｂに示す
制御特性に従つて電圧状態となり−Icircが保持
されている場合はＡの分枝４に（１−Ｋ）IY−
Icircの電流が流れスイツチ素子は零電圧状態を
維持しこの二つの状態がＡに関係する検出器１５
で弁別される。この場合Ａに関係する行ライン１
６に電流IX0を流してもＡのスイツチ素子９は第
５図ａに示す制御特性によりスイツチする事はな
い。
憶すべき２進情報が循環電流の向きによるジヨセ
フソンNDRO記憶回路の２×２アレイを示す。
スイツチ素子９及び１０はそれぞれ第５図ａ，ｂ
の制御特性を持つように設計される。Ａの記憶状
態によらずＡの超伝導閉ループ２に時計回りの
Icirc（以下＋Icircという）を流す為にはＡに関係
する制御線１８と行ライン１６に制御電流ID及び
IX1とＡに関係する列ライン５にバイアス電流IYを
同時に流しＡのスイツチ素子９の制御特性に従つ
てＡのスイツチ素子９を一時電圧状態としバイア
ス電流IYからＡのスイツチ素子９の最低駆動電流
Iminを差し引いた残りの電流IY−IminをＡの分
枝４に流しその後制御電流ID及びIXとバイアス電
流IYとを全て０とする。Ａの記憶状態によらずＡ
の超伝導閉ループ２に反時計回りの循環電流
Icirc（以下−Icircという）を流す為にはＡに関係
する制御線１８と行ライン１６に制御電流ID及び
IX1とＡと関係する列ライン５にバイアス電流−IY
と同時に流しＡのスイツチ素子９の制御特性に従
つてＡのスイツチ素子９を一時電圧状態とし、バ
イアス電流−IYからＡのスイツチ素子９の最低駆
動電流−Iminを差し引いた残りの電流−（IY−
Imin）をＡの分枝４に流した後制御電流ID及びIX
とバイアス電流−IYを全て０とする。以上の過程
においてスイツチ素子１０は第５図ｂに示す制御
特性により零電圧状態を維持する。Ａの超伝導閉
ループ２に循環電流Icircが保持されているか否
かを判定するにはＡに関係する列ライン５にバイ
アス電流IY、Ａに関係する行ライン１６に読み出
し電流IX0と同時に流しその結果＋Icircが保持さ
れている場合はＡの分枝４に（１−Ｋ）IY＋Icirc
の電流が流れスイツチ素子１０は第５図ｂに示す
制御特性に従つて電圧状態となり−Icircが保持
されている場合はＡの分枝４に（１−Ｋ）IY−
Icircの電流が流れスイツチ素子は零電圧状態を
維持しこの二つの状態がＡに関係する検出器１５
で弁別される。この場合Ａに関係する行ライン１
６に電流IX0を流してもＡのスイツチ素子９は第
５図ａに示す制御特性によりスイツチする事はな
い。
以上実施例につき説明したが、本発明の主要部
分はジヨセフソンNDRO記憶回路に於いて第１
のゲートの制御線内に第２のゲートを配置した事
により従来の機能を維持したまま配線の本数とそ
れに対応する電源の個数を減らして回路構成を簡
略化出来る事である。
分はジヨセフソンNDRO記憶回路に於いて第１
のゲートの制御線内に第２のゲートを配置した事
により従来の機能を維持したまま配線の本数とそ
れに対応する電源の個数を減らして回路構成を簡
略化出来る事である。
従つてこの発明の技術範囲は上記実施例に限定
されるものではなくこの発明の権利は特許請求の
範囲に示す全ての回路に及ぶ。
されるものではなくこの発明の権利は特許請求の
範囲に示す全ての回路に及ぶ。
第１図は従来技術を説明する為の従来技術によ
るジヨセフソンNDRO記憶回路の２×２アレイ
を示す図である。第２図ａ，ｂは本発明の一実施
例によるスイツチ素子の制御特性を示す図であ
る。第３図は本発明の一実施例によるジヨセフソ
ンNDRO記憶回路を示す図である。第４図は本
発明の一実施例によるジヨセフソンNDRO記憶
回路の２×２アレイを示す図である。第５図は本
発明の他の実施例によるスイツチ素子の制御特性
を示す図である。第６図は本発明の他の実施例に
よるジヨセフソンNDRO記憶回路の２×２アレ
イを示す図である。 図において、１は記憶セル、２は超伝導閉ルー
プ、３，４は分岐路、５は列ライン、６は制御列
ライン、７，１８は制御行ライン、８は読み出し
ライン、９，１０はスイツチ素子、１１，１２，
１３，１４，１７は電源、１５は検出器、１６は
行ラインである。
るジヨセフソンNDRO記憶回路の２×２アレイ
を示す図である。第２図ａ，ｂは本発明の一実施
例によるスイツチ素子の制御特性を示す図であ
る。第３図は本発明の一実施例によるジヨセフソ
ンNDRO記憶回路を示す図である。第４図は本
発明の一実施例によるジヨセフソンNDRO記憶
回路の２×２アレイを示す図である。第５図は本
発明の他の実施例によるスイツチ素子の制御特性
を示す図である。第６図は本発明の他の実施例に
よるジヨセフソンNDRO記憶回路の２×２アレ
イを示す図である。 図において、１は記憶セル、２は超伝導閉ルー
プ、３，４は分岐路、５は列ライン、６は制御列
ライン、７，１８は制御行ライン、８は読み出し
ライン、９，１０はスイツチ素子、１１，１２，
１３，１４，１７は電源、１５は検出器、１６は
行ラインである。
Claims (1)
- １ 第１の分枝と第２の分枝から成る超伝導閉ル
ープと、上記第１の分枝中に配置されたジヨセフ
ソン電流を流しうる第１のスイツチ素子と、上記
第１のスイツチ素子と電磁的に結合するように配
置された複数の制御線と上記第２の分枝と電磁的
に結合するように配置されたジヨセフソン電流を
流しうる第２のスイツチ素子とから成り、上記第
１のスイツチ素子を書き込みゲートとして用い
て、絶対値が等しく流れる向きの異なる循環電流
あるいは循環電流の有無として２進情報を上記超
伝導閉ループに貯え、第１の方向のバイアス電流
に対しては上記循環電流の有無にかかわらず零電
圧状態を維持し、第１の方向と逆向きのバイアス
電流に対しては上記循環電流のない場合は零電圧
状態を維持し、上記循環電流のある場合は電圧状
態となる特性を有する上記第２のスイツチ素子を
読み出しゲートとして用いるジヨセフソン記憶装
置に於いて、上記第１のスイツチ素子の上記制御
線の内の少なくとも一本の制御線内に上記第２の
スイツチ素子を配置した事を特徴とするジヨセフ
ソン記憶回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027611A JPS58146092A (ja) | 1982-02-23 | 1982-02-23 | ジョセフソン記憶回路 |
| US06/467,631 US4601015A (en) | 1982-02-23 | 1983-02-18 | Josephson memory circuit |
| DE8383101704T DE3380156D1 (en) | 1982-02-23 | 1983-02-22 | Josephson memory circuit |
| EP83101704A EP0087163B1 (en) | 1982-02-23 | 1983-02-22 | Josephson memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027611A JPS58146092A (ja) | 1982-02-23 | 1982-02-23 | ジョセフソン記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146092A JPS58146092A (ja) | 1983-08-31 |
| JPH05799B2 true JPH05799B2 (ja) | 1993-01-06 |
Family
ID=12225722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027611A Granted JPS58146092A (ja) | 1982-02-23 | 1982-02-23 | ジョセフソン記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146092A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8270209B2 (en) | 2010-04-30 | 2012-09-18 | Northrop Grumman Systems Corporation | Josephson magnetic random access memory system and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120341A (en) * | 1977-03-29 | 1978-10-20 | Ibm | Josephson memory cell |
-
1982
- 1982-02-23 JP JP57027611A patent/JPS58146092A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120341A (en) * | 1977-03-29 | 1978-10-20 | Ibm | Josephson memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58146092A (ja) | 1983-08-31 |
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