JPS6233395A - ジョセフソン記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はジョセフソン記憶回路、より詳しくはジョセフ
ソン効果を用いた非破壊読み出しランダムアクセスメモ
リに関する。

（従来技術とその問題点） る。ジョセフソン記憶回路では、ジョセフソン素子を含
む超伝導ループに貯えられた１個ないしは数個の磁束量
子Φ。を記憶媒体とする。記憶された情報は超伝導電流
により保存され情報保持のためのエネルギーを必要とし
ないという利点を持つ。該記憶回路を高速化するために
、記憶ループ内に貯えられる磁束量子の数をできるだけ
小さくする事が必要である。さらに配線インダクタンス
を減らすため回路を小型化する事が望ましい。回路の小
型化は、プロセス上、歩留まりの向上という点からも重
要である。

第１０図はジョセフソンゲート回路を用いたジョセフソ
ン記憶回路の従来例を説明するための図である。図中７
１．７２は、それぞれ３個、２個のジョセフソン接合と
インダクタンスよりなるジョセフソンゲート回路でそれ
ぞれ３接合インターフェロメター・ゲート、２接合イン
ター７エロメター・ゲートと呼ばれる。７３．７４は超
伝導線路、７５はワード線、７６はビット線、７７は補
助のワード線、７８はセンス線、７９は発振防止用のダ
ンピング抵抗である。第１１図い値特性である。第１１
図（ａ）において、８１．８２はジョセフソン接合、８
３はインダクタンス、８４はゲート電流路、８５は該イ
ンダクタンスと電磁的に結合する入力線である。第１１
図の２接合インターフェロメター・ゲートにおいてはジ
ョセフソン接合８１．８２の臨界電流値は同一値Ｉｏに
設定される。第１２図（ａ）において９１．９２．９３
はそれぞれ臨界電流値Ｉｏ、　２Ｉｏ、　Ｉｏのジョセ
フソン接合９４．９５は同一のインダクタンス値りをも
つインダクタンス、９６はゲート電流路、９７゜９８は
該インダクタンスと電磁的に結合する入゛力線である。

第１１図（ｂ）、第１２図（ｂ）のしきい値特性におパ
いて横軸は入力電流、縦軸はゲート電流を、また斜線部
は該ゲート回路が電圧状態にある事を示す。

本記憶回路に２進数ＮＯ９＋　４１１１１を書き込み、
また読み出す動作の詳細については文献アイ・イー・イ
ー・イージャーナル・オプ・ソリッド・ステート・サー
キット誌（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉ
ｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ）Ｖｏｌ、５Ｃ−１
４（５）ｐｐ、７９４〜７９６に述べられているのでこ
こではその概略につき述べるにとどめる。

２進数の”１″を書き込むにはワード線７５、補助のる
。この後、先にビット線７６、補助のワード線７７の電
流を切り、その後ワード線７５の電流を切ると、該記憶
回路内に時計回りの向きの循環電流が該記憶回路内の循
環電流の有無を２進数１１０ｔ＋　１１１５１に対応さ
せる。

読み出しを行うにはワード線７５、センス線７８に電流
を流す。′″１″１″状態込まれている記憶回路ではワ
ード線７５より注入される電流が循環電流に重畳される
ので、２接合インターフェロメター・ゲート７２が電圧
状態にスイッチし、Ｎ１ｊｌ状態が読み出せる。″′０
″状態が書き込まれている記憶回路では循環電流が流れ
ていないので、インターフェロメタ−・ゲート７２はス
イッチせず、″′０″状態が読み出せる。

本ジョセフソン記憶回路では高速のスイッチング特性を
有するインターフェロメタ−・ゲートを用いるので、高
速の動作が可能、書き込まれている内容を保持するのに
電力を要しない、非破壊読み出しが可能等の長所をもつ
。しかしながら、本記憶回路は、超伝導線路７４が２接
合インターフェロメター・ゲート７２と電磁的に結合す
るような配置となるため、超伝導線路７４のインダクタ
ンス値を小さくする事が難しく、記憶情報となる磁束量
子の数を小さくする事が困難である。そのため高速化の
定せねばならず、高速化、低消費電力化をならって臨界
電流値Ｉｏを下げようとすると、Ｌが大きくなり、集積
回路チップ上に大きな面積を要するという欠点を有する
。さらに本記憶回路をアレイ状に配列した場合、半選択
状態の記憶回路が存在する。即ち、書き込みの時、ビッ
ト線７６もしくは補助のワード線７７いずれかに電流が
流れている状態、また読み出しの時ワード線７５の電流
もしくは循環電流のいずれかが流れでいる状態が存在す
る。この事は、インターフェロメタ−・ゲート７１゜７
２が２人力ＡＮＤゲートとして動作する事を意味してお
り、各インター７エロメター、ゲートが持つ本来の動作
マージン全体を使う事ができず動作マージンの低下を招
いている。例えば３接合インターフェロメター・ゲート
においてＬ＝２．０７ｐＨ，Ｉｏ＝０．１ｍＡ　ｋ選び
、ワード線７５、ビット線７６、補助のワード線７７そ
れぞれに流れる電流の動作マージンを等しくとるとした
時、書き込みの動作マージンは約±２７％である。（た
だし、各パラメータの製造時におけるバラツキは無視し
た。）さらに上述した如く、＋１１９１の書き込みに対
しワード線７５に流れる電流よりもビット線７６、補助
のワード線７７に流れる電流を先に切らねばならず、そ
のタイミングの安全性を確保する必要から高速動作に対
する制限となる。

（発明の目的） 本発明の目的はかかる欠点を除去し、高速、高集積化の
可能な非破壊読み出し記憶回路を提供する事である。

（発明の構成） 本発明によれば、第１の超伝導線路と、第１のジョセフ
ソン接合を含む第２の超伝導線路とを接続して第１のル
ープとなし、該第１のループと第３の超伝導線路を直列
接続して直列線路となし、該直列線路と、第２のジョセ
フソン接合を含む第４の超伝導線路とを並列に接続して
第２のループとなし、該第２のループの第１の接続点に
はワード線電流の流入端子、該第１の接続点にはワード
線電流の流出端子を設け、前記第３及び第４の超伝導線
路と電磁的結合を生じるようにビット線を配置し、該第
２の超伝導線路の両者と、または前記第１の超伝導線路
と電磁的結合を生じるように配置されたジョセフソン接
合を用いたゲート向路を含む、 センス線を設けた事を特徴とするジョセフソン記憶回路
が、および第１の超伝導線路と、第１のジョセフソン接
合を含む第２の超伝導線路とを接続して第１のループと
なし、該第１のループと第３の超伝導線路を直列接続し
て直列線路となし、該直列線路と、第２のジョセフソン
接合を含む第４の超伝導線路とを並列に接続して第２の
ループとなし、該第２のループの第１の接続点にはワー
ド線電流の流入端子、該第１の接続点にはワード線電流
の流出端子を設け、前記第３及び第４の超伝導線路と電
磁的結合を生じるようにビット線及び第５の超伝導線路
を配置し、該第２の超伝導線路の両者と、または前記第
１の超伝導線路と電磁的結合を生じるように配置された
ジョセフソン接合を用いたゲート回路を含む、センス線
を設けた事を特徴とするジョセフソン記憶回路が、およ
び第１の超伝導線路と、第１のジョセフソン接合を含む
第２の超伝導線路とを接続して第１のループとなし、該
第１のループと第３の超伝導線路を直列接続して直列線
路となし、該直列線路と、第２のジョセフソン接合を含
む第４の超伝導線路とを並列に接続して第２のループと
なし、該第２のループの第１の接続点にはワード線電流
の流入端子、該第１の接続点にはワード線電流の流出端
子を設け、前記第３及び第４の超伝導線路と電磁的結合
を生じるようにビット線を配置し、該第２の超伝導線路
の両者と、または前記第１の超伝導線路と電磁的結合を
生じるように配置、かつ第５の超伝導線路と電磁的結合
を生じるように配置されたジョセフソン接合を用いたゲ
ート回路を含む、センス線を設けた事を該第１のループ
と第３の超伝導線路を直列接続して直列線路となし、該
直列線路と、第２のジョセフソン接合を含む第４の超伝
導線路とを並列に接続して第２のループとなし、該第２
のループの第１の接続点にはワード線電流の流入端子、
該第１の接続点にはワード線電流の流出端子を設け、前
記第３及び第４の超伝導線路と電磁的結５合を生じるよ
うにビット線及び第７の超伝導線路を配置し、該第２の
超伝導線路の両者と、または前記第１の超伝導線路と電
磁的結合を生じるように配置され、かつ第８の超伝導線
路と電磁的結合を生じるように配置されたジョセフソン
接合を用σまたゲート回路を含む、センス線を設けた事
を特徴とするジョセフソン記憶回路が、および第１の超
伝導線路と、第１のジョセフソン接合を含む第２の超伝
導線路とを接続して第１のループとなし、該第１のルー
プと第３の超伝導線路を直列接続して直列線路となし、
該直列線路と、第２のジョセフソン接合を含む第４の超
伝導線路とを並列に接続して第２のループとなし、該第
２のループの第１の接続点にはワード線電流の流入端子
、該第１の接続点にはワード線電流の流入端子を設け、
前記第３及び第４の超伝導線路と電磁的結合を生じるよ
うにビット線を配置し、該第２の超伝導線路の両者と、
または前記第１の超伝導線路と電磁的結合を生じるよう
に配置され、かつ前記ビット線と電磁的結合を生じるよ
うに配置されたジョセフソン接合を用いたゲート回路を
含む、センス線を設けた事を特徴とするジョセフソン記
憶回路が、および第１の超伝導線路と、セフソン記憶回
路が、および第１の超伝導線路と、第１のジョセフソン
接合を含む第２の超伝導線路とを接続して第１のループ
となし、該第１のループと第３の超伝導線路を直列接続
して直列線路となし、該直列線路と、第２のジョセフソ
ン接合を含む第４の超伝導線路とを並列に接続して第２
のループとなし、該第２のループの第１の接続点にはワ
ード線電流の流入端子、該第１の接続点にはワード線電
流の流出端子を設け、前記第３及び第４の超伝導線路と
電磁的結合を生じるようにビット線及び第９の超伝導線
路を配置し、該第２の超伝導線路の両者と、または前記
第１の超伝導線路と電磁的結合を生じるように配置され
、かつ前記ビット線もしくは第５の超伝導線路と電磁的
結合を生じるように配置されたジョセフソン接合を用い
たゲート回路を含む、センス線を設けた事を特徴とする
ジョセフソン記憶回路が得られる。

７、： １′；（発明の構成の詳細な説明） １ｊ°： 二１　本記憶回路は、ジョセフソン接合とインダクタ二
！ ンスよりなる二つのループＡ、Ｂにより、情報を記憶す
る部分を構成する。書き込みの時にはワード線、と・２
）線に電流を流し、２進数ｅｌｌｌｌ　ｅｌｏ“の情報
は電流の向きを変えることで与える。また読み出しの時
は、ワード線、ビット線、センス線に電流を流す。今、
Ａ、Ｂそれぞれのループに貯えられる磁束量子の数を％
、　ｎＢとし、記憶回路の磁束の状態を（ｎＡ、ｎＢ）
であられす。２進数“１″の状態は（ｏ、ｏ）に対応さ
せ、′０”′の状態は（１，０）に対応させる。読み出
しの際には（０，０）から（０，１）の状態へループＢ
の磁束を変化させ、その変化を例えば２接合インター７
エロメターゲートなどでセンスする。この時ワード線、
ビット線の電流を切った時には再び（０，０）の状態へ
戻るように、また記憶回路が（１，０）の状態の時には
、ワード線、°ビット線に電流を流しても、その状態が
かわらないようにパラメータを決める。

従って非破壊読み出しの可能なランダムアクセスメモリ
を実現できる。

以下、本発明について実施例を示す図面を参照にして説
明する。

（実施例１） 第１図は第１の発明の詳細な説明するための図で、本発
明の回路図を示す。１，２はそれぞれ臨界電流値１１．
工２のジョセフソン接合、３．４．５．６はそれぞれ第
１．第２．第３．第４の超伝導線路で電気的にはインダ
クタンス値ＬＬ　Ｌ２．　Ｌａ、　Ｌ４のインダクタン
スとして表わす事ができる。７は読み出しのためのゲー
トで、２接合インターフェロメターゲートで前記第１．
憤２の超伝導線路３，４と電磁的に結合している。８は
前記第３．第４の超伝導線路５，６と電磁的に結合し、
ビット電流よりの流れるビット線、９はワード電流Ｉｗ
の流れるワード線、１０はセンス電流Ｉｓの流れるセン
ス線である。１１は適当な制動条件を与えるダンピング
抵抗である。ジョセフソン接合１と第１．第３゜第４の
超伝導線路３．５．６よりなるループＡと、ジョセフソ
ン接合２と第１．第２の超伝導線路３，４よりなるルー
プＢとビット線８とワード線９とから構成される記憶セ
ルのしきい値特性を第２図に示す。ただし、この時各パ
ラメータの値はＬｘ；Ｌ２；Ｌｓ；Ｌｓ；＝　１ｐＨ；
７ｐＨ；４ｐＨ；５ｐＨ，ＩＩ；Ｉ２；　＝　０．２ｍ
Ａ；０．１ｍＡとする横軸はビット電流Ｉｂ縦軸はワー
ド電流Ｉｗを示す。ループＡ、ループＢに貯えられる磁
束量子の数をｎＡ、　ｎＢとし、記憶セル内の磁束量子
の状態を（ｎＡ、　ｎＢ）であられす。ただし、穐、　
ｎＢの正負はループＡ、Ｂの循環電流の向きに依存し、
今、時計回りを正とする。２１．２２．２３はそれぞれ
（０，Ｏ）、　（１，０）、　（０，１）の状態の時の
しきい値曲線である。本記憶セルにはビット線８を通じ
て常」芋、直流電流を流しておく。その時の動作点はノ
′むには該記憶セルの磁束量子状態を（１，０）にする
。

即ち選択された記憶セルにワード線９よりワード電流ｉ
ｗを注入する。同時にビット線８より直流電流に加えて
ビット電流ｉｂを印加する。ただしｉｗ、ｉｂの大きさ
は １ｉＷ１＋　＜　ｉｗ　＜　ＩＩＷ２＋　　　　　　　
（ｌｉｗｉｌ　＝　Ｈｉｗ２１）１ｉｂｌ−ｉｂｏｌ＜
ｉｂ＜ｌ１ｂ２−ｉｂｏｌ　　　（Ｉｉｂｌ−ｉｂｏ１
＝＋−１ｉｂ２−ｉｂｏｌ）に設定する。電流値ｉｗＬ
　１ｗ２＋　ｉｂＬ　ｉｂ２＋　ｉｂｏの示す意味は第
２図に示されている。本記憶セルの磁束の状態が（０，
０）であった時には、ワード電流ｉｗ、ビット電流ｉｂ
が注入されることにより、その動作点は２５へ移り（０
，０）のしきい値開線から（１，０）のしきい値曲線内
へはいる。従って本記憶セルの磁束の状態は（１，０）
となり０″が書き込まれる。一方、本記憶セルの磁束の
状態が（１，０）であった時には動作点は２４から２５
へ移動するが、いずれの点も（１，０）のしきい値曲線
内であり、磁束量子の状態の変化はない。続いてビット
電流ｉｂ、ワード電流ｉｗを切ることにより動作点は２
４へ移り、その時の磁束量子の状態は（１，０）のまま
保持され、０″の書き込みが終了する。

次に２進数＋１１１１の書き込みは上述したｎｏｎの書
き込みの説明の中で、ｉｗ、ｉｂを一１Ｗｌ−１ｂに、
またｉｗｌ、１ｗ２゜ｉｂＬ　’ｂ２＋を１ｗ３ｔ　１
ｗ４１ｂ３＋　１ｂ４にまた動作点２５を動作点２６に
置き換え、さらに（０，０）と（１，０）を互いに置き
換える事により、全く同様に説明する事ができる。

該第１図のしきい値開線は３つの状態の場合を示しであ
るが、より詳しくは例えば（２，０）、　（０，２）な
どの状態も存在し、それらを計算すると、上述した動作
点２５．２６では複数の安定点が存在する事が明らかと
なった。しかし動作点２４から蔀また２４から２６への
移動経路に対応する外部駆動電流値に対して等ポテンシ
ャル平面を計算した結果、（０，０）状態からは（ＬＯ
）状態への転移の（１，０）状態からは（０，０）状態
への転移の確率が最も大きいことが明らかとなった。こ
の転移をより確実にするようにダンピング抵抗１１の値
を選ぶ事ができる。

記憶アレイ中の半選択のセルではビット電流、ワード電
流のうちいずれか一方のみしか印加されず動作点は第２
図中の２８．２９．３０のいずれかに移動する。即ち第
２図中の斜線部より外に動作点が移動する事はなく、磁
束状態の変化はない。従ってワード電流あるいはビット
電流が切れるともとの安定状態に戻り、′０′′あるい
は′１″のあらたな書き込みは行われない。

本実施例の記憶回路における読み出しはセンス線１０に
電流を流し、前記記憶セルの磁束状態の変化を読み出し
ゲート７により読み出す事で実現する。ｅｔｌ＋＋状態
にある記憶セルにワード電流−１Ｗ、ビット電流ｉｂを
それぞれ印加すると動作点は２４から２７へと移り磁束
転移が生じる。この時ｉｗ、　ｉｂの大きさは ｌｉｗａドｉｗ＜　１１ｗ４１ １ｉｂｘ　−１ｂｏｌ　＜　ｉｂ　＜　＋ｉｂ２−１ｂ
ｏｌ　　　　　に設定する。

該動作点２７では複数の安定点が存在するが、動作点２
４から２７への移動経路に対応する外部駆動電流値に対
して等ポテンシャル平面を計算した結果、（０，０）状
態からは（０，１）状態への転移の確率が最も大きいこ
とが明らかとなった。この転移をより確実にするように
ダンピング抵抗１１の値を選ぶことができる。記憶セル
が″′０″状態即ち（１，０）状態にあった時は、ＴＩ
状態と同様にワード電流、ビット電流を印加し、動作点
を動作点２７に移動させても（ＬＯ）状態のしきい値開
線をこえる事はなく、（１，０）状態は変化しない。従
って町″状態ではループＢ内の磁束が変化しゞ゛０′′
０′′状態しない事になる。このループＢ内の磁束変化
を読み出し用のインターフェロメタ−により読み取る。

今、ジョセフソン接合２のオーダーパラメータの位相差
をθ、ループＢに注入、注出される電流値をＩａ、超伝
導線５，６のインダクタンス値をＬａ、　Ｌｂとすると
、それぞれの間には次のような関係が成り立つ。

φ。

Ｌａ・Ｉａ＝（Ｌα＋Ｌｂ）１１□５ｔｎｏ＋プただし
Φ。は自然定数で２．０７ｍＡｐＨの値を持つ。第３図
（ａ）はＩａとθとの関係を示す。また第３図（ｂ）は
２接合インターフェロメタ−７のしきい値特性で２個の
接合の臨界電流値はそれぞれの０．１ｍＡ、　Ｏ−２ｍ
Ａ超伝導線路５，６と磁気結合するインダクタンスの値
は３゜４５ｐＨとする。図中溝軸は入力磁束Φｌｎｑ縦
軸はセンス電流Ｉｓである。前記記憶セルの動作点が、
第２図中に示された動作点２４（（１，０）状態の時）
、２４（（０，Ｏ）状態の時）２７（（０，Ｏ）状態の
時）、２７（（１，Ｏ）状態の時）、ジョセフソン接合
２の位相は、第３図（ａ）中に示される３１．３２．３
３．３４の状態にある。この時、ループＢに生じる磁束
はそれぞれ φ。　　φ。　　巾０　φ。

ｉｏｌｏ−２７Ｌ０１　’　−２７Ｌ’２’　２ｚ’３
゜である。（ジョセフソン接合２の位相差の値θ１．θ
２゜θ３の示す意味は第３図（ａ）に示されている。）
さらにループＢとセンスゲート７の結合係数を０．５と
仮定し、センス電流の大きさをｉＳに設定すると、第３
図（ａ）の動作点３１．３２．３３．３４に対応して２
接合インター７エロメター７の動作点は第３図（ｂ）中
の３５．３６．３７゜３８の各点になる。即ち２進数″
″１″の時の読み出しにおいて、２接合インターフェロ
メタ−７の動作点は第３図（ｂ）において３６から３７
へと移動し、該インターフェロメタ−は電圧状態に遷移
し、“１″が読み出される。また゛′０″状態の時には
２接合インターフェロメターの動作点は３５から３８へ
移動するだけで超伝導状態のままであり、９１０１１が
読み出される。一方、読み出し終了の際、ワード線電流
、ビット線電流を切った場合を考える。（０，１）の状
態の動作点２７から動作点２４へ、動作点を移動した場
合、動作点２４では複数の安定点が存在するが、動作点
２７から２４への移動経路に対応する外部駆動電流値に
対して等ポテンシャル平面を計算した結果（０，１）状
態から（１゜Ｏ）状態へ転移する確率が最も大きいこと
が明らかとなった。この転移をより確実にするようにダ
ンピング抵抗１１の値を選ぶ事ができる。また（、１．
’０）状態の時には、動作点が２７から２４に移動して
も（１，０）状態に変化はない。このように読み出しが
終了した時にはもとの状態に復帰する事になり非破壊読
み・出しが実現できる。

本記憶回路において、パラメータの製作上のバラツキが
ないと仮定した場合、書き込みの時、ワード電流、ビッ
ト電流の動作マージンは第２図及び第３図より約±３３
％となり、読み出しの時には、ワード電流、ビット電流
の動作マージンは約±３３％、センス電流の動作マージ
ンは約±３７％（ただしセンス電流の動作マージンはワ
ード電流、ビット電流の電流値を動作領域の中心値に固
定した場合）となる。

以上述べた通り、本発明のジョセフソン記憶回路により
、非破壊読み出しのランダム・アクセス・メモリが実現
できる。本記憶回路の記憶媒体は１個の磁束量子であり
、回路の高速化をはかることができる。さらに従来例に
比べ書き込み用の３接合インターフェロメターゲートが
不要となりチップの占有面積が著しく小さくなる。しか
も読み出し、書き込みのために流すワード電流、ビット
電流、センス電流等の間にタイミングを取る必要もなく
極めて２高遠のアクセスが可能である。さらに上述した
如〈従来例に比べ動作マージンの点で改善をはかる事が
できる。そのため設計、プロセスの許容範囲が大きくな
り高密度化、高集積化に向く。

（実施例２） 第４図は第２の発明の詳細な説明するための図である。

本実施例は、第１図に示された実施例におけるビット線
８を、第５の超伝導線路１２とビット線８に置きかえた
ものである。本実施例では第１図に示された実施例で説
明したビット線に流す直流電流を第５の超伝導線路１２
を通じて注入する。第４図に示す第５の超伝導線路１２
とビット線８の他の構成要素は第１図に示されたものと
同一である。従って本実施例の第１．第２．第３．第４
の超伝導線路３．４．５゜６とジョセフソン接合１，２
とワード線９、ビット線８、第５の超伝導線路１２より
構成される記憶セルのしきい値特性は、第２図と同様で
ある。第５の超伝導線路１２に常時直流電流を加える。

その時、本記憶セルの動作点は第２図中２４の点にある
。以下、２進数′°１′”０″の書き込み読み出しの動
作は、第１図に示された実施例と同一である。従って本
実施例は第１図に示された実施例と同様の効果を有する
。

さらに本実施例固有の効果として、本実施例では常時流
される直流電流がセル選択のためのビット線８と独立に
流されるので、ビット線を選択するデコーダの設計が容
易になるという効果がある。

（実施例３） 第５図は第３の発明の詳細な説明するための図である。

本実施例は第１図に示された実施例における読み出しゲ
ート７に電磁的に結合する第６の超伝導線路１３を加え
たものである。第５図に示す、第６の超伝導線路１３の
他の構成要素は第１図に示されたものと同一である。該
第６の超伝導線路には直流電流を常時流しておく。従っ
て第５図中の読み出しゲート７において、その動作点は
直流電流により誘起された磁束Φ。分だけシフトする事
になる。本実施例の書き込み、読み出しの動作は第１図
に示された実施例と読み出しゲート７の動作点ΦＤＣだ
けシフ□　　トする事を除いて同一である。本実施例の
読み出しゲートのしきい値特性と、その動作点を第６図
に示す。第６図中の番号は第３図（ｂ）中に示す番号と
同一の意味をもつ。本実施例は第１図に示された実施例
を同様の効果を有する。さらに本実施例固有の効果とし
て、第６図に示されるように読み出しの際、第６の超伝
導線路１３に印加した直流電流により誘起された磁束Φ
ＤＣ分だけ動作点がシフトして、センス電流Ｉｓの動作
マージンが広がるという効果がある。

（実施例４） 第７図は第４の発明の詳細な説明するための図である。

本実施例は第１図に示された実施例におけｉるビット線
８を、第７の超伝導線路１４とビット線８に：置き換え
て、さらに読み出しゲート７に電磁的に結゛合する第８
の超伝導線路１５を加えたものである。第：６図に示す
、第７．第８の超伝導線路１４．１５、ビット線８の他
の構成要素は第１図に示されたものと同一である。本実
施例では第１図に示された実施例で説明したビット線に
流す直流電流を第７の超伝導線路１４を通じて注入し、
また該第８の超伝導線路１５にも直流電流を常時流して
おく。従って第７図中の読み出しゲート７において、そ
の動作点は直流電流により誘起された磁束ΦＤＣ分だけ
シフトすることになる。本実施例の第１．第２．第３．
第４の超伝導線路３，４゜５．６とジョセフソン接合１
，２とワード線９、ビット線８、第７の超伝導線路１４
より構成される記憶セルのしきい値特性は、第２図と同
様である。第７の超伝導線路１４に常時直流電流を加え
ることにより、本記憶セルの動作点は第２図中２４の点
にある。

以下、本実施例の書き込み、読み出しの動作は第１図に
示された実施例と読み出しゲート７の動作点がΦＤＣだ
けシフトする事を除いて同一である。本実施例の読み出
しゲートのしきい値特性と、その動作点を第６図に示す
。第６図中の番号は第３図（ｂ）中に示す番号と同一の
意味をもつ。本実施例は第１図に示された実施例を同様
の効果を有する。

さらに本実施例では常時流される直流電流がセル選択の
ためのビット線８と独立に流されるので、ビット線を選
択するデコーダの設計が容易になるという効果がある。

また第６図に示されるように読み出しの際、第８の超伝
導線路１５に印加した直流電流により誘起された磁束Φ
ＤＣ分だけ動作点がシフトしてセンス電流Ｉｓの動作マ
ージンが広がるという効果がある。

（実施例５） 第８図は第５の発明の詳細な説明するための図゛である
。本実施例は第５図に示された実施例におけるビット線
８、第６の超伝導線路１３を共通のビット線１６で置き
換えたものである。第８図に示すビット線１６の他の構
成要素は笹１図に示されたものと同一である。ビット線
にビット線電流を流した時、第８図の読み出しゲート７
において、その動作点はビット線電流により誘起された
磁束φｂｉｔ分だけシフトする事になる。本実施例の書
き込み、読み出しの動作は第１図に示された実施例と、
読み出しゲート７の動作点がΦｂｉｔだけシフトする事
を除いて、同一である。本実施例の読み出しゲートのし
きい値特性と、その動作点は第６図に示されたΦＤＣを
φｂｉｔで置き換える事であられす事ができる。本実施
例は第１図に示された実施例と同様の効果を有する。さ
らに本実施例固有の効果として第６図に示されるように
読み出しの際、ビット線１６に印加したビット線電流に
より誘起された磁束Φ晶分だけ動作点がシフトして、セ
ンス電流Ｉｓの動作マージンが広がるという効果がある
。さらに第５図に示された実施例に比べ、線路の数を一
本減らす事ができ、回路の簡素化を図る効果がある。

（実施例６） 第９図は第６の発明の詳細な説明するための図である。

本実施例は、第７図に示された第７の超伝導線路１４と
第８の超伝導線路１５を、共通の第９の超伝導線路１７
で置き換えたものである。第７図に示す、第９の超伝導
線路１７、ビット線８の他の構成要素は第１図に示され
たものと同一である。本実施例では第１図に示された実
施例で説明した、ビット線に流す直流電流を第９の超伝
導線路を通じて注入する。従って、第９図中の読み出し
ゲート７において、その動作点は直流電流により誘起さ
れた磁束ΦＤＣだけシフトする事になる。本実施例の第
１．第２゜第３．第４の超伝導線路３．４．５．６とジ
ョセフソン接合１゜２とワード線９．ビット線８．第５
の超伝導線路１２より構成される記憶セルのしきい値特
性は、第２図と同様である。第５の超伝導線路１２に常
時直流電流を加えることにより本記憶セルの動作点は第
２図中２４の点にある。本実施例の書き込み、読み出し
の動作は第１図に示された実施例と読み出しゲート７の
動作点がΦＤＣだけシフトする事を除いて同一である。

本実施例の読み出しゲートのしきい値特性と、そ。

の動作点を第６図に示す。第６図中の番号は第３図（ｂ
）中に示す番号と同一の意味をもつ。本実施例は第１図
に示された実施例と同様の効果を有する。さら・鴇来が
ある。また第６図に示されるように読み出しの際第９の
超伝導線路１７に印加した直流電流により誘起された磁
束ΦＤＣ分だけ動作点がシフトしてセンス電流Ｉｓの動
作マージンが広がるとε１う効果がある。さらに、第７
図に示された実施例に比べ超伝導線路の数が一本減り回
路の簡素化が図れる効果がある。

（発明の効果） 本発明のジョセフソン記憶回路により、非破壊読み出し
のランダム・アクセス・メモリが実現できる。本記憶回
路の記憶媒体は１個の磁束量子であり、回路の高速化は
かることができる。さらに従来例に比べ書き込み用の３
接合インターフェロメターゲートが不要となりチップの
占有面積が著しく小さくなる。しかも読み出し、書き込
みのために流すワード電流、ビット電流、センス電流等
の間にタイミングを取る必要もなく極めて高速のアクセ
スが可能である。さらに上述した如く、従来例に比べ動
作マージンの点で改讐をはかる事ができる。そのため設
計、プロセスのトレランスが大きくなり高密度化・高集
積化がはかれる。

【図面の簡単な説明】

第１図、第４図、第５図、第７図、第８図、第９図はそ
れぞれジョセフソン記憶回路の第１．第２．第３．第４
．第５゜第６の実施例を説明するための回路図である。 第２図は、本発明の記憶セルのしきい値特性で、第３図
（ａ）は第１図に示すジョセフソン接合２の位相と、該
ジョセフソン接合と、超伝導線路３，４より構成される
ループに注入される電流との関係を示したもので、また
第３図（ｂ）は読み取り用ゲートのしきい値特性で、い
ずれも第１の実施例を説明するためのものである。第６
図は、第３の実施例の読み取り用ゲートのし、きい値特
性である。第１０図は本発明の詳細な説明するための回
路図で、第１１図（ａ）、第１２図（ａ）は従来例の中
の読み取り用の２接合インターフェロメターゲート及び
書き込み用の３接合インターフェロメターゲートの回路
図、また、第１１図（ｂ）、第１２図（ｂ）はそのしき
い値特性である。 図において、 １、２．８１．８２．９１．９２．９３・・・ジョセフ
ソン接合３、４．５．６．１２．１３．１４．１５．１
７・・・第１．第２．第３．第４．第５゜第６．第７．
第８．第９の超伝導線路 ７・・・読み出しゲート ８、１６．７６−・・ビット線　　　　９，７５・・・
ワード線７７・・・補助のワード線　　　１０．７８−
・・センス線１１、７９・・・ダンピング抵抗　８４．
９６ゲート電流路８５、９７．９８・・・入力線 ８３、９４．９５・・・インダクタンス２４．２５，２
６，２７，２８，２９，３０，３１．ｓｘ、３３，３４
．３５，３６，３７゜３８・・・動作点 ２１、２２．２３・・・しきい値曲線を示す５、亭３の
超イ云ＩＩ痣呂ｂ　　り、ワード駈駿半　　　２　　　
図 Ｗ 亭　　　３　　　図 （ａ） ｑ、ワードギ撃 ｑ、ワーＦギ駿 ｑ、ワードぞ緊 ｑ、ワーＦ°課 ３．芋１−避伝簿碌発 婆　　　１０　　　　図 フェロメｑ−ケート　　　　　　　ノエロメターゲート
多　　　１１　　　　図 （ｏ） （ｂ） 亭　　１２　　　口 （ａ） （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、第１の超伝導線路と、第１のジョセフソン接合を含
   む第２の超伝導線路とを接続して第１のループとなし、
   該第１のループと第３の超伝導線路を直列接続して直列
   線路となし、該直列線路と、第２のジョセフソン接合を
   含む第４の超伝導線路とを並列に接続して第２のループ
   となし、該第２のループの第１の接続点にはワード線電
   流の流入端子、また第２の接続点にはワード線電流の流
   出端子を設け、前記第３及び第４の超伝導線路と電磁的
   結合を生じるようにビット線を配置し、前記第１及び第
   ２の超伝導線路の両者と、または前記第１の超伝導線路
   と電磁的結合を生じるように配置されたジョセフソン接
   合を用いたゲート回路を含む、センス線を設けた事を特
   徴とするジョセフソン記憶回路。 ２、第１の超伝導線路と、第１のジョセフソン接合を含
   む第２の超伝導線路とを接続して第１のループとなし、
   該第１のループと第３の超伝導線路を直列接続して直列
   線路となし、該直列線路と、第２のジョセフソン接合を
   含む第４の超伝導線路と並列に接続して第２のループと
   なし、該第２のループの第１の接続点にはワード線電流
   の流入端子、また第２の接続点にはワード線電流の流出
   端子を設け、前記第３及び第４の超伝導線路と電磁的結
   合を生じるようにビット線及び第５の超伝導線路を配置
   し、前記第１及び第２の超伝導線路の両者と、または前
   記第１の超伝導線路と電磁的結合を生じるように配置さ
   れたジョセフソン接合を用いたゲート回路を含む、セン
   ス線を設けた事を特徴とするジョセフソン記憶回路。 ３、第１の超伝導線路と、第１のジョセフソン接合を含
   む第２の超伝導線路とを接続して第１のループとなし、
   該第１のループと第３の超伝導線路を直列接続して直列
   線路となし、該直列線路と、第２のジョセフソン接合を
   含む第４の超伝導線路とを並列に接続して第２のループ
   となし、該第２のループの第１の接続点にはワード線電
   流の流入端子、また第２の接続点にはワード線電流の流
   出端子を設け、前記第３及び第４の超伝導線路と電磁的
   結合を生じるようにビット線を配置し、前記第１及び第
   ２の超伝導線路の両者と、または前記第１の超伝導線路
   と電磁的結合を生じるように配置され、かつ、第６の超
   伝導線路と電磁的結合を生じるように配置されたジョセ
   フソン接合を用いたゲート回路を含む、センス線を設け
   た事を特徴とするジョセフソン記憶回路。 ４、第１の超伝導線路と、第１のジョセフソン接合を含
   む第２の超伝導線路とを接続して第１のループとなし、
   該第１のループと第３の超伝導線路を直列接続して直列
   線路となし、該直列線路と、第２のジョセフソン接合を
   含む第４の超伝導線路とを並列に接続して第２のループ
   となし、該第２のループの第１の接続点にはワード線電
   流の流入端子、また第２の接続点にはワード線電流の流
   出端子を設け、前記第３及び第４の超伝導線路と電磁的
   結合を生じるようにビット線及び第７の超伝導線路を配
   置し、前記第１及び第２の超伝導線路の両者と、または
   前記第１の超伝導線路と電磁的結合を生じるように配置
   され、かつ第８の超伝導線路と電磁的結合を生じるよう
   に配置されたジョセフソン接合を用いたゲート回路を含
   む、センス線を設けた事を特徴とするジョセフソン記憶
   回路。 ５、第１の超伝導線路と、第１のジョセフソン接合を含
   む第２の超伝導線路とを接続して第１のループとなし、
   該第１のループと第３の超伝導線路を直列接続して直列
   線路となし、該直列線路と、第２のジョセフソン接合を
   含む第４の超伝導線路とを並列に接続して第２のループ
   となし、該第２のループの第１の接続点にはワード線電
   流の流入端子、また第ようにビット線を配置し、前記第
   １及び第２の超伝導線路の両者と、または前記第１の超
   伝導線路と電磁的結合を生じるように配置され、かつ前
   記ビット線と電磁的結合を生じるように配置されたジョ
   セフソン接合を用いたゲート回路を含む、センス線を設
   けた事を特徴とするジョセフソン記憶回路。 ６、第１の超伝導線路と、第１のジョセフソン接合を含
   む第２の超伝導線路とを接続して第１のループとなし、
   該第１のループと第３の超伝導線路を直列接続して直列
   線路となし、該直列線路と、第２のジョセフソン接合を
   含む第４の超伝導線路とを並列に接続して第２のループ
   となし、該第２のループの第１の接続点にはワード線電
   流の流入端子、また第２の接続点にはワード線電流の流
   出端子を設け、前記第３及び第４の超伝導線路と電磁的
   結合を生じるようにビット線及び第９の超伝導線路を配
   置し、前記第１及び第２の超伝導線路の両者と、または
   前記第１の超伝導線路と電磁的結合を生じるように配置
   され、かつ前記ビット線もしくは第５の超伝導線路と電
   磁的結合を生じるように配置されたジョセフソン接合を
   用いたゲート回路を含む、センス線を設けた事を特徴と
   するジョセフソン記憶回路。