JPS5917725A - 超電導メモリ形論理アレイ - Google Patents
超電導メモリ形論理アレイInfo
- Publication number
- JPS5917725A JPS5917725A JP57125697A JP12569782A JPS5917725A JP S5917725 A JPS5917725 A JP S5917725A JP 57125697 A JP57125697 A JP 57125697A JP 12569782 A JP12569782 A JP 12569782A JP S5917725 A JPS5917725 A JP S5917725A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- group
- circuit
- drive circuit
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with electro-magnetic coupling of the control current
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は超電導素子、特にジョセフソン素子を使った論
理システムに関する。さらに限定すればジョセフソン素
子を使ったプログラム可能な論理アレイに関する。
理システムに関する。さらに限定すればジョセフソン素
子を使ったプログラム可能な論理アレイに関する。
ジョセフソン素子は消費電力が少なく、超高速でスイッ
チするため計算機等の大形ディジタルシステムへ応用す
ることが期待されている。従来技術では複雑な論理をＡ
ＮＤ回路とＯＦＬ回路を組み合わせて構成する手法が取
られていた。しかしこの方法は設計変更や誤設計による
論理修正に素早く対応できない欠点がある。特にジョセ
フソン素子を使ったシステムでは極低温（約４°Ｋ）の
環境下においてのみ動作するため、従来のようにプロー
ブとオシロスコープで論理動作を追うことは不可能であ
る。そのため論理修正をおこなうのに、小さな修正を数
多く重ねることは不可能で、ＬＳＩ全体規模の大きな修
正を数少なく行うことで対処しなければならない。従来
技術であるＡＮＤ回路、ＯＲ回路の組み合わせで論理を
構成するＬＳＩでは、ＬＳＩ全体規模の修正をするには
、そのだめの設計コスト、設計時間を多く必要とする。
チするため計算機等の大形ディジタルシステムへ応用す
ることが期待されている。従来技術では複雑な論理をＡ
ＮＤ回路とＯＦＬ回路を組み合わせて構成する手法が取
られていた。しかしこの方法は設計変更や誤設計による
論理修正に素早く対応できない欠点がある。特にジョセ
フソン素子を使ったシステムでは極低温（約４°Ｋ）の
環境下においてのみ動作するため、従来のようにプロー
ブとオシロスコープで論理動作を追うことは不可能であ
る。そのため論理修正をおこなうのに、小さな修正を数
多く重ねることは不可能で、ＬＳＩ全体規模の大きな修
正を数少なく行うことで対処しなければならない。従来
技術であるＡＮＤ回路、ＯＲ回路の組み合わせで論理を
構成するＬＳＩでは、ＬＳＩ全体規模の修正をするには
、そのだめの設計コスト、設計時間を多く必要とする。
本発明の目的は論理修正の容易な集積回路を提供するこ
とにある。さらに説明すれば、論理修正が素早くできる
プログラム可能なメモリ形論理アレイを提供することに
ある。
とにある。さらに説明すれば、論理修正が素早くできる
プログラム可能なメモリ形論理アレイを提供することに
ある。
本発明の特徴はジョセフソン素子を使ったプログラム可
能なメモリ形論理アレイの構成にある。
能なメモリ形論理アレイの構成にある。
以下に本発明を実施例を使って説明する。第１図は本発
明の第１の実施例である。プログラム可能なメモリ形論
理プレイ（以下論理アレイ）は第１の論理アレイ１００
と第２の論理アレイ１２０と否定駆動回路群１１０とで
構成される。第１の論理アレイ１００では複数個のメモ
リ形論理セル（以下論理セル）１ｏ１が縦方向と横方向
に平面状に配置される。配列された論理セル群１０１に
は縦方向に共通の第１のワード線群１０５が配置され、
端子群１０４，１０４’を介してそれぞれ第１のワード
線群１０５に流れるワード電流によって発生する磁束は
各々の論理セル１０１と鎖交する。配列された論理セル
群１０１は横方向には第１のピッ）線群１０３で接続さ
れる。第１のビット線群１０３のそれぞれの一端は接地
され、他端はそれぞれ第１のビット駆動回路群１０２に
接子１０６を介して電力が供給される。第１のビット駆
動回路群１０２の出力はそれぞれ配線１１４を介して否
定駆動回路群１１０のそれぞれの否定駆動回路１１１に
接続される。各否定駆動回路１１１には端子１１２を介
して電力が供給される。
明の第１の実施例である。プログラム可能なメモリ形論
理プレイ（以下論理アレイ）は第１の論理アレイ１００
と第２の論理アレイ１２０と否定駆動回路群１１０とで
構成される。第１の論理アレイ１００では複数個のメモ
リ形論理セル（以下論理セル）１ｏ１が縦方向と横方向
に平面状に配置される。配列された論理セル群１０１に
は縦方向に共通の第１のワード線群１０５が配置され、
端子群１０４，１０４’を介してそれぞれ第１のワード
線群１０５に流れるワード電流によって発生する磁束は
各々の論理セル１０１と鎖交する。配列された論理セル
群１０１は横方向には第１のピッ）線群１０３で接続さ
れる。第１のビット線群１０３のそれぞれの一端は接地
され、他端はそれぞれ第１のビット駆動回路群１０２に
接子１０６を介して電力が供給される。第１のビット駆
動回路群１０２の出力はそれぞれ配線１１４を介して否
定駆動回路群１１０のそれぞれの否定駆動回路１１１に
接続される。各否定駆動回路１１１には端子１１２を介
して電力が供給される。
丑だ、各否定駆動回路１１１にはトリガ一端子１１３よ
りトリガーパルスが供給され、そのタイミングで各否定
駆動回路１１１からパルス信号が第２の論理アレイ群に
供給される。第２の論理アレイ１２０には複数個の論理
セル１０１が縦方向と横方向に平面上に配置される。第
２の論理アレイ１２０に配列された論理セル群１ｏ１は
横方向には共通の第２のワード線群１２２が配置される
。
りトリガーパルスが供給され、そのタイミングで各否定
駆動回路１１１からパルス信号が第２の論理アレイ群に
供給される。第２の論理アレイ１２０には複数個の論理
セル１０１が縦方向と横方向に平面上に配置される。第
２の論理アレイ１２０に配列された論理セル群１ｏ１は
横方向には共通の第２のワード線群１２２が配置される
。
第２のワード線群１２２のそれぞれの一端は否定駆動回
路群１１１に接続され、他端はそれぞれ終端回路群１２
３に接続される。各否定駆動回路１１１から、第２のビ
ット線群１２２を介して流れる電流によって発生する磁
束は第２のビット線１２２と結合する論理セル群１０１
と鎖交する。
路群１１１に接続され、他端はそれぞれ終端回路群１２
３に接続される。各否定駆動回路１１１から、第２のビ
ット線群１２２を介して流れる電流によって発生する磁
束は第２のビット線１２２と結合する論理セル群１０１
と鎖交する。
第２の論理アレイ１２０に配列された論理セル群１０１
は縦方向には第２のビット線１２４により接続される。
は縦方向には第２のビット線１２４により接続される。
第２のビット線群１２４のそれぞれの一端は第２のビッ
ト駆動回路群１２１に接続され、終端はそれぞれ接地さ
れる。第２のビット駆動回路１２１の各々には端子１２
６より電力が供給される。第２図は第１のビット駆動回
路１０２と否定駆動回路１１１０回路例である。第１の
ビット駆動回路１０２は一端を端子１０６に接続し、他
端を第１のビット線１０３と配線１１４に接続された抵
抗２００よりなる。否定駆動回路１１２はいわゆるタイ
ムドインバータ回路と呼ばれている回路である。タイム
ドインバータ回路は例えばＩ ＢＭ Ｊｏｕｒｎａｌ
ｏｆ ｒｅｓｅａｒｃｈ ａｎｄ ｄｅｖｅｌｏ −
ｐｍｅｎｔ 、 ＶＯｔ、 ２４ Ａ ２ 、 Ｍａｒ
ｃｈ １９８０に詳しく記載されている。否定駆動回路
１１１は第１の磁束結合形ジョセフソンＯＲ回路２１４
、第２１１７）磁束結合形ジョセフソンＯＲ回路２１５
、電流注入形ジョセフソンＡＮＤ回路２１７、第１の抵
抗２１２、第２の抵抗２１８、第３の抵抗２１３より構
成される。配線１１４は第１の磁気結合形ジョセフソン
ＯＲ回路２１４の近傍を通過し、抵抗２１０を介して終
端される。第１のビット回路１０２より配線１１４を介
して流れ出る電流により発生する磁束は第１の磁気結合
形ジョセフソンＯＲ回路２１４と鎖交する。第２の磁気
結合形ジョセフソンＯＲ回路２１５の近傍には配線２１
６が配置され、端子１１３より配線２１６に供給される
電流により発生する磁束は第２の磁気結合形ジョセフソ
ンＯＲ回路と鎖交する。電流注入形ジョセフソンＡＮＤ
回路２１７の出力は第２のワード線１２２に接続される
。第３図は終端回路１２３０回路例である。終端回路は
一端を第２のワード線１２２に接続され、他端が接地さ
れた抵抗３０２よりなる。第４図は第２のビット駆動回
路１２１の回路例である。第２のビット駆動回路１２１
は一端を端子１２６に接続され、他端を出力端子１２５
と第２のビット線１２４に接続された抵抗３０１より構
成される。第５図、第６図は論理セルの構造例である。
ト駆動回路群１２１に接続され、終端はそれぞれ接地さ
れる。第２のビット駆動回路１２１の各々には端子１２
６より電力が供給される。第２図は第１のビット駆動回
路１０２と否定駆動回路１１１０回路例である。第１の
ビット駆動回路１０２は一端を端子１０６に接続し、他
端を第１のビット線１０３と配線１１４に接続された抵
抗２００よりなる。否定駆動回路１１２はいわゆるタイ
ムドインバータ回路と呼ばれている回路である。タイム
ドインバータ回路は例えばＩ ＢＭ Ｊｏｕｒｎａｌ
ｏｆ ｒｅｓｅａｒｃｈ ａｎｄ ｄｅｖｅｌｏ −
ｐｍｅｎｔ 、 ＶＯｔ、 ２４ Ａ ２ 、 Ｍａｒ
ｃｈ １９８０に詳しく記載されている。否定駆動回路
１１１は第１の磁束結合形ジョセフソンＯＲ回路２１４
、第２１１７）磁束結合形ジョセフソンＯＲ回路２１５
、電流注入形ジョセフソンＡＮＤ回路２１７、第１の抵
抗２１２、第２の抵抗２１８、第３の抵抗２１３より構
成される。配線１１４は第１の磁気結合形ジョセフソン
ＯＲ回路２１４の近傍を通過し、抵抗２１０を介して終
端される。第１のビット回路１０２より配線１１４を介
して流れ出る電流により発生する磁束は第１の磁気結合
形ジョセフソンＯＲ回路２１４と鎖交する。第２の磁気
結合形ジョセフソンＯＲ回路２１５の近傍には配線２１
６が配置され、端子１１３より配線２１６に供給される
電流により発生する磁束は第２の磁気結合形ジョセフソ
ンＯＲ回路と鎖交する。電流注入形ジョセフソンＡＮＤ
回路２１７の出力は第２のワード線１２２に接続される
。第３図は終端回路１２３０回路例である。終端回路は
一端を第２のワード線１２２に接続され、他端が接地さ
れた抵抗３０２よりなる。第４図は第２のビット駆動回
路１２１の回路例である。第２のビット駆動回路１２１
は一端を端子１２６に接続され、他端を出力端子１２５
と第２のビット線１２４に接続された抵抗３０１より構
成される。第５図、第６図は論理セルの構造例である。
第５図はプログラムした状態、第６図はプログラムしな
い状態の論理セルの構造を示している。第６図に不１”
論理セルはベース電極５００とカウンタ電極５０１を数
１１ ｎｌの薄い絶縁層５１０を介して対向さ亡る。薄
い絶縁層を介してベース電極５００とカウンタ電極５０
１が対向している部分がジョセフソン接合でりる。ベー
ス電極５００とカウンタ電極５０１のに方にはコントロ
ール配線５０２を配置する。」ントＩｊ−ル配線５Ｕ２
は第１の論理アレ・イ群１００では第１のワード線１０
５に、第２の論理−アレイ群１２１）では第２のワード
線１２２に相当する。第５図に示すプログラムした状態
の論理セルでは、ベース電極５００とカウンタ電極５０
１のｊｉｊ〕に数１１００ｎの厚い絶縁層５０３を介し
て対向させ、厚い絶縁層５０３の一部に穴５０４を明け
、穴５０４の部分だけ数１１ ｍの薄い絶縁層５１０を
介して対向させる。この場合穴５０４の部分がジョセフ
ソン接合となる。第５図に示す論理セルでは２つの穴５
０４のジョセフソン接合とベース電極５００とカウンタ
′電極５０１で超電導ループを構成し、いわゆる２接合
のジョセフソン干渉計を構成している。第５図に示す論
理セルに流れうる最大の超電導電流■ｍとコントロール
配線５０２に流れるコントロール電流ＩＣの関係は第７
図に示される。
い状態の論理セルの構造を示している。第６図に不１”
論理セルはベース電極５００とカウンタ電極５０１を数
１１ ｎｌの薄い絶縁層５１０を介して対向さ亡る。薄
い絶縁層を介してベース電極５００とカウンタ電極５０
１が対向している部分がジョセフソン接合でりる。ベー
ス電極５００とカウンタ電極５０１のに方にはコントロ
ール配線５０２を配置する。」ントＩｊ−ル配線５Ｕ２
は第１の論理アレ・イ群１００では第１のワード線１０
５に、第２の論理−アレイ群１２１）では第２のワード
線１２２に相当する。第５図に示すプログラムした状態
の論理セルでは、ベース電極５００とカウンタ電極５０
１のｊｉｊ〕に数１１００ｎの厚い絶縁層５０３を介し
て対向させ、厚い絶縁層５０３の一部に穴５０４を明け
、穴５０４の部分だけ数１１ ｍの薄い絶縁層５１０を
介して対向させる。この場合穴５０４の部分がジョセフ
ソン接合となる。第５図に示す論理セルでは２つの穴５
０４のジョセフソン接合とベース電極５００とカウンタ
′電極５０１で超電導ループを構成し、いわゆる２接合
のジョセフソン干渉計を構成している。第５図に示す論
理セルに流れうる最大の超電導電流■ｍとコントロール
配線５０２に流れるコントロール電流ＩＣの関係は第７
図に示される。
第６図に示す論理セルではジョセフソン接合面積が第５
図に示す論理セルよりも大きいため、この論理セルに流
れうる最大の超電導電流は第５ａ図に示すものより太き
い。ベース電極５００とカウンタ電極５０１は第１の論
理プレイ群１００では第１のビット線１０３に、第２論
理アレイ群１２０では第２のビット線１２４に接続され
る。以下に第１図に示すプログラム可能な論理アレイの
動作を説明する。第１の論理アレイ群１００の横方向（
以下ビット方向）には複数個のメモリセル１０１が第１
のビット線１０３を介して直列に接続されている。端子
１０６、抵抗２００を介して供給さるだ電流は第１のワ
ード線１０５のどれにも電流が流れでいない場合はすべ
ての論理セル１０１が超電導状態にあるため直列に接続
された論理セル１０１を介して接地に流れる。直列に接
続された論理セル１０１は第５図に示すプログラムした
状態と、第６図に示すプログラムしない状態とがある。
図に示す論理セルよりも大きいため、この論理セルに流
れうる最大の超電導電流は第５ａ図に示すものより太き
い。ベース電極５００とカウンタ電極５０１は第１の論
理プレイ群１００では第１のビット線１０３に、第２論
理アレイ群１２０では第２のビット線１２４に接続され
る。以下に第１図に示すプログラム可能な論理アレイの
動作を説明する。第１の論理アレイ群１００の横方向（
以下ビット方向）には複数個のメモリセル１０１が第１
のビット線１０３を介して直列に接続されている。端子
１０６、抵抗２００を介して供給さるだ電流は第１のワ
ード線１０５のどれにも電流が流れでいない場合はすべ
ての論理セル１０１が超電導状態にあるため直列に接続
された論理セル１０１を介して接地に流れる。直列に接
続された論理セル１０１は第５図に示すプログラムした
状態と、第６図に示すプログラムしない状態とがある。
第６図に示すプログラムしない状態の論理セル１０１で
は論理セルに流れうる最大の超電導電流が太きいため、
その論理セルにある第１のワード線１０５に電流を流し
ても論理セルは超電導状態に止−まる。第５図に示すプ
ログラムした状態の論理セル１０１では第１のワード線
１０５と論理セル１０１に流れうる最大の超電導電流の
関係は第７図に示される。ワード線１０５に電流が流れ
ない場合の論理セルの動作点は第７図のＡ点にあり超電
導状態にあるが、ワード線１０５に電流が流れると動作
点は第７図のＢ点に移り、電圧状態となり、論理セル１
０１に流れていた電流は遮断される。そのため第１のビ
ット線１０３を介して直列に接続された論理セル１０１
に流れていた電流は配線１１４を介して否定駆動回路１
１１に流れる。論理セル１０１はビット方向に直列に接
続され、その内の１つの論理セルでも電圧状態に移ると
電流が否定駆動回路１１１に流れるため、プログラムし
た状態の論理セル１０１にある第１のワード線１０５の
信号と配線１１４の信号に対して、直列に接続された論
理セル１０１と第１のビット駆動回路はＯＲ論理回路を
構成している。否定駆動回路１１１はトリガ一端子１１
３より印加されるトリガ信号に同期したタイミングで配
線１１４の信号の否定信号を第２の論理アレイ１２０の
第２のワード線１２２に供給する。第１の論理アレイ１
００で作られたＯＲ論理信号は否定駆動回路で信号は否
定され、ＡＮＤ信号となる。第２の論理アレイ１２０は
第１の論理アレイ１００と同様に第２のワード線１２２
の信号に対しＯＲ論理動作をおこない、その結果の信号
を出力信号端子１２５に表わす。任意のディジタル関数
はＡＮＤ回路とＯＲ回路の組み合わせで構成できること
は明らかである。本発明による第１図に示す実施例では
第１の論理アレイ群１００と否定駆動回路群１１０でＡ
ＮＤ回路群を構成し、第２の論理アレイ群がＯＲ回路群
を構成している。ことから第１図に示す実施例で論理セ
ル１０１をプログラムすることにより任意のディジタル
関数を表現できることは明らかである。
は論理セルに流れうる最大の超電導電流が太きいため、
その論理セルにある第１のワード線１０５に電流を流し
ても論理セルは超電導状態に止−まる。第５図に示すプ
ログラムした状態の論理セル１０１では第１のワード線
１０５と論理セル１０１に流れうる最大の超電導電流の
関係は第７図に示される。ワード線１０５に電流が流れ
ない場合の論理セルの動作点は第７図のＡ点にあり超電
導状態にあるが、ワード線１０５に電流が流れると動作
点は第７図のＢ点に移り、電圧状態となり、論理セル１
０１に流れていた電流は遮断される。そのため第１のビ
ット線１０３を介して直列に接続された論理セル１０１
に流れていた電流は配線１１４を介して否定駆動回路１
１１に流れる。論理セル１０１はビット方向に直列に接
続され、その内の１つの論理セルでも電圧状態に移ると
電流が否定駆動回路１１１に流れるため、プログラムし
た状態の論理セル１０１にある第１のワード線１０５の
信号と配線１１４の信号に対して、直列に接続された論
理セル１０１と第１のビット駆動回路はＯＲ論理回路を
構成している。否定駆動回路１１１はトリガ一端子１１
３より印加されるトリガ信号に同期したタイミングで配
線１１４の信号の否定信号を第２の論理アレイ１２０の
第２のワード線１２２に供給する。第１の論理アレイ１
００で作られたＯＲ論理信号は否定駆動回路で信号は否
定され、ＡＮＤ信号となる。第２の論理アレイ１２０は
第１の論理アレイ１００と同様に第２のワード線１２２
の信号に対しＯＲ論理動作をおこない、その結果の信号
を出力信号端子１２５に表わす。任意のディジタル関数
はＡＮＤ回路とＯＲ回路の組み合わせで構成できること
は明らかである。本発明による第１図に示す実施例では
第１の論理アレイ群１００と否定駆動回路群１１０でＡ
ＮＤ回路群を構成し、第２の論理アレイ群がＯＲ回路群
を構成している。ことから第１図に示す実施例で論理セ
ル１０１をプログラムすることにより任意のディジタル
関数を表現できることは明らかである。
第８図は本発明による第２の実施例である。第８図に示
すプログラム可能な論理プレイは第１の論理アレイ１０
０′、肯定駆動回路群６００、第２の論理アレイ１２０
により構成される。第８図の第２の論理アレイ１２０は
第１図に示す第２の論理アレイ１２０と同じ構成をして
いる。第８図の論理アレイは平面状に配列された胴理セ
ル群１０１、第３のビット駆動ｌｉＪ路群１０２′、第
１のワード線群１０５、第１のビット線群１０３よシ構
成されている。肯定駆動回路群６００は複数の肯定駆動
回路６０１より構成されている。第９図は第３のビット
駆動回路１０２′の回路例である。第３のビット駆動回
路１０２′は２つの抵抗８０１と８０２を直列に接続し
、一端を接地し、他端を端子１０６に接続した構成をし
ている。直列に接続した抵抗の中点は第１のワード線１
０３に接続されている。第１０図は判定駆動回路６０１
の回路例である。肯定駆動回路６０１は電流注入形ジョ
セフソンＡＮＤ回路と抵抗８０３より構成されている。
すプログラム可能な論理プレイは第１の論理アレイ１０
０′、肯定駆動回路群６００、第２の論理アレイ１２０
により構成される。第８図の第２の論理アレイ１２０は
第１図に示す第２の論理アレイ１２０と同じ構成をして
いる。第８図の論理アレイは平面状に配列された胴理セ
ル群１０１、第３のビット駆動ｌｉＪ路群１０２′、第
１のワード線群１０５、第１のビット線群１０３よシ構
成されている。肯定駆動回路群６００は複数の肯定駆動
回路６０１より構成されている。第９図は第３のビット
駆動回路１０２′の回路例である。第３のビット駆動回
路１０２′は２つの抵抗８０１と８０２を直列に接続し
、一端を接地し、他端を端子１０６に接続した構成をし
ている。直列に接続した抵抗の中点は第１のワード線１
０３に接続されている。第１０図は判定駆動回路６０１
の回路例である。肯定駆動回路６０１は電流注入形ジョ
セフソンＡＮＤ回路と抵抗８０３より構成されている。
第１のビット線１０３は電流注入形ジョセフソンＡＮＤ
回路８０４を介して接地され、電流注入形ジョセフソン
ＡＮＤ回路８０４の出力は第２のワード線１２２に接続
される。電流注入形ジョセフソンＡ、 Ｎ Ｄ回路は例
えハＩ Ｂ Ｍ Ｊ〇−ｕｒｎａｌ ｏｆ ｒｅｓｅａ
ｒｃｈ ａｎｄ ｄｅｖｅｌｏｐｒｎｅｎｔ ＶＯｔ。
回路８０４を介して接地され、電流注入形ジョセフソン
ＡＮＤ回路８０４の出力は第２のワード線１２２に接続
される。電流注入形ジョセフソンＡ、 Ｎ Ｄ回路は例
えハＩ Ｂ Ｍ Ｊ〇−ｕｒｎａｌ ｏｆ ｒｅｓｅａ
ｒｃｈ ａｎｄ ｄｅｖｅｌｏｐｒｎｅｎｔ ＶＯｔ。
２４１／ａ２． Ｍａｒｃｂ １９８０ に詳し、く
記載されている。以下に第８図に示すプログラム可能な
論理プレイの動作を説明する。第１の論理アレイ群１０
０′の第１のワード線１０５に電流が流れない場合は論
理セル１０１はすべて超電導状態にあるため、端子１０
６、抵抗８０１を介して流れる電流は第１のビット線１
０３を介して論理セルを流れる。
記載されている。以下に第８図に示すプログラム可能な
論理プレイの動作を説明する。第１の論理アレイ群１０
０′の第１のワード線１０５に電流が流れない場合は論
理セル１０１はすべて超電導状態にあるため、端子１０
６、抵抗８０１を介して流れる電流は第１のビット線１
０３を介して論理セルを流れる。
ビット方向に直列に接続された論理セル１０１のうちで
一つでも第５図に示すプログラムされた論理セルの第１
のワード線１０５に電流が流れると論理セルに流れでい
た電流は遮断され、第１のビット線１０３に流れていた
電流は抵抗８０２を介して接地に流れる。第１のワード
線１０５に流れる電流と、第１のビット線１０３に流れ
る電流はＮｏ几論理動作すなわちＡＮＤ論理動作を行う
ことは明らかである。第１のビット線１０３に流れる信
号は電流注入形ＡＮＤ回路で、トリガ一端子１１３より
印加されるトリガ信号に同期して第２のワード線１２２
に印加される。第２の論理アレイ群１２０でＯＦｔ、論
理動作をおこなう動作原理は第１図で説明したどおりで
ある。以上のことから第８図に示すプログラム可能な論
理アレイは第１図に示すプログラム可能な論理アレイと
同じ動作をすることは明らかである。
一つでも第５図に示すプログラムされた論理セルの第１
のワード線１０５に電流が流れると論理セルに流れでい
た電流は遮断され、第１のビット線１０３に流れていた
電流は抵抗８０２を介して接地に流れる。第１のワード
線１０５に流れる電流と、第１のビット線１０３に流れ
る電流はＮｏ几論理動作すなわちＡＮＤ論理動作を行う
ことは明らかである。第１のビット線１０３に流れる信
号は電流注入形ＡＮＤ回路で、トリガ一端子１１３より
印加されるトリガ信号に同期して第２のワード線１２２
に印加される。第２の論理アレイ群１２０でＯＦｔ、論
理動作をおこなう動作原理は第１図で説明したどおりで
ある。以上のことから第８図に示すプログラム可能な論
理アレイは第１図に示すプログラム可能な論理アレイと
同じ動作をすることは明らかである。
第１１図は第１の論理アレイ１００の他の好ましい例で
ある。平面状に配列された論理セル１０１′は横方向（
ビット方向）には第１のビット線１０３を介して接続さ
れる。第１のビット線１０３の終端は接地され、他端は
第１のビット駆動回路１０２に接続される。論理セル１
０１′の縦方向（ワード方向）には共通の２本のワード
線１０５ａ。
ある。平面状に配列された論理セル１０１′は横方向（
ビット方向）には第１のビット線１０３を介して接続さ
れる。第１のビット線１０３の終端は接地され、他端は
第１のビット駆動回路１０２に接続される。論理セル１
０１′の縦方向（ワード方向）には共通の２本のワード
線１０５ａ。
１０５ｂが配置される。２本のワード線１０５ａ。
１０５ｂの一端は終端回路９０１に接続され、他端はワ
ード駆動回路９００に接続される。第１２図はワード駆
動回路９０００回路例である。第１２図に示す回路はい
わゆる５ｅ１ｆ （）ａｔｅ ＡＮＤ回路と呼ばれ、例
えばＡ、 Ｄａｖｉｄｓｏｎ ＩＥ３ＳＣ−１３Ａ５
（１９７８）５８３〜５９０に詳しく記載されている
。第１２図に示す回路は４個の磁気結合形ジョセフソン
ＯＲ回路９１０，９１１，９１２゜９１３と４個の抵抗
９１４，９１５，９１６゜９１７から構成され、端子９
０２に電圧が印加されるタイミングに同期して端子１０
４に印加された信号と同じ信号（肯定信号）をワード線
１０５ａに、否定信号をワード線１０５ｂに印加する機
能がある。第１３図は終端回路９０１の回路例である。
ード駆動回路９００に接続される。第１２図はワード駆
動回路９０００回路例である。第１２図に示す回路はい
わゆる５ｅ１ｆ （）ａｔｅ ＡＮＤ回路と呼ばれ、例
えばＡ、 Ｄａｖｉｄｓｏｎ ＩＥ３ＳＣ−１３Ａ５
（１９７８）５８３〜５９０に詳しく記載されている
。第１２図に示す回路は４個の磁気結合形ジョセフソン
ＯＲ回路９１０，９１１，９１２゜９１３と４個の抵抗
９１４，９１５，９１６゜９１７から構成され、端子９
０２に電圧が印加されるタイミングに同期して端子１０
４に印加された信号と同じ信号（肯定信号）をワード線
１０５ａに、否定信号をワード線１０５ｂに印加する機
能がある。第１３図は終端回路９０１の回路例である。
終端回路９０１では抵抗９１６，９１７を介してワード
線１０５ａ、１０５ｂを接地する。第１４図、第１５図
はプログラムされた状態の論理セルの構造を示す。第１
４図はワード線１０５ａのみが、第１５図はワード線１
０５ｂのみが論理セルの上方を通過する。つまり第１４
図の論理セルでは端子１０４に印加された信号の肯定信
号が、′第１５図の論理セルでは否定信号がプログラム
されたことになる。そのため第１４図の論理セルはワー
ド線１０５ａに電流が流れだ場合に電圧状態になり、第
１５図の論理セルはワード１１０５ｂに電流が流れた場
合に電圧状態になる。第１６図はプログラムされない状
態の論理セルの構造である。第１６図では２本のワード
線１０５ａ 、１０５ｂとも論理セルを迂回している。
線１０５ａ、１０５ｂを接地する。第１４図、第１５図
はプログラムされた状態の論理セルの構造を示す。第１
４図はワード線１０５ａのみが、第１５図はワード線１
０５ｂのみが論理セルの上方を通過する。つまり第１４
図の論理セルでは端子１０４に印加された信号の肯定信
号が、′第１５図の論理セルでは否定信号がプログラム
されたことになる。そのため第１４図の論理セルはワー
ド線１０５ａに電流が流れだ場合に電圧状態になり、第
１５図の論理セルはワード１１０５ｂに電流が流れた場
合に電圧状態になる。第１６図はプログラムされない状
態の論理セルの構造である。第１６図では２本のワード
線１０５ａ 、１０５ｂとも論理セルを迂回している。
そのだめワード線１０５ａ、１０５ｂいずれに直流が流
れても論理セルは超電導状態に止まったままである。第
１１図に示す第１の論理アレイ群１００は人力信号の肯
定、否定信号の両方をプログラムできるので第１図に示
す論理アレイ群１００よりも機能が多い。
れても論理セルは超電導状態に止まったままである。第
１１図に示す第１の論理アレイ群１００は人力信号の肯
定、否定信号の両方をプログラムできるので第１図に示
す論理アレイ群１００よりも機能が多い。
以上の説明で論理セルに２接合のジョセフノン干渉計を
使ったが、他に３接合のジョセフノン干渉計、単一ジョ
セフソン接合を使えることは明らかである。
使ったが、他に３接合のジョセフノン干渉計、単一ジョ
セフソン接合を使えることは明らかである。
本発明によれば第１．第２の論理アレ・イ群の論理セル
をプログラムすることにより任意の論理関数を表現でき
ることは明らかであり、その論理関数の修正も容易であ
る。そのためジョセフソン素子を使った計ｙ機システム
の論理修正に素早く対処でき、開発に必要とする時間や
費用紮犬幅に削減できるため、本発明の効果は非常に大
きい。
をプログラムすることにより任意の論理関数を表現でき
ることは明らかであり、その論理関数の修正も容易であ
る。そのためジョセフソン素子を使った計ｙ機システム
の論理修正に素早く対処でき、開発に必要とする時間や
費用紮犬幅に削減できるため、本発明の効果は非常に大
きい。
第１図は本発明の第１の実施例のブロック図、第２図、
第３図、第４図は第１の実施例に使う各種回路例、第５
図、第６図は論理セルの構造、第７図は論理セルのしき
い値特性、第８図は本発明による第２の実施例のブロッ
ク図、第９図、第１０図は第２の実施例に使う各種回路
例、第１１図は論理セル群の他の例、第１２図、第１３
図は論理セル群で使う回路例、第１４図、第１５図。 第１６図は論理セル群で使う論理セルの構造を示す図で
ある。 １００・・・第１の論理アレイ群、１０１・・・論理セ
ル、１０２・・・第１のビット駆動回路、１０３・・・
第１のビット線、１０５・・・第１のワード線、１１０
・・・否定駆動回路群、１１１・・・不定駆動回路、１
２０・・・第２の論理アレイ群、１２１・・・第２のビ
ット駆動回路、１２２・・・第２のワード線、１２５・
・・出力端子、１０４，１０４’・・・入力端子、５０
０・・・ベース電極、５０１・・・カウンタ電極、５１
０・・・ジョセフソン障壁層、６０１・・・肯定駆動回
路、９００・・・１３３ 第 ２ 口 第３ 図 第４ （２） 第５ 図 第６ 図 第 ７１２］ １７ｙ＋ １″ ’ −＋Ｉ ｃ ％ １１ 図 ｙｌｌＺ （２）
第３図、第４図は第１の実施例に使う各種回路例、第５
図、第６図は論理セルの構造、第７図は論理セルのしき
い値特性、第８図は本発明による第２の実施例のブロッ
ク図、第９図、第１０図は第２の実施例に使う各種回路
例、第１１図は論理セル群の他の例、第１２図、第１３
図は論理セル群で使う回路例、第１４図、第１５図。 第１６図は論理セル群で使う論理セルの構造を示す図で
ある。 １００・・・第１の論理アレイ群、１０１・・・論理セ
ル、１０２・・・第１のビット駆動回路、１０３・・・
第１のビット線、１０５・・・第１のワード線、１１０
・・・否定駆動回路群、１１１・・・不定駆動回路、１
２０・・・第２の論理アレイ群、１２１・・・第２のビ
ット駆動回路、１２２・・・第２のワード線、１２５・
・・出力端子、１０４，１０４’・・・入力端子、５０
０・・・ベース電極、５０１・・・カウンタ電極、５１
０・・・ジョセフソン障壁層、６０１・・・肯定駆動回
路、９００・・・１３３ 第 ２ 口 第３ 図 第４ （２） 第５ 図 第６ 図 第 ７１２］ １７ｙ＋ １″ ’ −＋Ｉ ｃ ％ １１ 図 ｙｌｌＺ （２）
Claims (1)
- 少なくとも１個以上のジョセフソン接合で構成された複
数の第１の論理セルを平面状に配列し、該第１の論理セ
ルに少なくとも１本以上の第１のワード線を配し、該第
１の論理セルに電流を供給する第１のビット線を有する
第１の１ｂｒｉ理アレイと、少なくとも１個以上のジョ
セフソン接合で構成された複数個の第２の論理セルを平
面状に配列し、該第２の論理セルに少なくとも１本以上
の第２のワード線を配し、該第２の論理セルに電流を流
す第２のビット線を有す第２の論理アレイと、該第１の
論理アレイの出力信号を第２の調理アレイに伝える駆動
回路を有することを特徴とする超電導メモリ形論理プレ
イ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125697A JPS5917725A (ja) | 1982-07-21 | 1982-07-21 | 超電導メモリ形論理アレイ |
| US06/515,514 US4633439A (en) | 1982-07-21 | 1983-07-20 | Superconducting read-only memories or programable logic arrays having the same |
| EP83107168A EP0112962B1 (en) | 1982-07-21 | 1983-07-21 | Superconducting read-only memories and programmable logic arrays having such memories |
| CA000432945A CA1201529A (en) | 1982-06-28 | 1983-07-21 | Superconducting read-only memories or programable logic arrays having the same |
| DE8383107168T DE3378815D1 (en) | 1982-07-21 | 1983-07-21 | Superconducting read-only memories and programmable logic arrays having such memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125697A JPS5917725A (ja) | 1982-07-21 | 1982-07-21 | 超電導メモリ形論理アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5917725A true JPS5917725A (ja) | 1984-01-30 |
Family
ID=14916467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57125697A Pending JPS5917725A (ja) | 1982-06-28 | 1982-07-21 | 超電導メモリ形論理アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917725A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268719A (ja) * | 1987-04-27 | 1988-11-07 | Idemitsu Petrochem Co Ltd | 耐衝撃性樹脂の製造方法 |
| US5210132A (en) * | 1988-12-28 | 1993-05-11 | Mitsui Toatsu Chemicals, Inc. | Continuous process for preparing rubber modified high impact resin |
| JP2019514255A (ja) * | 2016-03-24 | 2019-05-30 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 超伝導セルアレイ論理回路システム |
-
1982
- 1982-07-21 JP JP57125697A patent/JPS5917725A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268719A (ja) * | 1987-04-27 | 1988-11-07 | Idemitsu Petrochem Co Ltd | 耐衝撃性樹脂の製造方法 |
| US5210132A (en) * | 1988-12-28 | 1993-05-11 | Mitsui Toatsu Chemicals, Inc. | Continuous process for preparing rubber modified high impact resin |
| JP2019514255A (ja) * | 2016-03-24 | 2019-05-30 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 超伝導セルアレイ論理回路システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5208491A (en) | Field programmable gate array | |
| US5220672A (en) | Low power consuming digital circuit device | |
| US5612633A (en) | Circuit for simultaneously inputting and outputting signals on a single wire | |
| US5005158A (en) | Redundancy for serial memory | |
| US5386155A (en) | Apparatus and method for selecting polarity and output type in a programmable logic device | |
| US6052770A (en) | Asynchronous register | |
| JPH0465350B2 (ja) | ||
| JPS61198761A (ja) | 半導体集積回路 | |
| JPS59101924A (ja) | セツト／リセツト・ラツチ回路 | |
| US5125011A (en) | Apparatus for masking data bits | |
| US4458163A (en) | Programmable architecture logic | |
| US4644185A (en) | Self clocking CMOS latch | |
| US6737891B2 (en) | Tri-directional, high-speed bus switch | |
| JPS6039921A (ja) | プログラマブル論理アレー | |
| EP0366530B1 (en) | Josephson memory circuit | |
| JPS59106130A (ja) | レベル・センステイブ・スキヤン・デザインのためのシフト・レジスタ・ラツチ対 | |
| JPS5917725A (ja) | 超電導メモリ形論理アレイ | |
| EP0112962B1 (en) | Superconducting read-only memories and programmable logic arrays having such memories | |
| JPH033418B2 (ja) | ||
| EP0568330A2 (en) | Method and apparatus for programmable integrated circuit diagnostics | |
| CA1201529A (en) | Superconducting read-only memories or programable logic arrays having the same | |
| JPH02105247A (ja) | データバス制御論理回路 | |
| JP2995914B2 (ja) | ジョセフソンカウンター | |
| JPH0368478B2 (ja) | ||
| JPH0235700A (ja) | メモリ回路 |