JP2995914B2 - ジョセフソンカウンター - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、超伝導デジタル回路、
より詳しくは超伝導ニューロン素子等に用いられるジョ
セフソンカウンター回路に関する。

【０００２】

【従来の技術】特願平３−２４２２５号にある超伝導シ
ナプス回路は、超伝導アーティフィシャルニューラルネ
ットワークの基本構成要素となる超伝導ニューロン素子
間の結合の重み付けを行う回路である。４ビットの可変
重みを有する超伝導シナプス回路を図６に示す。この超
伝導シナプス回路は、重み付けされた入力の加算を行う
ニューロンループ８１と４個の結合インダクタンス８２
で磁気的に結合している。それぞれの結合インダクタン
ス８２の値は１：２：４：８の比を有しており、結合イ
ンダクタンス８２と並列に配置されたシナプスゲート８
３のスイッチングの組合せに応じて、ゲート電流Ｉ_g に
４ビットの可変重み付けを行いニューロンループ８１に
伝えることができる。シナプスゲート８３はＡＮＤゲー
トであり、他ニューロン素子からの入力電流Ｉ_{i n} と超
伝導メモリループ１３に蓄えられたメモリ電流Ｉ_m によ
って電圧状態にスイッチする。入力電流Ｉ_{i n} は全ての
ニューロンゲート８３に共通であるため、個々のニュー
ロンゲート８３のスイッチ、すなわち重み付けは、メモ
リ電流Ｉ_m の有無によって決定される。

【０００３】

【発明が解決しようとする課題】超伝導シナプス回路の
重みは学習によって書き変えられる。この学習は外部の
コンピュータもしくは自己学習によって行われる。外部
のコンピュータによる学習の場合、前記超伝導メモリル
ープ１３の情報は一個づつ独立に書き変えねばならず、
多くの外部との接続ピンが必要となるかまたは周辺回路
が非常に複雑になるという欠点を有していた。また個々
の超伝導メモリループ１３が独立しているため自己学習
には適していなかった。

【０００４】この問題を解決するには、プロシーディン
グ オブ ニューラル インフォメーション プロッセ
シング システムズ、第９ページ、１９８７年 （Pro-
ceeding of Neural Information Processing Systems、
9 (1987)にある半導体ニューロン素子で用いられている
ディジタルカウンターによって重みの値を変更する方法
が有効である。ジョセフソン接合を用いたディジタルカ
ウンターとしては、電子技術総合研究所彙報、第５３
巻、第７、８号、第１００ページにある直結結合型ラッ
チを用いたカウンター回路が知られていた。しかしこの
カウンター回路は、４ビットの規模で１０３個のゲート
を有しており回路の占有面積が非常に大きく、前記超伝
導シナプス回路の重み制御に用いるには適していなかっ
た。

【０００５】本発明は、回路の占領面積が大きく、前記
超伝導シナプス回路の重み制御に適したジョセフソン接
合を用いたディジタルカウンター回路を提供することを
目的としている。

【０００６】

【課題を解決するための手段】本発明の第１の発明を用
いれば、ジョセフソン接合を用いた磁界結合型ゲートで
ある第一のゲートおよび第二のゲートと超伝導メモリル
ープと負荷抵抗を少なくとも含み、前記第一および第二
のゲートが直列に結合され一端からバイアス電流を提供
され他端は接地され、前記超伝導メモリループと前記第
二のゲートが並列に結合され、前記負荷抵抗の一端が前
記第一および第二のゲートと前記バイアス電流に対して
並列に結合され、前記第一のゲートは前記超伝導メモリ
ループの一部からなるメモリ電流路とトリガ電流路とア
ップ電流路の三本の制御電流路を有し前記トリガ電流は
前記メモリ電流および前記アップ電流と逆向きに供給さ
れ前記第一のゲートは前記トリガ電流のない状態で前記
メモリ電流および前記アップ電流が供給されることによ
り電圧状態にスイッチし、前記第二のゲートはトリガ電
流路とアップ電流路の二本の制御電流路を有し前記トリ
ガ電流と前記アップ電流の両者が供給されることにより
電圧状態にスイッチする回路をユニットとし、各ユニッ
トは前記負荷抵抗の他端と前記アップ電流路で接続さ
れ、かつ前記トリガ電流はすべてのユニットの前記第一
のゲートの状態が確定した後に外部より供給されること
を特徴とするジョセフソンアップカウンターが得られ
る。

【０００７】本発明の第２の発明を用いれば、ジョセフ
ソン接合を用いた磁界結合型ゲートである第一のゲート
および第二のゲートと超伝導メモリループと負荷抵抗を
少なくとも含み、前記第二のゲートと前記負荷抵抗が直
列に結合され、この直列結合の一端と前記第一ゲートの
一端とがバイアス電流に対して並列に結合され、前記第
一のゲートは一端から前記バイアス電流を供給されかつ
他端は接地され、前記超伝導メモリループと前記第二の
ゲートが並列に結合され、前記第一のゲートは前記超伝
導メモリループの一部からなるメモリ電流路とトリガ電
流路とダウン電流路の三本の制御電流路を有し前記ダウ
ン電流は前記メモリ電流および前記トリガ電流と逆向き
に供給され前記第一のゲートは制御電流に対して非対称
なしきい値特性を有し前記トリガ電流と前記メモリ電流
のない状態で前記ダウン電流が供給されることにより電
圧状態にスイッチし、前記第二のゲートはトリガ電流路
とダウン電流路の二本の制御電流路を有し前記トリガ電
流と前記ダウン電流の両者が供給されることにより電圧
状態にスイッチする回路をユニットとし、各ユニットは
前記直列結合の他端と前記ダウン電流路で接続され、か
つ前記トリガ電流はすべてのユニットの前記第一のゲー
トの状態が確定した後に外部から供給されることを特徴
とするジョセフソンダウンカウンターが得られる。

【０００８】本発明の第３の発明を用いれば、ジョセフ
ソン接合を用いた磁界結合型ゲートである第一、第二、
第三、第四および第五のゲートと超伝導メモリループと
第一、第二、第三および第四の負荷抵抗を少なくとも含
み、前記第一および第二のゲートが直列に結合され一端
からバイアス電流を供給され他端は接地され、前記超伝
導メモリループと前記第二のゲートが並列に結合され、
前記第一の負荷抵抗が前記第一および第二のゲートと前
記バイアス電流に対して並列に結合され、前記第一のゲ
ートは前記超伝導メモリループの一部からなるメモリ電
流路とトリガ電流路とアップ電流路とダウン電流路の四
本の制御電流路を有し前記トリガ電流は前記メモリ電
流、前記アップ電流および前記ダウン電流と逆向きに供
給され前記第一のゲートは前記トリガ電流のない状態で
前記メモリ電流と前記アップ電流もしくは前記メモリ電
流と前記ダウン電流が供給されることにより電圧状態に
スイッチし、前記第二のゲートはトリガ電流路とアップ
電流路とダウン電流路の三本の制御電流路を有し前記ト
リガ電流と前記アップ電流もしくは前記トリガ電流と前
記ダウン電流が供給されることにより電圧状態にスイッ
チし、前記第三、第四、第五のゲートはそれぞれ独立に
バイアス電流を供給され、前記第三のゲートは前記アッ
プ電流路と前記第一の負荷抵抗の他端を制御電流路とし
両者に電流が流れることにより電圧状態にスイッチし前
記第二の負荷抵抗の一端に電流を流し、前記第四のゲー
トは前記ダウン電流路を制御電流路とし前記ダウン電流
により電圧状態にスイッチし前記第三の負荷抵抗の一端
に電流を流し、前記第五のゲートは前記第一および前記
第二のゲートの他端と前記第三の負荷抵抗の他端を制御
電流路とし両者に電流が流れることにより電圧状態にス
イッチし前記第四の負荷抵抗の一端に電流を流す回路を
ユニットとし、各ユニットは前記第二の負荷抵抗の他端
と前記アップ電流路および前記第四の負荷抵抗の他端と
前記ダウン電流路で接続され、かつ前記トリガ電流はす
べてのユニットの前記第一のゲートの状態が確定した後
に外部から供給されることを特徴とするジョセフソンア
ップダウンカウンターが得られる。

【０００９】本発明の第４の発明を用いれば、ジョセフ
ソン接合を用いた磁界結合型ゲートである第一、第二、
第三、第四および第五のゲートと超伝導メモリループと
第一、第二、第三、および第四の負荷抵抗を少なくとも
含み、前記第二のゲートと前記第一の負荷抵抗が直列に
結合され一端からバイアス電流を供給され、前記超伝導
メモリループと前記第二のゲートが並列に結合され、前
記第一のゲートの一端が前記第二のゲートおよび第一の
負荷抵抗と前記バイアス電流に対して並列に結合され、
前記第一のゲートは前記超伝導メモリループの一部から
なるメモリ電流路とトリガ電流路とアップ電流路とダウ
ン電流路の四本の制御電流路を有し前記アップ電流と前
記ダウン電流は前記メモリ電流および前記トリガ電流と
逆向きに供給され前記第一のゲートは制御電流に対して
非対称なしきい値特性を有し前記トリガ電流と前記メモ
リ電流のない状態で前記アップ電流もしくは前記ダウン
電流が供給されることにより電圧状態にスイッチし、前
記第二のゲートはトリガ電流路とアップ電流路とダウン
電流路の三本の制御電流路を有し前記トリガ電流と前記
アップ電流もしくは前記トリガ電流と前記ダウン電流が
供給されることにより電圧状態にスイッチし、前記第
三、第四、第五のゲートはそれぞれ独立にバイアス電流
を供給され、前記第三のゲートは前記ダウン電流路と前
記第一の負荷抵抗と前記第二のゲートの他端を制御電流
路とし両者に電流が流れることにより電圧状態にスイッ
チし前記第二の負荷抵抗の一端に電流を流し、前記第四
のゲートはアップ電流路を制御電流路とし前記アップ電
流により電圧状態にスイッチし前記第三の負荷抵抗の一
端に電流を流し、前記第五のゲートは前記第一ゲートの
他端と前記第三の負荷抵抗の他端を制御電流路とし両者
に電流が流れることにより電圧状態にスイッチし前記第
四の負荷抵抗の一端に電流を流す回路をユニットとし、
各ユニツトは前記第二の負荷抵抗の他端と前記ダウン電
流路および前記第四の負荷抵抗の他端と前記アップ電流
路で接続され、かつ前記トリガ電流はすべてのユニット
の前記第一のゲートの状態が確定した後に外部から供給
されることを特徴とするジョセフソンアップダウンカウ
ンターが得られる。

【００１０】

【作用】２進数で表されたデータに１づつ加算していく
機能を持つアップカウンターの動作は、最下位ビットか
ら見て最初に現れるデータ”０”のビットのデータを”
１”にし、それ以下のビットのデータを”１”から”
０”にすることである。一方２進法で表されたデータか
ら１づつ減算していくダウンカウンターの動作は、最下
位ビットから見て最初に現れるデータ”１”のビットの
データを”０”にし、それ以下のビットのデータを”
０”から”１”にすることである。

【００１１】本発明では、第一のゲートでそのビットに
蓄えられているデータを読み取り、第２のゲートでメモ
リループに蓄えられているデータの書き変えを行う。超
伝導ループに流れる循環電流の有無は、その中に含まれ
るジョセフソンゲートのスイッチによって制御すること
ができる。すなわち、バイアス電流が流れている状態で
ゲートがスイッチすれば超伝導ループ内に循環電流が流
れ、バイアス電流が流れていない状態でゲートがスイッ
チすれば、超伝導ループ内の循環電流は消える。本発明
においては、この循環電流をメモリ電流に、超伝導メモ
リループ内に循環電流が流れている状態をデータ”１”
に、循環電流が流れていない状態をデータ”０”にそれ
ぞれ対応させている。

【００１２】第一の発明の回路では、アップ電流が前段
のビットから伝えられておりかつ蓄えられているデータ
が”１”ならば、第一のゲートは電圧状態にスイッチ
し、バイアス電流は第一の負荷抵抗を含むブランチの方
に流れ次段のビットにアップ電流を伝える。それ以外の
場合は第一のゲートはスイッチせず、次段のビットにア
ップ電流を伝わらない。このアップ電流の伝達は連鎖反
応であり、最下位ビットから最初に現れるデータ”０”
のビットまで続く。アップ電流が流れているビットの第
二のゲートは外部からのトリガ電流の入力により電圧状
態にスイッチする。このときデータ”０”のビットでは
第一のゲートがスイッチしておらずバイアス電流が第二
のゲートに流れているため、データ”１”が超伝導メモ
リループに書き込まれる。一方、データ”１”のビット
では第一のゲートのスイッチによりバイアス電流が第二
のゲートに供給されていないため、データは”０”とな
る。前記最初に現れるデータ”０”のビットより上位の
ビットでは、アップ電流が伝わってこないため、第二の
ゲートはスイッチせずデータの書き変えは行われない。
従って、本発明の回路は前記アップカウンターの動作を
行うアップカウンター回路である。データ”０”のビッ
トのデータが”１”に書き変えられると、このビットの
第一のゲートがスイッチしアップ信号を次段のビットに
伝え次段のビットのデータが変更されるという誤動作が
引き起こされる。この誤動作を防止するために、トリガ
電流はアップ電流、メモリ電流と逆向きに第一のゲート
に供給され、メモリ電流の立ち上がりによる第一のゲー
トのスイッチを阻止する。

【００１３】第二の発明の回路では、第１の発明の回路
と比べて第一のゲートと第一の負荷抵抗の位置が入れ替
わっており、また第一のゲートにはダウン電流とメモリ
電流、トリガ電流が逆向きに供給されている。第一のゲ
ートは制御電流に対して非対称なしきい値特性を有する
ゲートであり、ダウン電流だけが供給される場合はスイ
ッチするがメモリ電流、トリガ電流が流れている場合
は、ダウン電流の有無にかかわらずスイッチしない。こ
のため第一のゲートは、ダウン電流が前段のビットから
伝えられておりかつデータが”０”の場合だけスイッチ
し、バイアス電流は第一の負荷抵抗、第二のゲートを通
って次段のビットにダウン電流として伝えられる。この
ダウン電流の伝達も最下位ビットからの連鎖反応であ
り、最下位ビットから最初にデータ”１”が現れるビッ
トまで続く。ダウン電流が流れているビットの第二のゲ
ートは外部からのトリガ信号によってスイッチし、前期
最初にデータ”１”が現れるビットはバイアス電流が第
二のゲートに流されていないためデータ”０”になる。
一方、それ以下のビットでは第一のゲートのスイッチに
よりバイアス電流が第二のゲートに流れているため、デ
ータは”０”から”１”になる。以上のことから本発明
の回路が前記ダウンカウンター回路の動作を行うことが
分かる。

【００１４】第３の発明の回路においては、第１の発明
の回路に対して第三、第四、第五のゲートおよび第二、
第三、第四、の負荷抵抗が付加してある。また、第一、
第二のゲートにはダウン電流路がアップ電流路と同じ向
きに付加されている。データ”１”のビットにアップ電
流またはダウン電流が前段のビットから伝わって来る
と、第一のゲートはスイッチしバイアス電流は第一の負
荷抵抗を含むブランチに流れる。伝わってきた電流がア
ップ電流の場合は、第三のゲートはスイッチし、第三の
ゲートに流れていたバイアス電流はアップ電流として次
段のビットに伝えられる。一方、伝わってきた電流がダ
ウン電流の場合は、第三、第五のゲートともスイッチし
ないため次段にはアップ電流、ダウン電流とも伝わらな
い。データ”０”のビットにアップ電流が伝わってきた
場合は、第一のゲートがスイッチしないため第一の負荷
抵抗を含むブランチにバイアス電流が流れ込まず、第三
のゲートもスイッチせずアップ電流は次段に伝わらな
い。一方、ダウン電流が伝わってきた場合は第五のゲー
トの制御線にどちらも電流が流れるため、第五のゲート
はスイッチし第五のゲートに流れていたバイアス電流が
ダウン電流として次段のビットに伝わる。本発明の回路
においては、データ”１”のビットにダウン電流が伝わ
ってきた場合、第一のゲートがスイッチして第一の負荷
抵抗を含むブランチにバイアス電流が流れ込むまでは第
五のゲートの一方の制御線には電流が流れているため、
直接第五のゲートの制御線にダウン電流を流すとデー
タ”１”の場合も第五のゲートがスイッチする誤動作が
引き起こされる。この誤動作を阻止するために、ダウン
電流は第四のゲートの制御線に流れ込み、第四のゲート
のスイッチの後始めて第五のゲートの制御線に流れ込む
ようにした。この遅延ゲート（第四のゲート）により、
第一のゲートの状態が確定した後にダウン信号は第五の
ゲートに供給される。従って、本発明の回路を用いれ
ば、アップ電流が伝達される場合は最初に現れるデー
タ”０”のビットのデータを”１”にしそれ以下のビッ
トのデータを”１”から”０”に変えるアップカウンタ
ーの動作が得られる。一方、ダウン電流が伝達される場
合は最初に現れるデータ”１”のビットのデータを”
０”にし、それ以下のビットのデータを”０”から”
１”に変えるダウンカウンターの動作が得られる。以上
説明したように本発明の回路を用いれば、最下位ビット
に与えられる電流がアップ電流かダウン電流かに応じて
アップカウンター、ダウンカウンターの動作が切り替え
られるアップダウンカウンターが得られる。

【００１５】第４の発明の回路は、第２の発明の回路に
第三、第四、第五のゲートおよび第二、第三、第四の負
荷抵抗が付加してある。また、第一、第二のゲートには
ダウン電流路がアップ電流路と同じ向きに付加されてい
る。テータ”０”のビットにアップ電流またはダウン電
流が前段のビットから伝わって来ると、第一のゲートは
スイッチしバイアス電流は第一の負荷抵抗を含むブラン
チに流れる。伝わってきた電流がダウン電流の場合は、
第三のゲートはスイッチし、第三のゲートに流れていた
バイアス電流はダウン電流として次段のビットに伝えら
れる。一方、伝わってきた電流がアップ電流の場合は、
第三、第五のゲートともスイッチしないため次段にはア
ップ電流、ダウン電流とも伝わらない。データ”１”の
ビットにダウン電流が伝わってきた場合は、第一のゲー
トがスイッチしないため第一の負荷抵抗を含むブランチ
にバイアス電流が流れ込まず、第三のゲートもスイッチ
せずダウン電流は次段に伝わらない。一方、アップ電流
が伝わってきた場合は第五のゲートの制御線にどちらも
電流が流れるため、第五のゲートはスイッチし第五のゲ
ートに流れていたバイアス電流がアップ電流として次段
のビットに伝わる。本発明の回路においては、データ”
０”のビットにアップ電流が伝わってきた場合、第一の
ゲートがスイッチして第一の負荷抵抗を含むブランチに
バイアス電流が流れ込むまでは第五のゲートの一方の制
御線には電流が流れているため、直接第五のゲートの制
御線にアップ電流を流すとデータ”１”の場合も第五の
ゲートがスイッチする誤動作が引き起こされる。この誤
動作を阻止するために、アップ電流は第四のゲートの制
御線に流れ込み、第四のゲートのスイッチの後始めて第
五のゲートの制御線に流れ込むようにした。この遅延ゲ
ート（第四のゲート）により、第一のゲートの状態が確
定した後にアップ信号第五のゲートに供給される。従っ
て、本発明の回路を用いれば、アップ電流が伝達される
場合は最初に現れるデータ”０”のビットのデータを”
１”にしそれ以下のビットのデータを”１”から”０”
に変えるアップカウンターの動作が得られる。一方、ダ
ウン電流が伝達される場合は最初に現れるデータ”１”
のビットのデータを”０”にし、それ以下のビットのデ
ータを”０”から”１”に変えるダウンカウンターの動
作が得られる。以上説明したように本発明の回路を用い
れば、最下位ビットに与えられる電流がアップ電流かダ
ウン電流かに応じてアップカウンター、ダウンカウンタ
ーの動作が切り替えられるアップダウンカウンターが得
られる。

【００１６】

【実施例１】図１は第１の発明の実施例を説明するため
の回路図である。図１には、第一のゲート１１、第二の
ゲート１２、超伝導メモリループ１３、負荷抵抗１４お
よびバイアス抵抗１５、ダンピング抵抗１６をユニット
（１ビット）とするアップカウンター回路が２ビット分
示してある。第一のゲート１１、第二のゲート１２はと
もに制御電流に対して対称なしきい値特性を有する２接
合量子干渉計であり、ジョセフソン接合の臨界電流値は
すべて０．２５ｍＡ、インダクタンス値は１．３８ｐＨ
である。この量子干渉計は、バイアス電流０．２７５ｍ
Ａから０．３７５ｍＡの範囲でバイアス電流と同じ電流
値の制御電流に対してＡＮＤ動作を行う。すなわち、同
時に二つの制御電流が同じ向きに流れたときだけこの量
子干渉計は電圧状態にスイッチする。超伝導メモリルー
プ１３は５０ｐＨのインダクタンス値を有する超伝導体
からなり第二のゲート１２とともに閉ループを形成して
いる。従って、超伝導メモリループ１３に流れる電流は
メモリ電流Ｉ_m として記憶され、第二のゲートのスイッ
チにより書き込み、消去が行われる。このメモリ電流Ｉ
_m が流れているビットをデータ”１”のビット、流れて
いないビットをデータ”０”のビットとよぶ。負荷抵抗
１４は第一のゲート１１がスイッチしたときだけバイア
ス電流Ｉ_b をそれが含まれるブランチに流すための抵抗
で値は８Ωである。バイアス抵抗１５は、バイアス電流
Ｉ_b を一定に保つための抵抗で値は５０Ωである。ダン
ピング抵抗１６は第二のゲート１２のスイッチにより超
伝導メモリループ１３に送り出される電流量を決めるた
めの抵抗であり、本実施例では第二のゲート１２を流れ
る電流がすべて超伝導メモリループ１３に送り出される
抵抗値４．８Ωを選んだ。

【００１７】図１に示した回路にバイアス電流Ｉ_b がバ
イアス抵抗１５を介して供給されると、第一のゲート１
１、第二のゲート１２を含むブランチは超伝導状態にあ
るため、バイアス電流Ｉ_b はすべて第一のゲート１１、
第二のゲート１２を含むブランチに流れる。アップ電流
入力端１０１から前段のビットで生成されたアップ電流
Ｉ_{u P} が入力されると、このビットの超伝導メモリルー
プ１３にメモリ電流Ｉ_m が流されている場合は第一のゲ
ート１１は電圧状態にスイッチする。一方、メモリ電流
Ｉ_m が流れていない場合はアップ電流Ｉ_{u p} の入力があ
っても第一のゲートはスイッチしない。第一のゲート１
１がスイッチするとバイアス電流Ｉ_b は負荷抵抗１４を
含むブランチに流れ次段のビットのアップ電流Ｉ_{u p} と
なる。このアップ電流Ｉ_{u p} の伝達は最下位ビットから
の連鎖反応であり、最下位ビットから見て最初に現れる
メモリ電流Ｉ_m が流れていないビット、つまりデータ”
０”のビットまで続き、それより上位のビットにはアッ
プ電流Ｉ_{u p} は伝達されない。

【００１８】バイアス電流Ｉ_b の供給より一定時間経過
し、すべてのビットの第一のゲート１１の状態が決定し
た後、トリガ電流入力端１０３からトリガ電流Ｉ_{t r} が
入力されると、アップ電流Ｉ_{u p} がその制御線に流れて
いる第二のゲート１２は電圧状態にスイッチする。これ
らのスイッチする第二のゲート１２のうちデータ”０”
のビットのものは、その第一のゲート１１がスイッチし
ておらずバイアス電流Ｉ_b が第二のゲート１２に流れて
いるため、バイアス電流Ｉ_b は第二のゲート１２のスイ
ッチによって超伝導メモリループ１３の方に流れる。超
伝導閉ループには流れる電流を保存する性質があるた
め、いったん超伝導メモリループ１３の方に流れた電流
はバイアス電流Ｉ_b が供給されなくなった後も超伝導メ
モリループ１３内にメモリ電流Ｉ_m として残りこのビッ
トのデータは”１”となる。一方、データ”１”のビッ
トでは第一のゲート１１がスイッチするためバイアス電
流Ｉ_b は第二のゲート１２に流れておらず、第二のゲー
トにはかわりにメモリ電流Ｉ_m が流れている。これらの
ビットの第二のゲート１２がスイッチすると、超伝導閉
ループが壊れるためメモリ電流Ｉ_m は消滅しデータは”
０”となる。

【００１９】データ”０”のビットのデータが”１”に
変わりメモリ電流Ｉ_m が流れだしたときにそのビットの
第一のゲート１１がスイッチし次段のビットにアップ電
流Ｉ_{u p} を供給することにより次段のビットのデータを
変える誤動作が起こる。この誤動作を防止するためにト
リガ電流Ｉ_tr がアップ電流Ｉ_{u p} 、メモリ電流Ｉ_m と
は逆向きに第一のゲート１１に流される。このトリガ電
流Ｉ_{t r} により第一のゲート１１のスイッチは制御され
前記誤動作は発生しない。

【００２０】最下位ビットでは前段のアップ電流Ｉ_{u p}
の入力はないが、最下位ビットでは常にアップ電流Ｉ
_{u p} は供給される必要があることから、バイアス電流Ｉ
_b と同期した電流や外部からの信号電流をアップ電流Ｉ
_{u p} として与える。また最下位ビットの第一のゲート１
１、第二のゲート１２だけその、インダクタンス値を２
倍の２．７６ｐＨとし、一本の制御線に電流を流すだけ
でスイッチするＯＲゲートとし、第一のゲート１１はメ
モリ電流Ｉ_m 、第二のゲート１２はトリガ電流Ｉ_tr だ
けでスイッチさせることもできる。

【００２１】本実施例においては、第一のゲート１１、
第二のゲート１２として２接合の量子干渉計を用いたが
３接合の量子干渉計等の他のジョセフソン接合を用いた
磁界結合型ゲートを用いることもできる。また第一のゲ
ート１１としては非対称なしきい値特性を有するゲート
を用いることもできる。

【００２２】以上説明したように、図１に示す回路は最
下位ビットから見て最初に現れるデータ”０”のビット
のデータを”１”にし、それ以下のビットのデータを”
１”から”０”にするアップカウンターとなっている。
本実施例で示したアップカウンターは、１ビットあたり
に使用するゲートの数がわずか２個であるため回路の占
有面積を非常に小さくすることができる。

【００２３】

【実施例２】図２は第２の発明の実施例を説明するため
の回路図である。図２には、第一のゲート２１、第二の
ゲート１２、超伝導メモリループ１３、負荷抵抗２４お
よびバイアス抵抗１５、ダンピング１６をユニット（１
ビット）とするダウンカウンター回路が２ビット分示し
てある。第一のゲート２１は図３（ａ）に回路図、
（ｂ）にしきい値特性を示す非対称２接合量子干渉計で
ある。第一のゲート２１は、第一の接合３１が０．３５
ｍＡ、第二の接合３２が０．１５ｍＡの臨界電流値を有
し、インダクタンス３３の値は１．３８ｐＨである。ま
たしきい値特性から正方向の制御電流に対しては２入力
でもスイッチしないが、負方向の制御電流に対しては１
入力でスイッチする。第二のゲート１２は制御電流に対
して対称なしきい値特性を２接合量子干渉計であり、ジ
ョセフソン結合の臨界電流値はともに０．２５ｍＡ、イ
ンダクタンス値は１．３８ｐＨである。この量子干渉計
は、２入力があったときでけスイッチするＡＮＤ動作を
行う。超伝導メモリループ１３は５０ｐＨのインダクタ
ンス値を有する超伝導体からなり第二のゲート１２とと
もに閉ループを形成している。従って、超伝導メモリル
ープ１３に流れる電流はメモリ電流Ｉ_m として記憶さ
れ、第二のゲートのスイッチにより書き込み、消去が行
われる。このメモリ電流Ｉ_m が流れているビットをデー
タ”１”のビット、流れていないビットをデータ”０”
のビットとよぶ。負荷抵抗２４は第一のゲート２１がス
イッチしたときだけバイアス電流Ｉ_b をそれが含まれる
ブランチに流すための抵抗で、値は８Ωである。バイア
ス抵抗１５は、バイアス電流Ｉ_b を一定に保つための抵
抗で値は５０Ωである。ダンピング抵抗１６は第二のゲ
ート１２のスイッチにより超伝導メモリループ１３に送
り出される電流量を決めるための抵抗であり、本実施例
では第二のゲート１２を流れる電流がすべて超伝導メモ
リループ１３に送り出される抵抗値４．８Ωを選んだ。

【００２４】図２に示した回路にバイアス電流Ｉ_b がバ
イアス抵抗１５を介して供給されると、第一のゲート２
１を含むブランチは超伝導状態にあるため、バイアス電
流Ｉ_b はすべて第一のゲート２１を含むブランチに流れ
る。ダウン電流入力端１０５から前段のビットで生成さ
れたダウン電流Ｉ_{d w} が入力されると、メモリ電流Ｉ_m
が流れていない場合は、ダウン電流Ｉ_{d w} は第一のゲー
ト２１に対して負方向に流れるため、第一のゲート２１
は電圧状態にスイッチする。一方、メモリ電流Ｉ_m が流
れている場合はダウン電流Ｉ_{d w} の入力があっても、メ
モリ電流Ｉ_m がダウン電流Ｉ_{d w} を打ち消すため、第一
のゲート２１はスイッチしない。第一のゲート２１がス
イッチすると、バイアス電流Ｉ_b は負荷抵抗２４を含む
ブランチに流れ次段のビットのダウン電流Ｉ_{d w} とな
る。このダウン電流Ｉ_{d w} の伝達は最下位ビットからの
連鎖反応であり、最下位ビットから見て最初に現れるメ
モリ電流Ｉ_m が流れているビット、つまりデータ”１”
のビットまで続き、それより上位のビットにはダウン電
流Ｉ_{d w} は伝達されない。

【００２５】バイアス電流Ｉ_b の供給より一定時間経過
し、すべてのビットの第一のゲート２１の状態が決定し
た後、トリガ電流入力端１０１からトリガ電流Ｉ_{t r} が
入力されると、ダウン電流Ｉ_{d w} がその制御線に流れて
いる第二のゲート１２は電圧状態にスイッチする。これ
らのスイッチする第二のゲート１２のうちデータ”０”
のビットのものは、その第一のゲート２１がスイッチし
ておりバイアス電流Ｉ_b が第二のゲート１２に流れてい
るため、バイアス電流Ｉ_b は第二のゲート１２のスイッ
チによって超伝導メモリループ１３の方に流れる。超伝
導閉ループにはそこに流れている電流を保存する性質が
あるため、いったん超伝導メモリループ１３の方に流れ
た電流はバイアス電流Ｉ_b が供給されなくなった後も超
伝導メモリループ１３内にメモリ電流Ｉ_m として残りこ
のビットのデータは”１”となる。一方、データ”１”
のビットでは第一のゲート２１がスイッチしないためバ
イアス電流Ｉ_b は第二のゲート１２に流れておらず、第
二のゲート１２にはかわりにメモリ電流Ｉ_m が流れてい
る。これらのビットでは第二のゲート１２がスイッチす
ると、超伝導閉ループが壊れるためメモリ電流Ｉ_m は消
滅しデータは”０”となる。

【００２６】データ”１”のビットのデータが”０”に
変わりメモリ電流Ｉ_m が減少したときに、そのビットの
第一のゲート２１がダウン電流Ｉ_{d w} によりスイッチ
し、次段のビットにダウン電流Ｉ_{d w} を供給することに
より次段のビットのデータを変える誤動作が起こる。こ
の誤動作を防止するためにトリガ電流Ｉ_{t r} がダウン電
流Ｉ_{d w} とは逆向きに第一のゲート２１に流される。こ
のトリガ電流Ｉ_{t r} により第一のゲート２１のスイッチ
は制御され前記誤動作は発生しない。

【００２７】最下位ビットでは前段からのダウン電流Ｉ
_{d w} の入力はないが、最下位ビットは常にダウン電流Ｉ
_{d w} は供給される必要があることから、バイアス電流Ｉ
_b と同期した電流をダウン電流Ｉ_{d w} として与えること
や外部からダウン電流Ｉ_{d w} を信号として与える。また
最下位ビットの第二のゲート１２だけそのインダクタン
ス値を２倍の２．７６ｐＨに設定することにより一本の
制御線に電流が流れるだけでスイッチするＯＲゲートと
し、第二のゲート１２をトリガ電流Ｉ_{t r} だけでスイッ
チさせることもできる。

【００２８】本実施例におていは、第一のゲート２１、
第二のゲート１２として２接合の量子干渉計を用いたが
３接合の量子干渉計等の他のジョセフソン接合を用いた
磁界結合型ゲートを用いることもできる。

【００２９】以上説明したように、図２に示す回路は最
下位ビットから見て最初に現れるデータ”１”のビット
のデータを”０”にし、それ以下のビットのデータを”
０”から”１”にするダウンカウンターとなっている。
本実施例で示したダウンカウンターは、１ビットあたり
に使用するゲートの数がわずか２個であるため回路の占
有面積を非常に小さくすることができる。なお、図２で
は第二のゲート１２とダンピング抵抗１６の並列結合
が、負荷抵抗２４と超伝導メモリループ１３の間に設け
てあるが、負荷抵抗２４と第一のゲート２１とバイアス
抵抗の接続点の間に設けてよい。

【００３０】

【実施例３】図４は第３の発明の実施例を説明するため
の回路図である。図４には、第一のゲート１１、第二の
ゲート１２、第三のゲート４１、第四のゲート４２、第
五のゲート４３、超伝導メモリループ１３、第一の負荷
抵抗４４、第二の負荷抵抗４５、第三の負荷抵抗４６、
第四の負荷抵抗４７および第一のバイアス抵抗４８、第
二のバイアス抵抗４９、第三のバイアス抵抗５０、第四
のバイアス抵抗５１、ダンピング抵抗１６をユニット
（１ビット）とするアップダウンカウンター回路が２ビ
ット分示してある。第一のゲート１１、第二のゲート１
２、第三のゲート４１、第五のゲート４３はすべて制御
電流に対して対称なしきい値特性を有する２接合量子干
渉計であり、ジョセフソン接合の臨界電流値は０．２５
ｍＡ、インダクタンス値は１．３８ｐＨである。この量
子干渉計は、バイアス電流０．２７５ｍＡから０．３７
５ｍＡ範囲でバイアス電流と同じ電流値の制御電流に対
してＡＮＤ動作を行う。すなわち、同時に二つの制御電
流が同じ向きに流れたときだけこの量子干渉計は電圧状
態にスイッチする。第四のゲート４２も同じく２接合の
量子干渉計であるが、このゲートはジョセフソン接合の
臨界電流値０．２５ｍＡに対してインダクタンス値２．
７６ｐＨのＯＲゲートであり、バイアス電流０．２７５
ｍＡ以上でバイアス電流と同じ大きさの制御電流一入力
により電圧状態にスイッチする。また第四のゲート４２
にはインダクタンスと並列に０．２Ωのダンピング抵抗
が挿入され、ゲートのスイッチングスピードが他のゲー
ト２０ｐ秒に対して２倍の４０ｐ秒かかる。第一、第二
のゲート１１、１２は第一のバイアス電流Ｉ_{b 1} を、第
三、第四、第五のゲート４１、４２、４３はそれぞれ第
二、第三、第四のバイアス電流Ｉ_{b 2} 、Ｉ_{b 3} 、Ｉ_{b 4}
を供給される。これらのバイアス電流の値はすべて等し
くする。超伝導メモリループ１３は５０ｐＨのインダク
タンス値を有する超伝導体からなり第二のゲート１２と
ともに閉ループを形成している。従って、超伝導メモリ
ループ１３に流れる電流はメモリ電流Ｉ_m として記憶さ
れ、第二のゲート１２のスイッチにより書き込み、消去
が行われる。このメモリ電流Ｉ_m が流れているビットを
データ”１”のビット、流れていないビットをデータ”
０”のビットとよぶ。第一の負荷抵抗４４、第二の負荷
抵抗４５、第三の負荷抵抗４６、第四の負荷抵抗４７は
すべて値は８Ωであり、それぞれ第一のゲート１１、第
三のゲート４１、第四のゲート４２、第五のゲート４３
がスイッチしたときだけそれぞれ第一、第二、第三、第
四のバイアス電流Ｉ_{b 1} 、Ｉ_{b 2} 、Ｉ_{b 3} 、Ｉ_{b 4}をそ
れが含まれるブランチに流すための抵抗である。第一、
第二、第三、第四のバイアス抵抗４８、４９、５０、５
１は、それぞれ第一、第二、第三、第四のバイアス電流
Ｉ_{b 1} 、Ｉ_{b 2} 、Ｉ_{b 3} 、Ｉ_{b 4} を一定に保つための抵
抗で値は５０Ωである。ダンピング抵抗１６は第二のゲ
ート１２のスイッチにより超伝導メモリループ１３に送
り出される電流量を決めるための抵抗であり、本実施例
では第二のゲート１２を流れる電流がすべて超伝導メモ
リループ１３に送り出される抵抗値４．８Ωを選んだ。

【００３１】図４に示した回路に第一、第二、第三、第
四のバイアス電流Ｉ_{b 1} 、Ｉ_{b 2} 、Ｉ_{b 3} 、Ｉ_{b 3} 、Ｉ
_{b 4} がそれぞれ第一、第二、第三、第四のバイアス抵抗
４８、４９、５０、５１を介して供給されると、第一の
ゲート１１、第二のゲート１２を含むブランチは超伝導
状態にあるため、第一のバイアス電流Ｉ_{b 1} はすべて第
一のゲート１１、第二のゲート１２を含むブランチに流
れる。アップ電流入力端１０３から前後のビットで生成
されたアップ電流Ｉ_{u p} が入力されると、メモリ電流Ｉ
_m が流れている場合は、第一のゲート１１は電圧状態に
スイッチする。一方、メモリ電流Ｉ_m が流れていない場
合は、アップ電流Ｉ_{u p} の入力があっても第一のゲート
はスイッチしない。第一のゲート１１がスイッチすると
第一のバイアス電流Ｉ_b1 は第一の負荷抵抗４４を含む
ブランチに流れ、アップ電流Ｉ_up とともに第三のゲー
ト４１をスイッチさせる。第三のゲート４１がスイッチ
すると、第二のバイアス電流Ｉ_{b 2} は第二の負荷抵抗４
５を通って次段のビットに流れ込み次段のビットのアッ
プ電流Ｉ_{u p} となる。このアップ電流Ｉ_{u p} の伝達は最
下位ビットからの連鎖反応であり、最下位ビットから見
て最初に現れるメモリ電流Ｉ_m が流れていないビット、
つまりデータ”０”のビットまで続き、それより上位の
ビットにはアップ電流Ｉ_{u p} は伝達されない。

【００３２】ダウン電流入力端１０５から前段のビット
で生成されたダウン電流Ｉ_{d w} が入力されると、このビ
ットにメモリ電流Ｉ_m が流れている場合は第一のゲート
１１は電圧状態にスイッチする。一方、メモリ電流Ｉ_m
が流れていない場合はダウン電流Ｉ_{d w} の入力があって
も第一のゲート１１はスイッチしない。第一のゲート１
１がスイッチしないと第一のバイアス電流Ｉ_{b 1} は第
一、第二のゲート１１、１２を含むブランチに流れ続け
る。またダウン電流Ｉ_{d w} は第四のゲート４２の制御線
に流れ第四のゲート４２をスイッチさせる。第四のゲー
ト４２がスイッチすると、第三のバイアス電流Ｉ_{b 3} は
第三の負荷抵抗４６を通って第五のゲート４３の制御線
に流れ込み、第一のバイアス電流Ｉ_{b 1}とともに第五の
ゲート４３をスイッチさせる。第四のゲート４２は第一
のゲート１１より２０ｐ秒ほどスイッチングに多く時間
がかかるため、第四のゲート４２がスイッチして第三の
バイアス電流Ｉ_{b 3} が第五のゲート４３に到達したとき
には、第一のゲート１１のスイッチの有無によるバイア
ス電流Ｉ_{b 1} の流れるブランチはすでに決定されてお
り、データ”１”のビットでは第五のゲート４３はスイ
ッチしない。第五のゲート４３がスイッチすると、第四
のバイアス電流Ｉ_{b 4} は次段のビットのダウン電流Ｉ
_{d w} となる。このダウン電流Ｉ_{d w} の伝達は最下位ビッ
トからの連鎖反応であり、最下位ビットから見て最初に
現れるメモリ電流Ｉ_mが流れているビット、つまりデー
タ”１”のビットまで続き、それより上位のビットには
ダウン電流Ｉ_{d w} は伝達されない。

【００３３】第一、第二、第三、第四のバイアス電流Ｉ
_{b 1} 、Ｉ_{b 2} 、Ｉ_{b 3} 、Ｉ_{b 4} の供給より一定時間経過
し、すべてのビットの第一のゲート１１の状態が決定し
た後、トリガ電流入力端１０１からトリガ電流Ｉ_{t r} が
入力されると、アップ電流Ｉ_{u p} またはダウン電流Ｉ
_{d w} がその制御線に流れている第二のゲート１２は電圧
状態にスイッチする。これらのスイッチする第二のゲー
ト１２のうちデータ”０”のビットのものは、その第一
のゲート１１がスイッチしておらず第一のバイアス電流
Ｉ_{b 1} が第二のゲート１２に流れているため、第一のバ
イアス電流Ｉ_{b 1} は第二のゲート１２のスイッチによっ
て超伝導メモリループ１３の方に流れる。超伝導閉ルー
プには流れる電流を保存する性質があるため、いったん
超伝導メモリループ１３の方に流れた電流は第一のバイ
アス電流Ｉ_{b 1} が供給されなくなった後も超伝導メモリ
ループ１３内にメモリ電流Ｉ_m として残り、このビット
のデータは”１”となる。一方、データ”１”のビット
では第一のゲート１１のスイッチにより第一のバイアス
電流Ｉ_{b 1} は第二のゲート１２に流れておらず、かわり
にメモリ電流Ｉ_m が流れている。これらのビットの第二
のゲート１２がスイッチすると、超伝導閉ループが壊れ
るためメモリ電流Ｉ_mは消滅しデータ”０”となる。

【００３４】アップ電流Ｉ_{u p} が供給された場合、デー
タ”０”のビットのデータが”１”に変わりメモリ電流
Ｉ_m が流れ出したときにそのビットの第一のゲート１１
がスイッチし次段のビットにアップ電流Ｉ_up を供給す
ることにより次段のビットのデータが書き変えられる誤
動作が起こる。またダウン電流Ｉ_{d w} が供給された場合
は、データ”０”が”１”に書き変えられる途中で第一
のゲート１１がスイッチし、超伝導メモリループ１３に
流れ込む電流が減少するためメモリ電流Ｉ_m の値が小さ
くなる。これらの誤動作を防止するためトリガ電流Ｉ
_{t r} がアップ電流Ｉ_{u p} 、ダウン電流Ｉ_{d w} 、メモリ電
流Ｉ_mとは逆向きに第一のゲート１１に流される。この
トリガ電流Ｉ_{t r} により第一のゲート１１のスイッチは
制御され前記誤動作は発生しない。

【００３５】最下位ビットではアップ動作、ダウン動作
の選択のために外部からアップ電流Ｉ_{u p} もしくはダウ
ン電流Ｉ_{d w} のどちらかを入力する必要がある。また最
下位のビットの第二のゲート１２だけそのインダクタン
ス値を２倍の２．７６ｐＨとし、一本の制御線に電流が
流れるだけでスイッチするＯＲゲートとし、トリガ電流
Ｉ_{t r} だけで第二のゲート１２をスイッチさせることも
できる。

【００３６】本実施例においては、第一、第二、第三、
第四、第五のゲート１１、１２、４１、４２、４３とし
て２接合の量子干渉計を用いたが３接合の量子干渉計等
の他のジョセフソン接合を用いた磁界結合型ゲートを用
いることもできる。

【００３７】以上説明したように、図４に示す回路は、
アップ電流Ｉ_{u p}が入力された場合は、最下位ビットか
ら見て最初に現れるデータ”０”のビットのデータを”
１”にし、それ以下のビットのデータを”１”から”
０”にするアップカウンターとなっている。またダウン
電流Ｉ_{d w} が入力された場合は、最下位ビットから見て
最初に現れるデータ”１”のビットのデータを”０”に
し、それ以下のビットのデータを”０”から”１”にす
るダウンカウンターとなっている。このため本実施例で
示した回路はアップ電流Ｉ_{u p}、ダウン電流Ｉ_{d w} の選
択によりアップカウンターおよびダウンカウンターの動
作を行わせることができるアップダウンカウンターとな
っている。本実施例の回路は、１ビットあたりに使用す
るゲートの数わずか５個であるため回路の占有面積を非
常に小さくすることができる。

【００３８】

【実施例４】図５は第４の発明の実施例を説明するため
の回路図である。図５には、第一のゲート２１、第二の
ゲート１２、第三のゲート６１、第四のゲート６２、第
五のゲート６３、超伝導メモリループ１３、第一の負荷
抵抗６４、第二の負荷抵抗６５、第三の負荷抵抗６６、
第四の負荷抵抗６７および第一のバイアス抵抗６８、第
二のバイアス抵抗６９、第三のバイアス抵抗７０、第四
のバイアス抵抗７１、ダンピング抵抗１６をユニット
（１ビット）とするアップダウンカウンター回路が２ビ
ット分示してある。第一のゲート２１は図３（ａ）に回
路図、（ｂ）にしきい値特性を示す非対称２接合量子干
渉計である。第一のゲート２１は、第一の接合３１が
０．３５ｍＡ、第二の接合３２が０．１５ｍＡの臨界電
流値を有し、インダクタンス３３の値は１．３８ｐＨで
ある。またしきい値特性から正方向の制御電流に対して
は２入力でもスイッチしないが、負方向の制御電流に対
しては１入力でスイッチする。第二のゲート１２、第三
のゲート６１、第五のゲート６３はすべて制御電流に対
して対称なしきい値特性を有する２接合量子干渉計であ
り、ジョセフソン接合の臨界電流値はそれぞれ０．２５
ｍＡ、インダクタンス値は１．３８ｐＨである。この量
子干渉計は、バイアス電流０．２７５ｍＡから０．３７
５ｍＡの範囲でバイアス電流と同じ電流値の制御電流に
対してＡＮＤ動作を行う。すなわち、同時に二つの制御
電流が同じ向きに流れたときだけこの量子干渉計は電圧
状態にスイッチする。第四のゲート６２も同じく２接合
の量子干渉計であるが、このゲートはジョセフソン接合
の臨界電流値０．２５ｍＡに対してインダクタンス値
２．７６ｐＨのＯＲゲートであり、バイアス電流０．２
７５ｍＡ以上でバイアス電流と同じ大きさの制御電流一
入力により電圧状態にスイッチする。また第四のゲート
６２にはインダクタンスと並列に０．２Ωのダンピング
抵抗が挿入され、ゲートのスイッチングスピードが他の
ゲート２０ｐ秒に対して２倍の４０ｐ秒かかる。第一、
第二のゲート２１、１２は第一のバイアス電流Ｉ
_{b 1} を、第三、第四、第五のゲート６１、６２、６３は
それぞれの第二、第三、第四のバイアス電流Ｉ_{b 2} 、Ｉ
_{b 3}、Ｉ_{b 4} を供給される。これらのバイアス電流の値
はすべて等しい。超伝導メモリループ１３は５０ｐＨの
インダンタンス値を有する超伝導体からなり第二のゲー
ト１２とともに閉ループを形成している。従って、超伝
導メモリループ１３に流れる電流はメモリ電流Ｉ_m とし
て記憶され、第二のゲート１２のスイッチにより書き込
み、消去が行われる。このメモリ電流Ｉ_m が流れている
ビットをデータ”１”のビット、流れていないビットを
データ”０”のビットとよぶ。第一の負荷抵抗６４、第
二の負荷抵抗６５、第三の負荷抵抗６６、第四の負荷抵
抗６７はすべて値は８Ωであり、それぞれ第一のゲート
２１、第三のゲート６１、第四のゲート６２、第五のゲ
ート６３がスイッチしたときだけそれぞれ第一、第二、
第三、第四のバイアス電流Ｉ_{b 1} 、Ｉ_{b 2} 、Ｉ_{b 3} 、Ｉ
_{b 4} をそれが含まれるブランチに流すための抵抗であ
る。第一、第二、第三、第四のバイアス抵抗６８、６
９、７０、７１は、それぞれ第一、第二、第三、第四の
バイアス電流Ｉ_{b 1} 、Ｉ_{b 2} 、Ｉ_{b 3} 、Ｉ_{b 4} を一定に
保つための抵抗で値は５０Ωである。ダンピング抵抗１
６は第二のゲート１２のスイッチにより超伝導メモリル
ープ１３に送り出される電流量を決めるための抵抗であ
り、本実施例では第二のゲート１２を流れる電流がすべ
て超伝導メモリループ１３に送り出される抵抗値４．８
Ωを選んだ。

【００３９】図５に示した回路に第一、第二、第三、第
四のバイアス電流Ｉ_{b 1} 、Ｉ_{b 2} 、Ｉ_{b 3} 、Ｉ_{b 4} がそ
れぞれ第一、第二、第三、第四のバイアス抵抗６８、６
９、７０、７１を介して供給されると、第一のゲート２
１を含むデランチは超伝導状態にあるため、第一のバイ
アス電流Ｉ_{b 1} はすべて第一のゲート２１を含むブラン
チに流れる。ダウン電流入力端１０５から前段のビット
で生成されたダウン電流Ｉ_{d w} が入力されると、メモリ
電流Ｉ_m が流れていない場合は第一のゲート２１は電圧
状態にスイッチする。一方、メモリ電流Ｉ_mが流れてい
る場合ダウン電流Ｉ_{d w} の入力があってもメモリ電流Ｉ
_m が打ち消すため第一のゲート２１はスイッチしない。
第一のゲート２１がスイッチすると、第一のバイアス電
流Ｉ_{b 1} は第一負荷抵抗６４、第二のゲート１２を含む
ブランチに流れ、ダウン電流Ｉ_dw とともに第三のゲー
ト６１をスイッチさせる。第三のゲート６１がスイッチ
すると、第二のバイアス電流Ｉ_{b 2} は第二の負荷抵抗６
５を通って次段に流れ次段のビットのダウン電流Ｉ_{d w}
となる。このダウン電流Ｉ_{d w} の伝達は最下位ビットか
らの連鎖反応であり、最下位ビットから見て最初に現れ
るメモリ電流Ｉ_m が流れているビット、つまりデータ”
１”のビットまで続き、それより上位のビットにはダウ
ン電流Ｉ_{d w} は伝達されない。

【００４０】アップ電流入力端１０３から前段のビット
で生成されたアップ電流Ｉ_{u p} が入力されると、このビ
ットにメモリ電流Ｉ_m が流れていない場合は第一のゲー
ト２１は電圧状態にスイッチする。一方、メモリ電流Ｉ
_m が流れている場合はアップ電流Ｉ_{u p} の入力があって
もメモリ電流Ｉ_m が打ち消すため第一のゲート２１はス
イッチしない。第一のゲート２１がスイッチしない第一
のバイアス電流Ｉ_{b 1} は第一のゲート２１を含むブラン
チに流れ続ける。またアップ電流Ｉ_up は第四のゲート
６２の制御線に流れ第四のゲート６２をスイッチさせ
る。第四のゲート６２がスイッチすると、第三のバイア
ス電流Ｉ_{b 3} は第三の負荷抵抗６６を通って第五のゲー
ト６３の制御線に流れ込み、第一のバイアス電流Ｉ_{b 1}
とともに第五のゲート６３をスイッチさせる。第四のゲ
ート６２は第一のゲート２１より２０ｐ秒ほどスイッチ
ングに多く時間がかかるため、第四のゲート６２がスイ
ッチして第三のバイアス電流Ｉ_{b 3}が第五のゲート６３
に到達したときには、第一のゲート２１のスイッチの有
無により第一のバイアス電流Ｉ_{b 1} の流れるブランチは
すでに決定されており、データ”０”のビットでは第五
のゲート６３はスイッチしない。第五のゲート６３がス
イッチすると、第四のバイアス電流Ｉ_{b 4} は次段のビッ
トのアップ電流Ｉ_{u p} となる。このアップ電流Ｉ_{u p} の
伝達は最下位ビットからの連鎖反応であり、最下位ビッ
トから見て最初に現れるメモリ電流Ｉ_m が流れていない
ビット、つまりデータ”０”のビットまで続き、それよ
り上位のビットには伝達されない。

【００４１】第一、第二、第三、第四のバイアス電流Ｉ
_{b 1} 、Ｉ_{b 2} 、Ｉ_{b 3} 、Ｉ_{b 4} の供給より一定時間経過
し、すべてのビットの第一のゲート２１の状態が決定し
た後、トリガ電流入力端１０１からトリガ電流Ｉ_{t r} が
入力されると、アップ電流Ｉ_{u p} またはダウン電流Ｉ
_{d w} がその制御線に流れている第二のゲート１２は電圧
状態にスイッチする。これらのスイッチする第二のゲー
ト１２のうちデータ”０”のビットのものは、その第一
のゲート２１がスイッチしており第一のバイアス電流Ｉ
_{b 1} が第二のゲート１２に流れているため、第一のバイ
アス電流はＩ_{b 1} は第二のゲート１２のスイッチによっ
て超伝導メモリループ１３の方に流れる。超伝導閉ルー
プには流れる電流を保存する性質があるため、いったん
超伝導メモリループ１３の方に流れた電流は第一のバイ
アス電流Ｉ_{b 1} が供給されなくなった後も超伝導メモリ
ループ１３内にメモリ電流Ｉ_m として残り、このビット
のデータは”１”となる。一方、データ”１”のビット
では第一のゲート１１はスイッチしないため第一のバイ
アス電流Ｉ_{b 1} は第二のゲート１２に流れておらず、か
わりにメモリ電流Ｉ_m が流れている。これらのビットの
第二のゲート１２がスイッチすると、超伝導閉ループが
壊れるためメモリ電流Ｉ_m は消減しデータは”０”とな
る。

【００４２】ダウン電流Ｉ_{d w} が供給された場合、デー
タ”１”のビットのデータが”０”に変わりメモリ電流
Ｉ_m が減少したときにそのビットの第一のゲート２１が
スイッチし、次段のビットにダウン電流Ｉ_dw を供給す
ることにより次段のビットのデータが書き変えられる誤
動作が起こる。またアップ電流Ｉ_{u p} が供給された場合
は、データ”１”が”０”に書き変えられる途中で第一
のゲート２１がスイッチし、超伝導メモリループ１３に
第一のバイアス電流Ｉ_{b 1} の一部が流れ込みメモリ電流
Ｉ_m の値がゼロにならない。これらの誤動作を防止する
ためにトリガ電流Ｉ_{t r} がアップ電流Ｉ_{u p} 、ダウン電
流Ｉ_{d w} 、メモリ電流Ｉ_m とは逆向きに第一のゲート２
１に流される。このトリガ電流Ｉ_{t r} により第一のゲー
ト２１のスイッチは抑制され前記誤動作は発生しない。

【００４３】最下位ビットではアップ動作、ダウン動作
の選択のために外部からアップ電流Ｉ_{u p} もしくはダウ
ン電流Ｉ_{d w} のどちらかを入力する必要がある。また最
下位ビットの第二のゲート１２だけそのインダクタンス
値を２倍の２．７６ｐＨとし、一本の制御線に電流が流
れるだけでスイッチするＯＲゲートとし、トリガ電流Ｉ
_{t r} だけで第二のゲート１２をスイッチさせることもで
きる。

【００４４】本実施例においては、第一、第二、第三、
第四、第五のゲート１１、１２、６１、６２、６３とし
て２接合の量子干渉計を用いたが３接合の量子干渉計等
の他のジョセフソン接合を用いた磁界結合型ゲートを用
いることもできる。

【００４５】以上説明したように、図５に示す回路は、
アップ電流Ｉ_{u p}が入力された場合は、最下位ビットか
ら見て最初に現れるデータ”０”のビットのデータを”
１”にし、それ以下のビットのデータを”１”から”
０”にするアップカウンターとなっている。またダウン
電流Ｉ_{d w} が入力された場合は、最下位ビットから見て
最初に現れるデータ”１”のビットのデータを”０”に
し、それ以下のビットのデータを”０”から”１”にす
るダウンカウンターとなっている。このため本実施例で
示した回路はアップ電流Ｉ_{u p}、ダウン電流Ｉ_{d w} の選
択によりアップカウンターおよびダウンカウンターの動
作を行わせることができるアップダウンカウンターとな
っている。本実施例の回路は、１ビットあたりに使用す
るゲートの数がわずか５個であるため回路の占有面積を
非常に小さくすることができる。

【００４６】

【発明の効果】本発明の第一の発明を用いれば、１ビッ
トあたり２ゲートでアップカウンターを構成できるた
め、回路の占有面積が小さく高集積化が可能である。ま
た従来の技術で述べた超伝導シナプス回路と１ビット当
りのゲート数が同じであるため同程度の占有面積となり
超伝導シナプス回路の重みを制御するカウンター回路と
して非常に適している。第２の発明を用いれば前記第１
の発明と同等の効果を有するダウンカウンターが得られ
る。また第３、第４の発明を用いればアップ電流、ダウ
ン電流の選択によりアップ動作、ダウン動作が一つの回
路で実現できるアップダウンカウンターが得られ、前記
超伝導シナプス回路の重みの制御はさらに容易となる。
また第３、第４の発明の回路は、占有面積が第１、第２
の発明の回路の高々２倍程度と十分に小さいため超伝導
シナプス回路との面積の整合性も高い。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための回路図
である。

【図２】本発明の第２の実施例を説明するための回路図
である。

【図３】（ａ）は本発明の第２、第４の実施例に用いる
非対称２接合量子干渉計の回路図であり、（ｂ）はその
いきい値特性図である。

【図４】本発明の第３の実施例を説明するための回路図
である。

【図５】本発明の第４の実施例を説明するための回路図
である。

【図６】従来の技術を説明するために用いた超伝導シナ
プス回路を説明するための回路図である。

【符号の説明】

１１、２１ 第一のゲート １２ 第２のゲート １３ 超伝導メモリループ １４ 負荷抵抗 １５ バイアス抵抗 １６ ダンピング抵抗 ２４ 負荷抵抗 ３１ 第一の接合 ３２ 第二の接合 ３３ インダクタンス ４１、６１ 第三のゲート ４２、６２ 第四のゲート ４３、６３ 第五のゲート ４４、６４ 第一の負荷抵抗 ４５、６５ 第二の負荷抵抗 ４６、６６ 第三の負荷抵抗 ４７、６７ 第四の負荷抵抗 ４８、６８ 第一のバイアス抵抗 ４９、６９ 第二のバイアス抵抗 ５０、７０ 第三のバイアス抵抗 ５１、７１ 第四のバイアス抵抗 ８１ ニューロンループ ８２ 結合インダクタンス ８３ シナプスゲート １０１ トリガ電流入力端 １０２ トリガ電流出力端 １０３ アップ電流入力端 １０４ アップ電流出力端 １０５ ダウン電流入力端 １０６ ダウン電流出力端

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ジョセフソン接合を用いた磁界結合型ゲ
   ートである第一のゲートおよび第二のゲートと超伝導メ
   モリループと負荷抵抗を少なくとも含み、前記第一およ
   び第二のゲートが直列に結合され一端からバイアス電流
   を供給され他端は接地され、前記超伝導メモリループと
   前記第二のゲートが並列に結合され、前記負荷抵抗の一
   端が前記第一および第二のゲートと前記バイアス電流に
   対して並列に結合され、前記第一のゲートは前記超伝導
   メモリループの一部からなるメモリ電流路とトリガ電流
   路とアップ電流路の三本の制御電流路を有し、前記トリ
   ガ電流は前記メモリ電流および前記アップ電流と逆向き
   に供給され、前記第一のゲートは前記トリガ電流のない
   状態で前記メモリ電流および前記アップ電流が供給され
   ることにより電圧状態にスイッチし、前記第二のゲート
   はトリガ電流路とアップ電流路の二本の制御電流路を有
   し前記トリガ電流と前記アップ電流の両者が供給される
   ことにより電圧状態にスイッチする回路をユニットと
   し、各ユニットは前記負荷抵抗の他端と前記アップ電流
   路で接続され、かつ前記トリガ電流はすべてのユニット
   の前記第一のゲートの状態が確定した後に外部より供給
   されることを特徴とするジョセフソンアップカウンタ
   ー。
2. 【請求項２】 ジョセフソン接合を用いた磁界結合型ゲ
   ートである第一のゲートおよび第二のゲートと超伝導メ
   モリループと負荷抵抗を少なくとも含み、前記第二のゲ
   ートと前記負荷抵抗が直列に結合され、この直列結合の
   一端と前記第一ゲートの一端とがバイアス電流に対して
   並列に結合され、前記第一のゲートは一端から前記バイ
   アス電流を供給されかつ他端は接地され、前記超伝導メ
   モリループと前記第二のゲートが並列に結合され、前記
   第一のゲートは前記超伝導メモリループの一部からなる
   メモリ電流路とトリガ電流路とダウン電流路の三本の制
   御電流路を有し、前記ダウン電流は前記メモリ電流およ
   び前記トリガ電流と逆向きに供給され、前記第一のゲー
   トは制御電流に対して非対称なしきい値特性を有し前記
   トリガ電流と前記メモリ電流のない状態で前記ダウン電
   流が供給されることにより電圧状態にスイッチし、前記
   第二のゲートはトリガ電流路とダウン電流路の二本の制
   御電流路を有し前記トリガ電流と前記ダウン電流の両者
   が供給されることにより電圧状態にスイッチする回路を
   ユニットとし、各ユニットは前記直列結合の他端と前記
   ダウン電流路で接続され、かつ前記トリガ電流はすべて
   のユニットの前記第一のゲートの状態が確定した後に外
   部から供給されることを特徴とするジョセフソンダウン
   カウンター。
3. 【請求項３】 ジョセフソン接合を用いた磁界結合型ゲ
   ートである第一、第二、第三、第四および第五のゲート
   と超伝導メモリループと第一、第二、第三、および第四
   の負荷抵抗を少なくとも含み、前記第一および第二のゲ
   ートが直列に結合され一端からバイアス電流を供給され
   他端は接地され、前記超伝導メモリループと前記第二の
   ゲートが並列に結合され、前記第一の負荷抵抗が前記第
   一および第二のゲートと前記バイアス電流に対して並列
   に結合され、前記第一のゲートは前記超伝導メモリルー
   プの一部からなるメモリ電流路とトリガ電流路とアップ
   電流路とダウン電流路の四本の制御電流路を有し、前記
   トリガ電流は前記メモリ電流、前記アップ電流および前
   記ダウン電流と逆向きに供給され、前記第一のゲートは
   前記トリガ電流のない状態で前記メモリ電流と前記アッ
   プ電流もしくは前記メモリ電流と前記ダウン電流が供給
   されることにより電圧状態にスイッチし、前記第二のゲ
   ートはトリガ電流路とアップ電流路とダウン電流路の三
   本の制御電流路を有し前記トリガ電流と前記アップ電流
   もしくは前記トリガ電流と前記ダウン電流が供給される
   ことにより電圧状態にスイッチし、前記第三、第四、第
   五のゲートはそれぞれ独立にバイアス電流を供給され前
   記第三のゲートは前記アップ電流路と前記第一の負荷抵
   抗の他端を制御電流路とし両者に電流が流れることによ
   り電圧状態にスイッチし前記第二の負荷抵抗の一端に電
   流を流し、前記第四のゲートは前記ダウン電流路を制御
   電流路とし前記ダウン電流により電圧状態にスイッチし
   前記第三の負荷抵抗の一端に電流を流し、前記第五のゲ
   ートは前記第一および前記第二のゲートの他端と前記第
   三の負荷抵抗の他端を制御電流路とし両者に電流が流れ
   ることにより電圧状態にスイッチし前記第四の負荷抵抗
   の一端に電流を流す回路をユニットとし、各ユニットは
   前記第二の負荷抵抗の他端と前記アップ電流路および前
   記第四の負荷抵抗の他端と前記ダウン電流路で接続さ
   れ、かつ前記トリガ電流はすべてのユニットの前記第一
   のゲートの状態が確定した後に外部から供給されること
   を特徴とするジョセフソンアップダウンカウンター。
4. 【請求項４】 ジョセフソン接合を用いた磁界結合型ゲ
   ートである第一、第二、第三、第四および第五のゲート
   と超伝導メモリループと第一、第二、第三、および第四
   の負荷抵抗を少なくとも含み、前記第二のゲートと前記
   第一の負荷抵抗が直列に結合され一端からバイアス電流
   を供給され、前記超伝導メモリループと前記第二のゲー
   トが並列に結合され、前記第一のゲートの一端が前記第
   二のゲートおよび第一の負荷抵抗と前記バイアス電流に
   対して並列に結合され、前記第一のゲートは前記超伝導
   メモリループの一部からなるメモリ電流路とトリガ電流
   路とアップ電流路とダウン電流路の四本の制御電流路を
   有し前記アップ電流と前記ダウン電流は前記メモリ電流
   および前記トリガ電流と逆向きに供給され、前記第一の
   ゲートは制御電流に対して非対称なしきい値特性を有し
   前記トリガ電流と前記メモリ電流のない状態で前記アッ
   プ電流もしくは前記ダウン電流が供給されることにより
   電圧状態にスイッチし、前記第二のゲートはトリガ電流
   路とアップ電流路とダウン電流路の三本の制御電流路を
   有し前記トリガ電流と前記アップ電流もしくは前記トリ
   ガ電流と前記ダウン電流が供給されることにより電圧状
   態にスイッチし、前記第三、第四、第五のゲートはそれ
   ぞれ独立にバイアス電流を供給され、前記第三のゲート
   は前記ダウン電流路と前記第一の負荷抵抗と前記第二の
   ゲートの他端を制御電流路とし両者に電流が流れること
   により電圧状態にスイッチし前記第二の負荷抵抗の一端
   に電流を流し、前記第四のゲートは前記アップ電流路を
   制御電流路とし前記アップ電流により電圧状態にスイッ
   チし前記第三の負荷抵抗の一端に電流を流し、前記第五
   のゲートは前記第一ゲートの他端と前記第三の負荷抵抗
   の他端を制御電流路とし両者に電流が流れることにより
   電圧状態にスイッチし前記第四の負荷抵抗の一端に電流
   を流す回路をユニットとし、各ユニットは前記第二の負
   荷抵抗の他端と前記ダウン電流路および前記第四の負荷
   抵抗の他端と前記アップ電流路で接続され、かつ前記ト
   リガ電流はすべてのユニットの前記第一のゲートの状態
   が確定した後に外部から供給されることを特徴とするジ
   ョセフソンアップダウンカウンター。