JPS645768B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はプログラマブル論理アレイ（PLA）
装置、より具体的にはジヨセフソン回路及びジヨ
セフソン・デバイスを使用したそのような装置に
関する。この装置はジヨセフソン接合デバイスの
非反転能力を利用し、dcモード及び混成dc−ac
モードで動作する。ROMへの入力及び出力は液
体ヘリウム環境が保持される限り記憶可能であ
る。さらに所望の任意の論理機能が実現できる。

PLAは半導体技術において既に良く知られ、
一般にそれらはトランジスタ・デバイスの反転能
力を利用する。ジヨセフソン・デバイスは非反転
的なので、ジヨセフソン接合デバイスの非反転能
力を利用するジヨセフソン・デバイスを用いた
PLA類似物は知られていない。

K.D.Terlepによる“Personalization
Approach for Josephson・Array Logic
Memory Cells”、IBM Technical Disclosure
Bulletin、Vol.17、No.７、December1974、
p.2059はジヨセフソン接合デバイスを組み込んだ
PLA装置を示している。この装置はインタフエ
ース回路で接続されたANDアレイ及びORアレイ
を利用し、出力レジスタが設けられている。これ
らの２つのROMのパーソナリゼーシヨンは全入
力が禁止された時に電気的に達成される。AND
ROMの出力は、AND ROMの出力が既に反転さ
れた事を示す感知、反転及び再駆動の動作を必要
とする。インタフエース回路がタイミング付けら
れないので、入力信号又はアレイの出力である変
換された入力信号はアレイ中に記憶されない。そ
のような場合入力信号が印加されると、ANDア
レイの出力はインタフエース回路中をリツプル
し、ORアレイのパーソナリゼーシヨンにより変
換され、そして出力レジスタに供給される。具体
的な回路の差異を離れると、ここで用いたアレイ
は特殊な性質を持つジヨセフソンROMから成る
ようには見えない。その結果、先程の文献のアレ
イや装置はインタフエース回路の型、タイミン
グ、反転回路に関する要求等について制限を受け
る。最後に、入力信号に対してある論理的操作を
加えるためにパーソナリゼーシヨンが記憶されて
いるが、アレイによつて利用される入力情報又は
出力情報を記憶する能力は存在しない。

ループ自体は循環電流を保持する要素として超
伝導技術で良く知られている。米国特許第
4198577号はデコーダにおいてループを使用する
事を示している。この文献はループへの電流の分
岐、その中での循環電流の保持、及び循環電流を
消滅させるためのリセツテイング接合の使用を示
している。しかしながらROMの入力及び出力が
記憶されるような、ROMにおけるループの使用
はどこにも示されていない。

従つて本発明の主な目的は、ジヨセフソン接合
デバイスの固有の非反転能力を利用したPLA装
置を与える事である。

本発明の他の目的は、与えられた論理関数をそ
の出力に与えると同時にその論理関数を記憶する
ROMを含むPLA装置を与える事である。

本発明のさらに他の目的は、そのROM部分に
加えられた入力信号を記憶するPLA装置を与え
る事である。

本発明の他の目的は、ROMの出力を操作する
タイミング付けられた、又はタイミング付けられ
ない、反転又は非反転型のインタフエース回路を
与える事である。

本発明のPLAは、良好な実施例において、与
えられた論理関数をその出力に与えるようにプロ
グラムされたROMを利用する。同時にROMの
入力及び出力の両者は他の入力が加えられるまで
保持記憶される。ROM出力の制御が望まれるな
らば、反転的又は非反転的のいずれでもよいタイ
ミング付けられたインタフエース回路が用いられ
る。インタフエース回路の出力は、第２のROM
に対して、タイミング付けられた方式で又はタイ
ミング付けられない方式で供給してもよい。第２
のROMは第１のROMとは違つた論理関数を与
える点以外は第１のROMと同様である。第２の
ROMへの入力及び出力は次の入力がROMに与
えられるまでROMの中に記憶される。最初に述
べたインタフエース回路のようなインタフエース
回路は、次の回路の必要に依存して反転又は非反
転の、タイミング付けられた又はタイミング付け
られない出力信号を供給するように利用できる。

以上説明した機能及び回路は、非反転の、タイ
ミング付けられたインタフエース回路によつて相
互接続されたAND ROM及びOR ROMを含む
全加算回路の形で詳細に説明する。OR ROMの
出力は、通常１対の反対向きの電流遷移を有する
入力の一方だけの遷移に応答するインタフエース
回路に印加される。ゲート電流の方向及び回路パ
ラメータを賢明に選択する事によつて、この回路
は信号が事実上その入力から除かれた時に出力信
号が与えられるような反転回路として作用するよ
うに作る事ができる。

上述の非反転型のタイミング付けられたインタ
フエース回路は、回路にゲート電流がタイミング
付けられて印加された時AND ROMの出力を再
生し、同時にこの情報をOR ROMへの入力とし
て転送する。両方のROMは、これらのアレイ中
の選択されたジヨセフソン接合メモリ・セルをス
イツチするために直交関係のゲート電流及び制御
電流を使用する。ゲート電流及び制御電流の両者
は超伝導ループ回路によつて供給され、超伝導ル
ープ回路は同じdc電流を直交的に配置されたゲ
ート線ループ及び制御線ループ中にスイツチする
スイツチ可能デバイスによつて制御される。作り
付けの固定されたプログラムによつてスイツチさ
れ得る複数のジヨセフソン・デバイスが、ゲート
電流を流す複数のループの各々に直列に配置され
る。制御線電流を流す複数のループの各々は各ゲ
ート電流ループ中の１つのデバイスを制御する。
従つてゲート電流及び制御電流が同じメモリ・セ
ルに存在する時、それはどのようにプログラムさ
れているかに依存してスイツチしたりあるいはし
なかつたりする。ジヨセフソン・デバイスは本来
ラツチングする性質を持つので、全面的にループ
回路を使用する事はこのラツチング特性を避け全
システムにdc電力を使用する事を可能にする。
そのような構成にac電力供給する事はある場合
には望ましいが、この時ラツチされたジヨセフソ
ン・デバイスは（他の手段によつて自己リセツト
的にされなければ）印加されたac電力が極性を
反転する毎にゼロ電圧状態に復帰する。ac給電
される回路は調整要求により電力及び面積の点で
不利になるが、必要な場合は完全ac方式又は混
成ac−dc方式を実施できる。混成方式は、ゲー
ト電流がac電源から供給されるデバイスに制御
電流を供給するためにループ回路が利用される場
合に利点を保持できる。これらの目的、特徴及び
利点は良好な実施例についての以下のより具体的
な記述からより明らかになるであろう。

第１図を参照すると、ジヨセフソン接合の非反
転能力を利用したPLA装置のブロツク図が示さ
れる。この装置は、タイミング付けられた又はタ
イミング付けられていない、反転型又は非反転型
のインタフエース回路によつて相互接続されたパ
ーソナライズされたROMを含む。ROMは、デ
イジタル入力信号の所定の論理関数を与えるよう
にパーソナライズされる。デイジタル入力信号は
複数のデイジタル的真及び補の信号を含む事がで
き、パルス電流源から印加される。各ROMから
の出力は、各ROMの特有のパーソナリゼーシヨ
ンに従つて入力を変型したものを表わす。

より詳細に第１図を参照すると、パーソナライ
ズされたROM３にデイジタル信号を加える信号
入力源２を含むPLA１が示されている。最も広
い意味において、パーソナライズされたROM３
はデイジタル入力信号を所定の論理関数を表わす
出力信号に変換し、その結果得られた出力信号を
記憶する。信号入力２からの入力に加えてPLA
１は、ROM３のメモリ・セルのための電源４を
含む。以下詳細に説明するように、ROM３は
ROM３の出力がいかなる論理関数を表現すべき
かに依存して選択的にスイツチするように前もつ
てプログラムされた方式でパーソナライズされた
ジヨセフソン接合メモリ・セルの配列から成る。
ジヨセフソン接合技術の場合、電源４の出力は
各々ROM３の中のメモリ・セルの列を付勢する
複数の電流である。また回路２からのデイジタル
信号はROM３中に配置されたメモリ・セルの行
に、メモリ・セルと電磁結合する制御線を介して
加えられる。電源４からのゲート電流及び回路２
から直交的に加わるデイジタル信号の存在は、メ
モリ・セルがパーソナライズされているか否かに
依存してメモリ・セルをスイツチさせたりさせな
かつたりする。第１図のROM３及び他の全ての
回路は液体ヘリウム温度で動作し従つてジヨセフ
ソン・トンネリング現象に付随する利益を受け
る。

第１図で反転型又は非反転型のインタフエース
５は出力相互接続を介してROM３に結合され
る。ROM３の出力は与えられた論理関数を表わ
しており、これらの出力はそれらを反転するか又
は反転しないでおく他の回路５を駆動するために
使用できる。回路５に加えられる出力はROM３
に記憶されたままであり、これらの出力信号の伝
達は第１図のタイミング回路６を用いてタイミン
グ付けられた方式又はタイミング付けられない方
式で達成し得る。回路６への禁止入力は回路６か
らのタイミング信号を禁止しインタフエース回路
５を、ROM３の出力がインタフエース回路５の
出力相互接続７に即時に現れるような方式で付勢
する。回路６からのタイミングを用いる時、
ROM３の出力は回路６からのタイミング信号の
印加時に出力相互接続７に現れるだけである。

非反転モードでは回路５は増幅作用のみを与え
る回路構成から成つてもよい。反転モードでは回
路５は以下詳細に示すようなパルスの負方向遷移
にのみ応答する回路から成つていてもよい。デイ
ジタル論理回路では多くの場合に反転信号が必要
である。

反転型又は非反転型のインタフエース５に加え
て、反転又は非反転出力として出力相互接続７に
現れるROM３からの出力はパーソナライズされ
たROM８に入力される。ROM８は出力相互接
続７から加えられる入力信号に対して異なつた論
理関数を与えるようにパーソナライズされている
点を除けばROMと同じである。出力相互接続７
からの信号はジヨセフソン接合メモリ・セルの行
に接続された制御線に加えられる。これらのメモ
リ・セルのためのゲート電流は電源９から得られ
る。ROM３からの出力はROM８へ入力信号と
して加えられ、異なつた論理関数を表わす信号に
変換される。ROM３のようにROM８の入力及
び出力は新しい入力が加えられない限りそこに記
憶される。ROM８は液体へリウム温度に維持さ
れる。

ROM８の出力は相互接続１０を経由して反転
型又は非反転型のインタフエース回路１１に加え
られる。インタフエース１１は反転及び非反転モ
ードにおいて、反転及び非反転モードにおける回
路５と同じ回路を用いて実施され得る。回路１１
の出力がタイミングを必要とするならば、タイミ
ング回路１２をそのようなタイミングを与えるた
めに使用してもよい。タイミングが不必要な場
合、タイミング回路１２は相互接続１０における
出力がインタフエース１１を即座に通過するよう
に禁止入力により動作を禁止される。インタフエ
ース５の場合のように反転出力はタイミング付け
られても又いなくてもよい。

第１図で電源４，９によつて供給されるゲート
電流はROM３，８の両者、インタフエース回路
５，１１の両者及びタイミング回路６，１２の両
者に給電するdc電流でもよい。ROM３，８の各
メモリ・セルのゲート電流としてdc電力が供給
されるが、代替的な構成においてROM３，８の
ゲート電流及びインタフエース回路５，１１のゲ
ート電流を供給するためにac電力を使用しても
よい。

以下のより詳細な回路の説明から明らかなよう
に、第１図の多くの回路は公知のものであるが、
パーソナライズされたROM３，８は例え各
ROMが従来技術のメモリ・セルを含み既知の超
伝導ループの特性を用いているとしても、これま
で開示されなかつたものである。

第２図を参照すると、第１図のブロツク図に示
される要素を含む全加算回路が示されている。第
１図のブロツクが第２図で詳細に示されているの
で、回路は同じ参照番号で識別される。

第２図でPLA装置１は、信号入力２を所定の
論理関数に変換して出力するパーソナライズされ
たROM３を含む。ROM３は水平方向に配置さ
れた複数個の超伝導ループ１２及びループ１２に
垂直に配置された複数個の超伝導ループ１３から
形成される。ループ１２はジヨセフソン接合デバ
イスＪ１〜Ｊ６による分路が作られている。同様
にループ１３はジヨセフソン接合デバイスＪ２０
〜Ｊ２７による分路が作られている。ジヨセフソ
ン接合デバイスＪ１〜Ｊ６はジヨセフソン接合デ
バイスＪ２０〜Ｊ２７及びdc電源４と直列に配
置される。各水平ループ１２は各ループ１２中に
直列にジヨセフソン接合デバイスＲ１〜Ｒ６が配
置されている。各デバイスＲ１〜Ｒ６は通常はゼ
ロ電圧状態にあるが、対応する制御線に制御信号
φrを加える事によつて周知のようにスイツチさ
れ得る。

参照記号φrは制御線と各制御線に加えられる
制御電流との両者を表わす。以下示すように、
φrはリセツト信号である。第２図で各ループ１
２，１３は電流経路及び帰電流経路を含む。ルー
プ１３の各々の電流経路は複数個のジヨセフソン
接合メモリ・セルを含み、これらメモリ・セルは
ゲート電流及び制御電流の両者が存在する時にス
イツチするか又はスイツチしないようにROM３
の製造時に前もつてプログラムできる。任意のジ
ヨセフソン接合ROMセルを本発明の実施の際に
使用してもよいが、S.M.Faris、“Coupling
Elemnt for Josephson Read−Only Memory”、
IBM Technical Disclosre Bulletin、Vol.20、
No.10、March 1978、p.4197に示されたメモリ・
セルを使用してもよい。この文献のメモリ・セル
は超伝導金属層の間に介在する２つの絶縁層によ
つて接合が画定された２接合干渉装置から成る。
トンネル障壁に加えて２つの絶縁層の存在は論理
的「１」を定義し、絶縁層の１つが存在しない事
は論理的「０」を定義する。トンネル酸化物に加
えて１つだけの絶縁層しか持たないメモリ・セル
は大面積の接合を持ち、ゲート電流及び制御電流
の存在する時にスイツチしない。これはそれらが
非常に高いしきい電流も持つからである。トンネ
ル障壁に加えて２つの絶縁層を持つセルは、ゲー
ト電流及び制御電流の存在する時に電圧状態にス
イツチする。このメモリ・セルはROMの製造時
に２つ又は１つの絶縁層を形成する事によつて前
もつてプログラムできる。第２図でゲート電流Iy
１〜Iy８はループ１３の電流経路中に直列に配置
された複数の上記ジヨセフソン接合ROMデバイ
スに加えられる。電圧状態にスイツチするように
プログラムされたメモリ・セルは第２図でシンボ
ルにより示されている。制御電流IXn，Ｉｎ
等は、メモリ・セルの行に沿つて伸びるループ１
２の電流経路を経てメモリ・セルに加えられる。
特に示していないが、メモリ・セルはループ１
２，１３の電流経路の各交点に配置されている事
に注意されたい。

第２図でループ１２はジヨセフソン・デバイス
Ｊ１〜Ｊ６の分路が形成され、これらのデバイス
の各々のスイツチングは付属する制御線Xn，
ｎ，Yn，ｎ，Cn−１，ｎ−１により制御さ
れる。これらの制御線の各々はパルス電流源（図
示せず）から給電され、各制御線の記号は、真又
は補の信号がその制御線に対応するジヨセフソン
接合デバイスに加えられる事を示す。

同様にジヨセフソン接合デバイスＪ２０〜Ｊ２
７はループ１３により分路が形成される。しかし
これらのデバイスは、各デバイスＪ２０〜Ｊ２７
に電磁結合するように配置された制御線１４に加
えられる信号φによつて電圧状態にスイツチされ
る。

ROM３への入力及びパーソナリゼーシヨンに
依存して電流がループ１３を流れるか又は流れな
いかが定まる。これらの電流はROM３の出力を
表わす。第２図に示すようにループ１３の一部分
１５がインタフエース回路５のための制御線とし
て作用する。インタフエース５のジヨセフソン接
合Ｊ１０はジヨセフソン・デバイスＪ１〜Ｊ６と
直列に配置され、ループ１６による分路が形成さ
れている。ループ１６は、ループ１６中に直列に
配置された複数のジヨセフソン接合デバイスＪ３
０〜Ｊ３７にゲート電流を流すように構成され
る。デバイスＪ１０のスイツチングは回路６から
タイミング付けられる。第２図の回路６は制御線
φAを含む。この記号φAは制御線φAに加えられ
るパルス信号も指す。ループ１６には、ループ１
６中に直列に配置され制御線φrによつて制御さ
れる付加的なジヨセフソン接合デバイスＲ１０が
存在する。この記号φrはデバイスＲ１０に加え
られるリセツト信号も指す。デバイスＪ３０〜Ｊ
３７のどれかがスイツチすると、相互接続７に出
力Ｂ１〜Ｂ８が生じ得る。

第２図で相互接続７はパーソナライズされた
ROM８への入力として作用する。相互接続７は
対応するジヨセフソン接合デバイスＪ４０〜Ｊ４
７と電磁結合する関係に配置される。これらのデ
バイスはゲート電流dc電源４に直列に配置され
る。デバイスＪ４０〜Ｊ４７の各々はループ１７
で分路を形成されるが、これらのループ１７は
ROM３と同様の複数のジヨセフソン接合ROM
セルのための制御線として作用する。

ループ１７は超伝導ループであり、デバイスＪ
４０〜Ｊ４７がスイツチされるか否かに依存し且
つROM８のセルのパーソナリゼーシヨンに依存
して電流IZ１〜IZ８を流したり該電流を流さなか
つたりする。

第２図で矢印９はdc電流４の続きのdc電流を
示し、この電流は最終的には全ROMセルにゲー
ト電流を供給する。複数のジヨセフソン接合デバ
イスＪ５０〜Ｊ５２がdc電流９に直列に配置さ
れる。これらのデバイスＪ５０〜Ｊ５２の各々は
超伝導ループ１８によつて分路が形成される。各
ループ１８はその中に直列に配置された複数の
ROMセルを有し、デバイスＪ５０〜Ｊ５２に電
磁結合するように配置された制御線１９に加えら
れるパルス電流φによつてデバイスＪ５０〜Ｊ５
２が一斎にスイツチされる時に各ループにゲート
電流が流れる。

第２図でジヨセフソン接合デバイスＲ２０〜Ｒ
２７が各々各ループ１７に配置され、制御線φr
によつて付勢される。制御線及び印加されるリセ
ツト信号パルスの両者共φrで表わされる。ルー
プ１８は、出力Sn，Cn及びｎを与えるインタ
フエース１１に結合された変成器である。第２図
の加算器においてはこれらの出力は和、桁上げ及
び桁上げの補数を表わす。インタフエース回路１
１は３つの反転回路２０を含む。この各々は立ち
上り及び立ち下りの遷移を有する電流パルスの立
ち下り遷移に応答するように設計されている。反
転回路２０は米国特許第4149097号に記載されて
いるものと同一である。各回路２０は利用回路２
２によつて分路の形成されたジヨセフソン・デバ
イス２１を含む。デバイス２１に流れる電流（矢
印９で示されるのと同一のdc電流）はデバイス
２１に加えられるパルス入力の１対の遷移のうち
１つのみに応答して利用回路２２に迂回される。
このパルス入力は、反転回路２０に結合された変
成器であるループ１８から得られたものである。
印加されたパルス入力電流の１つの遷移の時に電
流路に電流が誘導され、この電流は電流路に直列
に配置されたスイツチ可能デバイス２３のしきい
値を越えるまで入力に追随する。次いでデバイス
２３はスイツチし誘導電流はゼロに降下する。も
し遷移によつて発生した電流がジヨセフソン・デ
バイス２１中の電流と逆向きであれば、デバイス
２１はスイツチされない状態に留まる。しかしな
がらパルス入力の他の遷移が起きると、誘導電流
は入力に追随し、デバイス２１中を流れるゲート
電流の方向と同じ方向の電流となり、デバイス２
１をスイツチさせて利用回路２２へ電流を供給す
る。デバイス２３はしきい値を越えた時スイツチ
し、再び誘導電流をゼロにする。また同時に利用
回路２２から変成器入力を分離する。

動作する時、第２図の加算回路は最初に電流パ
ルスφを制御線１４，１９に同時に加える事によ
つてROM３，８にゲート電流を供給する。これ
らの制御電流は、デバイスＪ２０〜Ｊ２７及びデ
バイスＪ５０〜Ｊ５２中を流れるdc電流４，９
と協動して、これらのデバイスを通常のゼロ電圧
状態から電圧状態にスイツチさせ、各ループ１３
に電流Iy１〜Iy８を流し且つ各ループ１８に電流
IW１〜IW３を流す。これらの電流が確定する
と、ROM３，８の全てのメモリ・セルが使用可
能になり、制御電流IXn，Ｉｎ〜ICn−１，Ｉ
Ｃｎ−１及びIZ１〜IZ８の印加を必要とするだけ
になる。ROM３のための制御電流は、第２図に
示すような複数の真及び補の信号を供給する信号
入力２の付勢によつて与えられる。例えば信号
Xn又はｎ，Yn又はｎ及びCn−１又はｎ−
１が与えられる。入力Xn，Yn，Cn−１及びその
補数が入力信号２に加えられると、デバイスＪ
１，Ｊ３及びＪ５が電圧状態にスイツチし、ジヨ
セフソン接合ROMセル行のための制御線として
作用するループ１２にdc電流４を迂回させる。
電流IXnが流れるループにおいて、電流Iy１〜Iy
４が流れるROMセルは電圧状態にスイツチし、
各超伝導ループ１３中の上記電流はゼロに減少す
る。デバイスＪ３が電圧状態にスイツチすると、
制御電流IYnが対応ROMセル行に加えられる。
この電流は電流Iy１，Iy３，Iy５及びIy６の流れ
るセルを電圧状態にスイツチさせる。同様にデバ
イスＪ５のスイツチングにより、対応するループ
１２に電流ICn−１が供給され、電流Iy１，Iy２，
Iy５及びIy７の流れるメモリ・セルを電圧状態に
スイツチさせる。印加された入力に基づいて、デ
バイスＪ２０の分路を有するループ１３を除く全
てのループ１３において電流はゼロに降下する。
従つて電流Iy８が、デバイスＪ２０の分路を有す
る超伝導ループ１３の制御線部分１５を流れる。
その間に制御線１４上の信号φは消失し、デバイ
スＪ２０〜Ｊ２７はゼロ電圧状態にリセツトさ
れ、デバイスＪ２０に対応するループにのみ循環
電流Iy８が残る。この電流は、それに対応するデ
バイスＪ２０からdc電流４が迂回されると同時
にデバイスＪ２０ゼロ電圧状態にリセツトする事
実によつて妨げられる事のない循環電流である。
同様に、ROM８のデバイスＪ５０〜Ｊ５２も、
それらがスイツチし電流IW１〜IW３をループ１
８に迂回させると同時にゼロ電圧状態にリセツト
する。

ループ１２への電流の移動が完了すると同時
に、回路６からタイミング・パルスφAが制御線
φAに加えられる。従つて対応するジヨセフソン
接合デバイスＪ１０が電圧状態にスイツチし、
dc電流４をループ１６に流してジヨセフソン接
合デバイスＪ３０〜Ｊ３７にゲート電流を供給さ
せる。デバイスＪ３０と電磁結合する関係に配置
された制御線部分１５にのみ電流が存在するの
で、デバイスＪ３０のみが電圧状態にスイツチ
し、制御線１５中の電流の複製物を出力Ｂ８に供
給する。抵抗及び制御線部分（図示せず）を含む
負荷回路に与えられた出力Ｂ８は、ジヨセフソン
接合デバイスＪ４０を電圧状態にスイツチさせ、
複数のROMセルのための制御線として作用する
ループ１７に電流IZ８を迂回させる。ゲート電流
IW１〜IW３が既にループ１８の中に流れている
ので、電流IW１，IW２が流れる前もつてプログ
ラムされたROMセルがスイツチし、従つて電流
IW１，IW２はゼロに減少するが、一方電流IW
３は対応するループ１８に流れ続ける。電流IW
３のみが対応するループ１８を流れ続けるので、
最も下側の反転回路２０が経験する唯一の電流遷
移は、デバイスＪ５２がスイツチする時に電流
IW３がループ１８に最初迂回される時のものだ
けである。このような条件の下では、最も下側の
反転回路２０のデバイス２１はスイツチせず、対
応する負荷回路２２には出力は生じない。従つ
て、ｎは２進数の０である。他の２つの反転回
路２０もデバイスＪ５０，Ｊ５１のスイツチング
時に波形遷移を経験する。この時の誘導電流はデ
バイス２１を流れるdc電流９と逆方向なので、
これらの反転回路２０のデバイス２１もやはりス
イツチしない。しかしながらデバイスＪ４０がス
イツチする時、ループ１７を流れる電流IZ８によ
り２つのスイツチ可能ROMセル（記号で表示
される）が電圧状態にスイツチし、電流IW１及
びIW２をゼロに低下させる。この電流遷移はデ
バイス２１の中を流れるゲート電流９と同じ方向
に流れる電流を生じさせ、デバイス２１はスイツ
チして負荷回路に電流を供給する。従つて出力
Sn，Cnは２進数の１になる。インタフエース１
１に生じる出力は第３図の加算器真理値表の出力
欄に示されている。他の可能な入力及び出力も第
３図の真理値表に示される。

所望の出力が得られた時、パルスφrがリセツ
ト・ジヨセフソン・デバイスＲ１〜Ｒ６，Ｒ１０
及びＲ２０〜Ｒ２７の制御線に加えられる。これ
らのデバイスのスイツチングによりループ１２，
１７中の循環電流は消滅する。もしそれらが残留
していれば、それらはROM３，８の誤動作を生
じさせるかもしれない。循環電流がループ１３，
１８に残留しても、次のサイクルの開始時にゲー
ト電流が常にそれらに迂回されるので、これらの
電流はシステムの動作に影響を与えない。第２図
のループ１６を終端とする抵抗Ω１は、ループを
非ラツチング・モードで動作させるような抵抗値
を有する。出力Ｂ１〜Ｂ８に関する抵抗は、関係
するデバイスＪ３０〜Ｊ３７を自己リセツト型に
するのに充分な値を持つ。

これまでの説明からROM３の入力情報及び出
力情報が、ループ１２がリセツトされるまで各々
ループ１２，１３に記憶される事が明らかであろ
う。ROM８の入力情報及び出力情報も、ループ
１７がリセツトされるまで記憶される。またこれ
までの説明から第２図の例ではタイミング回路６
のタイミング動作は禁止されてはならない事が明
らかであろう。これはもしそうでなければ電流が
制御線１４，１９に加えられると即座に出力が各
出力Ｂ１〜Ｂ８に生じるからである。所望の論理
関数に依存して、インタフエース５及び１１は非
反転出力を供給しても又反転出力を供給してもよ
く、同様にタイミング付けられた出力又はタイミ
ング付けられない出力を供給してもよい。ROM
３，８は特に特徴付けなかつたが、ROM３が
AND（論理積）動作を実行、ROM８がOR（論理
和）動作を実行する事は明らかであろう。

第４図を参照すると、ROMがdc及びacの混成
方式で給電されるような、AND ROM、OR
ROM及びインタフエース回路の図が示される。
この回路構成において、両方のROMのメモリ、
セルへのゲート電流及びインタフエース回路への
電力はac電源から供給され、一方メモリ・セル
の制御電流はdc電源から供給される。第４図は
第２図の回路（に相当する回路）の一部分のみを
示し、同一の要素は第２図と第４図で同じ参照番
号を有する。

第４図の回路は、デバイスＪ２０〜Ｊ２７及び
Ｊ５０〜Ｊ５２が存在せず、ROM３，８にゲー
ト電流を供給するためにパルス的dc電源又はac
電源が置き換つている点が第２図と異なる。さら
にタイミング回路６及びデバイスＪ１０が除去さ
れ、インタフエース回路５に給電するためにパル
ス的dc電源又はac電源が使用される。第４図で
パルス的dc電流又は台形ac電流のいずれかを伝
えるバス４０は電流制限抵抗４１を経てループ１
３に結合される。これらの電流は、最初に印加さ
れる電流である事を示すために記号φ１で識別さ
れている。他のパルス的dc電流又は台形ac電流
は電流制限抵抗４３を経てバス４２からループ１
８に加えられる。これらの電流は電流φ１の印加
の後に加えられる事を示すために記号φ２で識別
される。また電流φ２はインタフエース回路５も
付勢し、インタフエース回路５はROM３のパー
ソナリゼーシヨン及び入力に依存する出力Ｂ１〜
Ｂ８を与える。同様にインタフエース１１の反転
回路２０は各々電流φ２を供給される。

パルス的dc方式ではφ１はループ１３の各々
に直列に配置されたROMセルを流れるゲート電
流となる。入力信号が印加される時ROM３のパ
ーソナリゼーシヨンに依存して、あるループ１３
の電流は抑圧され、一方他のループ１３には電流
が残る。パルス的dc電流φ１が下降する前に、
インタフエース５のデバイスＪ３０〜Ｊ３７及び
ROM８のループ１８に関するメモリ・セルにゲ
ート電流を供給するパルス的dc電流φ２が生じ
る。出力Ｂ１〜Ｂ８のいずれかの出力が関連した
デバイスＪ４０〜Ｊ４７を付勢すると、ループ１
７に制御電流が生じ、ROM８のメモリ・セルの
パーソナリゼーシヨンに依存してループ１８の電
流をゼロに低下させる。この電流変化は変成器に
より反転回路２０に結合される。反転回路２０は
パルス的dc電流φ２により給電され、負荷回路
２２に反転出力を供給する。電流φ１及びφ２が
ゼロになる時、これらの電流を受け取る全てのデ
バイスはゼロ電圧状態に復帰する。リセツト信号
φrの印加後ループ１２，１７は入力情報を受け
取る準備が完了する。

ac方式の動作では、装置１はパルス的dc電流
に関して説明したのと同様に動作する。台形ac
電流φ１は常に台形電流φ２よりも前に印加され
る。ac方式では電流波形がゼロ点を通過する毎
に、ac電流が供給されるジヨセフソン接合デバ
イスは全てゼロ電圧状態にリセツトされる。dc
方式と同様ループ１２，１７はそこを流れる循環
電流を消去するために信号φrを印加する事によ
つてリセツトされなければならない。

第５図を参照すると、全面的にdc給電され、
インタフエースに自己リセツト型ループを用いた
インタフエース回路５が示される。この構成にお
いてデバイスＪ３０〜Ｊ３７はループ５０中の
dc電流及びループ１３の１つ以上の制御線部分
１５の電流を組み合せによつてのみ付勢される。
従つてパルスφBの印加はジヨセフソン接合デバ
イスＪ１０を電圧状態にスイツチし、制御線部分
５１にdc電流が流れるようにする。制御線部分
１５及び制御線部分５１の電流が一致すると対応
するジヨセフソン接合デバイスＪ３０〜Ｊ３７が
スイツチし、dc電流を１つ以上の出力Ｂ１〜Ｂ
８に供給するように迂回させる。

ジヨセフソン接合デバイスＪ５０が付勢される
時、dc電流はループ５０から消滅し、ジヨセフ
ソン接合デバイスＪ３０〜Ｊ３７はもしそれらが
電圧状態にスイツチしていればゼロ電圧状態にリ
セツトする。抵抗５２はデバイスＪ３０〜Ｊ３７
の自己リセツトを可能にする適当な値を持つ。デ
バイスＪ５０はデバイスＪ１０のスイツチングの
後の時間Ｔにスイツチされる。

本発明で用い得る典型的なジヨセフソン接合及
び相互接続回路は、米国特許第3758795号に示さ
れている。

ジヨセフソン接合デバイスの典型的な製造技術
は米国特許第3849276号に示されている。PLAの
動作温度で超伝導であつてはならない負荷インピ
ーダンス及び抵抗はその所望の動作温度で抵抗を
示す適合性のある物質で製造し得る。米国特許第
3913120号は、本発明の実施の際に用い得る回路
網及び終端抵抗の物質及び製造方法を示してい
る。

本発明の装置はジヨセフソン・データ処理デイ
ジタル計算機の論理アレイ及びメモリ・アレイに
応用される。これらは特に論理機能の実行に応用
でき、さらに非常に高密度に実施できる。

【図面の簡単な説明】

第１図はPLAのブロツク図、第２図は第１図
のブロツク図に示す全ての要素を含む全加算回路
の図、第３図は第２図の全加算回路の真理値表、
第４図はROMがdc及びac給電される場合の
AND ROM、OR ROM及びインタフエース回
路を示す図、第５図は全面的にdc給電され、イ
ンタフエースに自己リセツト型ループを用いたイ
ンタフエース回路の図である。 Ｊ１〜Ｊ５２，Ｒ１〜Ｒ２７，２１，２３，
……ジヨセフソン・デバイス、２０……反転回
路。

Claims (1)

1. 【特許請求の範囲】 １ それぞれ入力信号が印加される複数の信号線
   と、それぞれ上記入力信号線により制御される複
   数の第１のジヨセフソン装置と、上記複数の第１
   のジヨセフソン装置に直流電流を供給する電流源
   と、上記第１のジヨセフソン装置の各々に並列に
   接続された超伝導ループと、上記超伝導ループの
   うち所定のものの作用を受ける第２のジヨセフソ
   ン装置を含む複数の出力超伝導線とを含む論理ア
   レイ装置。 ２ 上記出力超伝導線が第３のジヨセフソン装置
   に並列接続され、直流電流の供給を受ける、特許
   請求の範囲第１項記載の論理アレイ装置。