JPH011328A

JPH011328A - 電子論理回路

Info

Publication number: JPH011328A
Application number: JP63-74900A
Authority: JP
Inventors: トー・テイ・ブ
Original assignee: ハネウエル・インコーポレーテツド
Priority date: 1987-03-30
Filing date: 1988-03-30
Publication date: 1989-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はコンピュータ論理回路に関し、とくにプログラ
マブル論理アレイ（ＰＩ、Ａ）回路およびリードオンリ
ーメモリ（ＲＯＭ）回路に関する。さらに本発明はとく
にダイオードと電界効果トランジスタ（ｐｇＴ）のみで
構成されたＰＬＡ回路およびＲＯＭ回路に関する。

〔従来の技術〕

集積回路（ｒｃ）技術の開発において、少くとも３つの
タイプのコンピュータ回路群、すなわちランダムアクセ
スメモリ（ＲＡＭ）、リードオンリーメモ！Ｊ　（ＲＯ
Ｍ）ふよび論理回路が必要とされる。今日までのところ
、これらのタイプの回路のすべてがＩＣ技術において開
発されるとともに実施されてきた。

ガリウムヒ素（ＧａＡｓ　）技術は、シリコンＩＣ技術
に比べてアクティブ回路構成要素が発揮する改善された
速度のためにとくに興味深いものとなってきている。こ
れｌでは、ガリウムヒ素ＩＣ技術はＲＡＭおよびいくつ
かの論理回路については広範囲にわたって開発されてき
ているものの、　ＰＬＡあるいはＲＯＭについては開発
されてきていない。

この後者の開発不足によって、コンピュータおよび信号
処理系におけるスピード上のガリウムヒ素の利点をもっ
ばら使用することが妨げられてし壕う。

〔発明の概要〕

本発明は相互接続導体を当然含むものの単にダイオード
とＦＥＴとからなる回路を有するＰＬＡ機能およびＲＯ
Ｍ機能の双方を提供できる回路でおる。

従って、ショットキーダイオードおよび金属半導体ＦＥ
Ｔを用いて、本発明は種々のガリウムヒ素ＩＣを実施で
きる。また本発明によれば、回路のゲート遅延の数を低
く保つことによってガリウムヒ素の高速能力の利点をも
維持している。

ＰＬＡはバッファを除外した入出力間にゲート遅延が実
際上ない。またＲＯＭ機能には、出力インターフェース
回路を除外して人力アドレスからデータの終りまで、ア
ドレスの種類に依存して２つもしくは３つのゲート分の
遅延のみがある。いずれの場合モ、出力インターフェー
ス６るいはバッファ回路にはゲート１個分の遅延が加わ
るだけである。

ダイオードを利用して発明におけるＯＲ演算およびＡＮ
Ｄ演算を行なう。ＦＥＴは電流源および電流シンクにお
いて、さらにドライバ回路において用いられる。ＰＬＡ
機能のＯＲおよびＡＮＤプレーンはショットキーダイオ
ードを用いて実施される。

ＲＯＭ機能においては、データをアドレス指定したり、
デコードしたり、読み出したり、さらに多重化するため
にＲＯＭ全体のあらゆる場所において、これらのＯＲ演
算およびＡＮＤ演算が実施される。

従来技術である。１９８２年ＧｍＡａ　ＩＣシンポジウ
ムのイ　エッチ　ペレア（Ｅ、　Ｈ，Ｐａｒｅｓ）　、
ジナツチトタット（Ｇ、Ｎｕｚｉｔｔａｔ）およびシア
ーノド（Ｃ，Ａｒｎｏｄｍ）によるｒＧａＡｇ用ＭＥＳ
ＦＥＴＰＬＡおよび￥ＬＳＩ集積回路」には、Ｇａ　Ａ
ｓ半導体技術を実施するＰＬＡが示されているが、この
場合ＰＬＡには金属半導体ＦＥＴを論理素子として用い
ている。本発明においてはショットキーダイオードを用
いることによって、金属半導体ＦＥＴを用いた場合より
もブレーン毎の論理機能がより多く得られる。またショ
ットキーダイオードの場合、実装密度が向上し、消費電
力が低下しさらに算術演算速度が早く麿る。また、論理
機能のためにダイオードを用いたＰＬＡはプログラミン
グをさらに容易にする。ＯＲ回路あるいはＡＮＤ回路の
ＦＥＴを取除くことよりもレーザ付きのダイオードを取
除いて所望の論理アレイを得ることが一層効率的である
。

本発明は高速もしくは低消費電力技法を含むいかなるソ
リッドステート半導体技術に適用可能であるとともに、
ＦＰＬＡ、ＦＲＯＭ、ＥＰＲＯＭ等を含むＰＬＡおよび
ＲＯＭの異なったファミリーにも適用可能である。

本発Ｆ３ＡＩｒｉテア’レツション、エンハンスメント
。

あるいはこれらの組合せを含むいかなるタイプのプロセ
スを用いたＦＥＴについても適切である。もしエンハン
スメントあるいはデプレッションとエンハンスメントの
組合せの電界効果トランジスタについて本発明を用いた
場合には、１個の電源および接地基準だけが必要とされ
る。本発明はショットキーダイオード・ＦＥＴロジック
（ＳＤＦ［、）の周辺に中心を置いているが、バッファ
付ＦＥＴロジック（ＢＦＬ）、　　ソース結合型ＦＥＴ
　　ロジック（ＳＣＦＬ）、および直接結合型ＦＩＴ　
　ロジック（ＤＣＦＩ、）を含むその他のＦＥＴ回路回
路フリミリしても適切なものである。

〔実施例〕

第１゛図はＰＬＡ用のＯＲ／Ａ　Ｎ　Ｄプレーン３８０
を示している。本回路では１個の反転ＦＥＴおよびカレ
ントノース（電流源）およびカレントシンクおいて利用
されるプルダウンＰＥＴ、プルアップＦＥＴ以外はダイ
オードのみを用いている。とのＯＲ／ＡＮＤ構成３８０
はダイオードだけのＯＲ／ＡＮＤ回路３８０においてゲ
ート相当分の遅延がないため極めて有益である。含まれ
ている唯一のゲート遅延はＦＥＴ３９６と３９８からな
るインバータだけである。

第１図の回路３７２はＯＲ機能を遂行する。ハイレベル
の論理信号を入力４００．順バイアスダイオード３８２
およびダイオード３８８に入力することによって、ダイ
オード３８２．３８８の電圧降下分だけ低いハイレベル
の信号がライン４０６上に現われる。

この信号はダイオード３８４，３８６への各入力がロー
レベルであるにもかかわらずライン４０６上でハイレベ
ルを維持する。もし４００における入力もまたローレベ
ルである場合には、ダイオード３８２，３８８は屓バイ
アスされず非導通となる。ドレインがダイオード３９０
０カソードに接続され、ゲートおよびソースが負電位−
ＶＳＳに接された電流シンク結合用ＦＥＴ４０２によっ
て、ライン４０６はついでローレベルの論理状態へ保持
される。ダイオード３９０のアノードは、ドレインが接
地電位あるいは電位ＶＤに接続されたＦＥＴ４０４から
なる定電流源に接続されている。（ショットキーダイオ
ードロジックについては第１図では接地電位を用いてい
るが、要求に応じて異がった回路７アミＩＪ−について
は、異なった電源ＶＤを設計することが可能である。）
前記ＦＥＴ４０４のゲートおよびソースはダイオード３
９０のアノードに接続されている。ダイオード３８８に
ハイレベルの信号が入来しない状態では、ＦＥＴ４０２
を流れる電流はすべてＦＥＴ４０４からダイオード３９
０を介して流れる。すべての入力に満たない入力がロー
レベルの場合には、ライン４０６上の回路３γ２の出力
は高レベル信号となる。ＯＲ回路３７４゜３７６はＯＲ
回路３７２と同様に機能する。

回路３７８は論理的１ＡＮＤ機能を遂行する。もしダイ
オード３９０のライン４０６上の入力がハイレベルの論
理信号である場合には、このダイオード３９０は逆バイ
アスされてライン４０８上になんの作用も与えない。順
バイアスされたダイオード３９２゜３９４の入力がロー
レベルである限り、ＦＥＴ４０４からライン４０８を経
て各ダイオード３９２，３９４を通って電流が流れる。

これらのダイオード３９２．３９４を通って流れる電流
は、回路３７２の負電位−ＶａＳに接続されたＦＥＴ４
０２によ多構成されたカレントタンクと類似したカレン
トタンクへ進む。ダイオード３９０，３９２への入力が
ハイレベルの場合には、ＦＥＴ４０４によって構成され
た定電流源からの電流が入力がローレベルでライン４０
１３ｔ−ローレベルの論理状態に保持するダイオード３
９４を通ってカレントタンクへと流れ続けるために１ラ
イン４０８はなおローレベルの１まである。しかしなが
ら、ダイオード３９０．３９’２，３９４への入力がハ
イレベルになると、３個のカレントタンクのいずれにも
電流は流れない。ＦＥＴ４０４はライン４０Ｂヲハイレ
ペルの論理状態にプル・アップする。かくして、回路３
１８の各入力のすべてがハイレベルの時のみ、ライン４
０８上の論理状態はハイレベルを示す回路３７Ｂとなっ
て、ＡＮＤ機能を遂行することになる。

ライン４０８上の信号はＦＥＴ３９６のゲートへ進む。

このＦＥＴ３９６のドレインは、ＦＥＴ　３９８および
正電位ｖＤＤからなる定電流源に接続されている。まな
、このＦＥＴ３９６のソースは接地に接続されている。

このＦＥＴ３９６はスイッチングトランジスタであって
、ライン４０８上の信号を出力４１Ｇ上の反転信号に変
換する。ＦＥＴ３９６によってライン４０８上のＡＮＤ
信号が反転されるために、回路３７８はＮＡＮＤ論理回
路となる。

第２図の回路４１２はＰＬＡにおいて使用可能であるＡ
ＮＤ１０Ｒプレーンを示している。回路４１４，４１６
゜４１８はＡＮＤ論理回路である。たとえばＡＮＤ回路
４１４において、ハイレベルの論理信号が入力４２２に
あってローレベルの論理信号がダイオード４２８を介し
て各ダイオード４２６のカソードに入来する場合には、
出力ライン４３２はローレベルの論理状態となる。ＦＥ
Ｔ　４３０および正電位ｖＤＤからなる定電流源から順
バイアスされたダイオード４２６．ダイオード４２８を
通って回路４１４のローレベルの各入力へ流れる電流は
ライン４３２の電圧レベルをローレベルに保つ。回路４
１４への入力のうち１つを除いたすべての入力がハイレ
ベルである場合には、電流は１個のダイオードを通って
回路４１４のローレベルの入力へ流れることになる。し
かしながら、回路４１４への各入力のすべてがハイレベ
ルの場合には、定電流源結合用ＦＥＴ４３０から電流が
流れていないので、ライン４３２はハイレベルになる。

電流はダイオード４３４を通ってライン４３２に沿いそ
してダイオード４４０を通ってライン４４８に沿って、
ＦＥＴ４４４および負電位−Ｖ。によシ構成されたカレ
ントシンクへ流れることになる。この状態で、ライン４
３２はＦＥＴ　４３Ｇにより高レベル状態にプル・アッ
プされ、回路４１４の各入力のすべてのハイレベル論理
状態を示すＡＮＤ出力が得られる。各ＡＮＤ回路４１６
およびＡＮＤ回路４１８は、回路４１４と同様に機能す
る。

第２図の回路４２０はＮＯＲ論理回路である。ダイオー
ド４３４への入力がハイレベルで各ダイオード４３６お
よびダイオード４３８への入力がローレベルの場合、逆
バイアスされたダイオード４３６およびダイオード４３
８が類バイアスされたダイオード４３４から入来するノ
・イレベルの信号になんらの作用を与えないので、ライ
ン４４８はノ・イレペルである。ライン４４８がローレ
ベルになり得る唯一の手段は、ダイオード４３４　、４
３６および４３８への回路４２２の各入力のすべてをロ
ーレベルにすることである。カレントシンクを構成する
負電位−Ｖｌｌｌに接続されているプル・ダウンＦＥＴ
　４４４によって、ライン４４８はついでローレベル状
態にプルーダウンされる。かくしてライン４４８上のい
かなる電流もダイオード４４０を通って流れる。ライン
４４８上の電位がハイレベルになると、ＦＥＴ４４２の
ゲート上の電圧もハイレベルとなり、また同様にライン
４４８上の電位がローレベルになると、ＦＥＴ４４２の
ゲート上の電位もローレベルとなる。ＦＥＴ４４２の信
号がローレベルの場合には、ＦＥＴ４４２　がオフとな
りＦＥＴ４４６は電圧をその接続を介して正の電位ｖＤ
Ｄにプル・アップするために回路４２０の出力端子４５
０における出力信号はノ・イレベルである。

また、ＦＥＴ４４２のゲートへの入力がハイレベルであ
る場合には、ＦＥＴ４４２はオンとなることに↓つて、
前記出力端子４５０をほぼ接地電位に引き下げる結果、
ローレベルの出力が得られる。かくして、ＦＥＴ４４２
はライン４４Ｂ上の信号について反転機能を遂行する結
果、回路４２０はＮＯＲ論理回路となる。

第３図はＲＯＭ構成の概略図であって、このＲＯＭはア
クティブ回路構成要素としてまったくダイオードとＦＥ
Ｔだけを有して独特に設計されている。

この特定の実施例には、この回路構成をＧａＡｇ集積回
路に適合可能にするショットキーダイオードおよび金属
半導体ＦＥＴが設けられている。

−ＲＯＭ構成は上述したダイオードのＯＲ回路およびＡ
ＮＤ回路を組み込んでいる。このＲＯＭ構成においては
、データはレフトデータフィールド２６およびライトデ
ータフィールド３８に記憶されている。データはビット
ライン２２，２４，３４゜３６とワードライン３２との
交点に個々に記憶されている。データが論理値Ｏである
か１であるかは、ダイオード接続あるいは非ダイオード
接続によってビットラインとワードラインとの各交点で
決定される。ビットラインとワードラインがダイオード
によって接続されている場合には、記憶値は論理値Ｏで
あり、一方ピットラインとワードラインがダイオードに
よって接続されていない場合には、記憶値は論理値１で
ある。たとえば、第３図において、ビットライン２２と
ワードライン３２はレフトデータフィールド２６におい
て交差しておシその記憶値はＯである。ビットライン２
４とワードライン３２との交点において記憶されている
値は、ダイオード３２によって接続されていないため１
である。ライトデータフィールド３８においては、ビッ
トライン３４とワードライン３２との交点はダイオード
４０によって接続されていないため論理値１を表わし、
ビットライン３６とワードライン３２との交点はダイオ
ード４２によって接続されているため論理値０を表わす
。

レフトデータフィールド２６およびライトデータフィー
ルド３８における第３図で示されているビットラインの
数は単にビットラインの一例である。たとえば、ＲＯＭ
構成においてデータフィールド２６には１６０本のビッ
トラインがまたデータフィールド３８にも１６０本のビ
ットラインがある。

また、実際のＲＯＭ構成はレフトデータフィールド２６
およびライトデータフィールド３８へ延在する５１２本
のワードラインを有している。　言い換えるならば、各
データフィールドは長さが１６０ビツトである５１２個
のワードを含んでいる。これによって、８１，９２０ビ
ツトのＲＯＭが鞠られる。

このＲＯＭ構成からのデータ要求は、アドレスデコーダ
・ドライバ４４．４６へのアドレスで開始する。アドレ
スデコーダ・ドライバ４４は、読み出されるべきレフト
データフィールド２６とライトデータフィールド３８内
のデータを含む特定のワードラインを最終的に選択する
。

５１２本のワードラインが存在するため、入力４８゜５
０への各アドレス入力は１本の特定のワードラインをア
ドレス指定するのに充分に独自でなければならない。入
力４８．５０は単に代表的なものでしかない。論理値Ｏ
と１の二進アドレスおよびその様々な組合せをアドレス
デコーダ・ドライバ４４に利用すれば、少なくとも９個
の入力がこれらのアドレスデコーダ・ドライバ４４を経
て５１２本のワードラインを個々にアドレス指定するた
めに必要となるであろう。この場合、つけ加えられた入
力は入力４８．５０と同様な回路構成となる。

ワードライン３２をアドレス指定するための２つの入力
のアドレスはここでは例示的な目的のために示されてい
る。ハイレベルすなわち１の論理信号は端子４８に入力
され、またローレベルすなわち０の論理信号は端子５０
に入力される。この１の論理信号は正電位により構成さ
れ、また０の論理信号は零電位により構成されている。

端子４８に入力された論理値１は直列の３個の電圧レベ
ルシフト用のダイオード５２のアノードからカンーード
を通って進行する。これらのダイオード５２はアドレス
デコーダドライバ４４の回路のための電圧レベルを調整
する。３番目のダイオードのカソードはＦＥＴ５６のド
レインに接続されている。

このＦＥＴのゲートとソースは負電位−ＶＳＳに接続さ
れている。そして、このＦＥＴ５６と電源−ＶｆｉｌＫ
よってカレントシンクが構成されている。

ノード６２において、電圧レベルダイオード５２とＦＥ
Ｔ５６は７ドレスライン５８に接続されている。ライン
５８はワードライン３２を選択するワードライントライ
バ１０４用のワードライントライバデコーダ６０まで伸
びている。他の５１１本のワードラインを選択するため
のデコーダ６０と類似した５１１個の他のデコーダがあ
る。アドレスライン５８はこれらワードライントライバ
デコーダのすべてに入っている。この特定のケースにお
いては、アドレスライン５Ｂは論理値１．すなわち正電
圧をワードライントライバデコーダ６０へ運ぶ。

ＦＥＴ６４のゲートもノード６２の近傍でライン５８に
接続されている。このＦＥＴ６４はスイッチングトラン
ジスタ並びに信号反転器として機能する。

ＦＥＴ６４のソースは零電位、すなわち接地に接続され
ている。またＦＥＴ６４のドレインはノード６８におい
てＦＥＴ６６のゲートおよびソースに接続されている。

このＦＥＴ６６のドレインは正電位Ｖｔ＋Ｏに接続され
ている。かくして、この正電位ＶＤＤと共にＦＥＴ６６
はノード６８において定電流源を構成している。入力４
８に入力した信号はノート″６８において反転する。ま
た、人力４８からノード錦への信号はＦＥＴ６４におい
てゲート１個分の遅延を受ける。ノード６８における反
転信号は直列接続された２個の電圧レベルシフト用ダイ
オードｎを通ってアドレスライン１４まで進行し続ける
。

このアドレスラインＴ４はダイオードＴ２のカソードお
よびＦＩＴＴＯのドレインに接続されている。

このＦＥＴ　７０のゲートおよびソースは零電位、すな
わち接地に接続されている。

ＦＥＴ５６，６６．７０は入力４Ｂに相当するアドレス
デコーダドライバ４４の回路内の各場所におけるアクテ
ィブロードとなっている。アドレスライン７４上の０の
論理信号すなわちローレベルの電圧信号は、ワードライ
ンデコーダ６０の他にすべての他のワードライントライ
バデコーダまで進行する。

アドレスデコーダドライバ４４への第２のアドレス信号
は入力５０へのローレベル、すなわちＯの論理値である
。この信号は直列の３個の電圧レベルシフト用ダイオー
ドのアノードからカソードを通ってノード８０まで進行
する。ＦＥＴ７６のドレインはノード８０に接続されて
いる。またＦＥＴ７６のゲートおよびソースは共に負電
位−ＶＳ２に接続されている。アドレスライン１８はノ
ード８０において接続され、ローレベルの信号を電圧レ
ベルシフト用ダイオード５４を介してＲＯＭ構成のワー
ドライントライバデコーダ６０並びにすべての他のワー
ドライントライバデコーダまで搬送し続ける。ノード８
０の近傍のライン１８には、スイッチングトランジスタ
並びにノード８０における信号反転器として機能するＦ
ＥＴ８２のゲートが接続されている。このＦＥＴ８２の
ソースは零電位。

すなわち接地に接続されており、またＦＥＴ８２のドレ
・インは／−ド８４に接続されている。ＦＥＴ８６のゲ
ートおよびソースもこのノード８４に接続されている。

またＦＥＴ　８６のドレインは正電位ＶＤＤに接続きれ
ている。これらＦＥＴ８６と正電位ＶＤＤの組合せによ
り、定電流源が構成されている。

人力５０におけるローレベルの信号は、ＦＥＴ　８２の
ゲート１個分遅延し九ノード８４におけるハイレベルの
信号となる。ローレベルの入力を用いて、ＦＥＴ８２は
効果的にオフとなり、ノード８４にはプル・アップＦＥ
Ｔ８６および正電位ｖ０に起因したハイレベルの信号が
現われる。ノード８４におけるハイレベルの論理信号は
、２個の電圧レベルシフト用ダイオード８８のアノード
からカソード。

そしてアノードからカソードへアドレスライン９２上を
進行する。このアドレスライン９２上のハイレベルの論
理信号はＲＯＭ構成のワードライントライバデコーダ並
びにすべての他のワードライントライバデコーダへ進行
する。

入力５０に対応したアドレスデコーダドライバ４４内の
ＦＥＴ９０のドレインは、アドレスライン、９２および
電圧レベルシフトダイオード８８のカソードに接続され
ている。このＦＥＴ９０のゲートおよびソースは共に零
電位、すなわち接地に接続サレテイル。ＦＥＴｒ６，８
６．９０はアドレスデコーダドライバ回路４４内のアク
ティブロードとして機能する。

第３図のワードライントライバデコーダ６ｏは動作のｊ
ｌ、１１１２から例示されている。アドレスデコーダド
ライバ４４０人力４８におけるアドレス信号は同じ信号
としてライン５８上に現われ、筐た人力４８におけるこ
の入力信号の相補信号がアドレスライン１４上に現われ
る。アドレスデコーダドライバ４４０入力５０へのアド
レス信号は同じ信号としてアドレスライン１８上に現わ
れ、またその相補信号はアドレスライン９２上に現われ
る。

言及したように、アドレスデコーダドライバ４４の入力
４８および５０へのアドレス信号は夫々論理ハイレベル
および論理ローレベル、すなわち論Ｍ１および論理０で
ある。このアドレスはライン５８　、７４　、γ８１９
２上で夫々ハイ、ロー、ロー、ハイの各レベルとして現
われる。上記ラインのこれらの信号は第３図釦おいては
、夫々ハイレベル信号およびローレベル信号について文
字「Ｈ」およびｒＬ」によって示されている。

アドレスライン５８．γ４．７８．９２はワードライン
トライバデコードライン１０２との交点を形成している
。相補的な対をなすアドレスライン５８、γ４のうち、
一方のラインのみがダイオード９４あるいは９６でワー
ドライントライバデコードライン１０２に接続されてい
る。相補的なアドレスラインＴ８と９２はワードライン
トライバデコートライン１０２と交差している。相補ア
ドレスライン７８．９２のうちの１つのラインだけがダ
イオード９８あるいはダイオード１０Ｇによってワード
ライントライバデコードライン１０２に接続されている
。またダイオード９４，９６．９８，１００はデコード
ダイオードである。デコードライン１０２をアドレスラ
イン５８あるいは７４．および１８あるいは９２を接続
するためにどのダイオードを選択するかによって、ワー
ドライントライバ３２およびデータフィールド２６およ
び３８の各データを選択するン’ｚめに、アドレスデコ
ーダドライバ４４の入力４８および５０において要求さ
れるアドレスが決定される。相補的なアドレスライン５
８．７４については、デコードダイオード９４のカソー
ドがライン５８に接続され、またそのアノードがワード
ラインデコードラーｆン１０２ニ接続されている。デコ
ードダイオード９６は、アドレスライン７４については
接続されていない状態にるる。アドレンライン７４の状
態がどのようであれ、アドレスライン７４とワードライ
ントライバデコーダ６０間が接続されていないため、ア
ドレスライン７４の状態がドライバ１０４用のワードラ
イントライバデコーダ６０に影響を与えない。

アドレスデコーダドライバ４４へ入来するアドレスの他
の部分は人力５０においてローレベルである。このよう
に、入力５０がローレベルでおるとアドレスライン７８
上もローレベルになる。デコードダイオード９８がライ
ン７８およびワードライントライバデコードライン１０
２から断路されているので、アドレスライン７８はドラ
イバ３２用のワードライントライバデコーダ６０に何の
作用も与えない。入力５０におけるローレベル信号は電
圧レベルシフトダイオード５４を通ってノード８０へ進
行する。ノード８０において信号がローレベルであるた
め、ＦＥＴ８２のケートは事実上オフする。かくして、
ノード８４およびＦＥＴ８２のトレインは、正電圧ｖＤ
Ｄに結合されているプル・アップＦＥＴ８６によってハ
イレベルとなる。このハイレベルの信号は２個の電圧レ
ベルシフトダイオード８８を通ってアドレスライン９２
１で進行する。かくして、ハイレベルの信号がワードラ
イントライバ３２用のワードライントライバデコーダ６
０によって検知される。アドレスライン９２上の信号は
、デコードダイオード１００がライン９２と１０２を接
続しているため、ワードライントライバデコードライン
１０２に実際影響を与える。

なお、ＲＯＭ１２へ入来する各アドレスに真値および補
数値の論理レベルの双方が含まれている場合には、アド
レスデコーダドライバ回路を必要としなくてもよい。こ
のようなやり方によって、ＲＯＭｆＺ内でゲート１個分
の遅延が除去されることとなる。ソース結合型ＦＥＴ論
理（５ＣＦＬ）回路を有するチップ上で集積化されたこ
のようなＲＯＭデザインの場合、第５図の５ＣＦＬ回路
４５１によって例示するように、各アドレス入力におい
て、アドレスデコーダドライバ回路４４．４６の部分は
、５ＣＦＬ回路４５１がアドレスの真値および補数値の
論理レベルを与えるために必要ではない。これらの相補
的な信号をＲＯＭ１２のワードライントライバデコーダ
６０を直接アドレス指定すべく用いることは可能である
。

アドレスライン５８および９２は論理ＡＮＤ構成ておい
てライン１０２に接続されている。このことは、ハイレ
ベルであるべきライン１０２にとっては、ライン５Ｂお
よび９２の双方がハイレベルで彦ければなら々いことを
意味している。ライン９２がローレベルであると仮定す
ると、ライン１０２上のハイレベル電圧によって電流が
ダイオード１ｏｏを通って導かれ、かくしてライン１０
２はダイオード１００の小さな電圧降下を除いて、ロー
レベルになる。同様なことはライン５８がローレベルで
ライン９２が・・イレベルの時にも当てはまる。すなわ
ち、ライン５８はダイオード９４の等連によってライン
１０２をプルーダウンする。従って、ライン５８および
９２の双方ともハイレベルでろるべきライン１０２にと
ってハイレベルでなけれはならない。達成されるべきこ
のような状態については、アドレスデコーダドライバ４
４の入力４８および５０のアドレスが相当するようにハ
イレベルおよびローレベルでなければならない。実際の
ＲＯＭ構成においては、もちろん９組の相補ラインが存
在している。ラインデコーダ６０がワードライン３２を
選択できるように、独自の９ビット人カアドレスが必要
とされる。適切なアドレスと用いて、デコーダ６０はラ
イン１０２をローレベル状態からハイレベル状態へ移行
させ、ドライバ１０４内Ｏノード１０６において７！！
、圧をローレベル状態からハイレベル状態へ順次もち上
げる。プル・アップＦＥＴ１０８のドレインは接地に接
続され、またそのゲートおよびソースはノード１０６の
一部であるラインに接続されている。ＦＥＴ　１０８は
ライン１０２ｔプル串アツ７’ｆる。従って、ライン１
０２がハイレベルの時、デコーダ６０内のデコードダイ
オードのいずれも、ワードライントライバデコードライ
ン１０２ヘデコードダイオードによってどのローレベル
のアドレスラインも接続さｎているため、電流を導かな
い。ＦＥＴ１１０のゲートはノー　ド１０６に接続され
ている。ハイレベルの信号がライン１０２とノード１０
６上に存在し、スイッチングトランジスタとインバータ
として機能するＦＥＴ１１０がＯＮとなシワ−ドライン
３２をローレベルにする。このＦＥＴ　１１０のドレイ
ンはワードライン３２に接１読され、またそのソースは
零電圧、すなわち接地に接続されている。

ＦＥＴ１１２ハブルーアツブトランジスタであって、そ
のゲートは正電位ＶＤＤに接続されている。またとのＦ
ＥＴ　１１２のゲートおよびソースはワードライン３２
に接続され、ＦＥＴ１１０がオフの時ワードライン３２
上の電圧をハイレベルに保持する。

ローレベル電圧状態にあるワードライン３２は、データ
の選択がデータフィールド２６および３８からなされつ
つあることを示している。選択されない時には、すべて
のビットラインはノ・イレベル状態にある。ワードライ
ン３２がローレベル状態にある時、すなわち選択指示の
場合は、そのメモリセルにおける論理値の０状態を示す
ダイオード２８はＯＮとなる。ビットライン２２からワ
ードライン３２ヘダイオードを通って電流が流れること
によって、ビットライン２２の状態を７飄イレベルの論
理値からローレベルの論理値に変化させる。

非接続状態のダイオード３０はノ・イレベルすなわち１
の論理値を示している。ワードライン３２用のデータは
、ビットライン２２および２４上で夫々Ｏおよび１の論
理値として示される。また、データフィールド３８のビ
ットライン３４および３６はワードライン３２によって
選択される。メモリセルダイオード４０は・接続されて
おらず、１の論理値を示しており、またメモリセルダイ
オード４２は接続されてＯの論理値を示している。セレ
クタワードライン３２のローレベルの状態はビットライ
ン３６をプル・ダウンして、０の論理値の指示を与える
。ワードラインあるいは何らかの他のワードラインが選
択されていない時、各ビットラインの正常状態はハイレ
ベルである。

ＦＥＴ１１４および１１６Ｈビツトライン２２および２
４用のプル・アップトランジスタである。これらＦＥＴ
１１４および１１６の各ドレインは夫々正電位ＶＤＤに
接続されている。ＦＥＴ１１４および１１６のゲートお
よびソースはビットライン２２および２４に夫々接続さ
れている。ＦＥＴ　１１８および１２０は夫々ビットラ
イン３４および３６用のプル・アップトランジスタであ
り、非選択状態の下でこれらビットラインをハイレベル
状態に維持する。これらＦＥＴ　１１　Ｂおよび１２０
の各ドレインは正電位ＶＤＩ）に接続でれている。また
ＦＥＴ　１１８および１２０の各ゲートおよび各ソース
は夫々ビットライン３４および３６に接続されている。

ワードライン１２２は非選択状態、すなわちハイレベル
あるいは１の論理値である。メモリセルダイオード１２
４，１２６，１２８および１３０は、ワードライン１２
２が選択されるとき、すなわちローレベル状態で各場所
に記憶されたデータに関して重要性を有している。選択
されている場合には、ダイオード１２４および１２８だ
けが実際オンとなり、ビットライン２２および３４をロ
ーレベル状態とし、０の論理値を示す。ダイオード１２
６および１３０はこれらが接続されていないため、機能
せず、各ヒツトラインをハイレベル状態に維持して１の
論理値を示す。なお、ワードライン３２もしくはワード
ライン１２２のいずれかを選択するアドレスは独自であ
りそれ故１ワードラインだけを一度に選択することが可
能である。

データフィールド２６および３８からビットライン２２
，２４．３４．３６まで到来するデータは、各データフ
ィールド２６．３８のビットラインの順にＯＲ機能にお
いて共に結合される。ビットライン２２上のデータはＯ
Ｒダイオード１３２を通って進行し、またビットライン
３４上のデータはＯＲダイオード１３６を通りライン１
４０に沿ってビットライン２２のデータと出会うノード
１４４まで進行する。同様なととがビットライン２４お
よびビットライン３６上のデータについて生ずる。

ビットライン２４からのデータはＯＲダイオード１３４
を通って７−ド１４６まで進行し、またビットライン３
６からのデータはＯＲダイオード１３８を通す、ライン
１４２に沿って、ノード１４６マで進行する。ノード１
４４および１４６におけるデータは夫々ダイオード１４
８および１５０を通って進行する。

両方の対のビットライン用の情報はＯＲをとられる。

１個のデータフィールド２６あるいは３８のみからのデ
ータは一度にノード１４４および１４６上に存在すべき
であることが要求される。このような状況は念だ１個の
データフィールド２６６るいは３８の選択によって達成
され、この唯一のデータフィールドからのデータを一度
にノード１４４および１４６上に存在させる。

特定のデータフィールドあるいはメモリアレイの選択は
データフィールドセレクタドライバ４６の入力１５２に
おける信号によって達成される。データフィールドある
いはメモリアレイセレクタードライバ４６は、入力１５
２への信号がアドレス結合用入力４８．５２等の一部で
あるため、アドレスデコーダドライバ４４と共にグルー
プ化されているアドレスデコーダドライバ４６として言
及することもできる。入力１５２におけるハイレベルす
なわち１の論理値信号はデータフィールド２６を選択し
、ドライバ４６の入力１５２へのローレベルすなわち０
の論理入力がデータフィールド３８を選択する。たとえ
ば、入力１５２にあるハイレベルの信号は、直列に接続
された３個の電圧レベルシフトダイオード１５４を通っ
て、すなわち各ダイオードのアノード側から入ってアノ
ードからカソードの方向へ進行する。データフィールド
あるいはメモリアレイセレクタ信号はついでプル書ダウ
ンｐＥＴ１５Ｂのドレインに接続されているノード１５
８に到達する。このＦＥＴ　１５６のソースおよびドレ
インは負電位−ＶＳＳに接続されている。ノード１５８
における信号はデータフィールドアドレスライン１６８
マでハイレベルすなわち１の論理信号として進む。ノー
ド１５８上の信号は、スイッチングＦＥＴ１６０のゲー
トまで進む。このＦＥＴ１６０のソースは接地すなわち
零電位に接続されている。また、このＦＥＴ　１６０の
ドレインはノード１７２に接続されている。プル・ダウ
ンＦＥＴ　１６２のドレインは正電位ＶＩＩＤに接続さ
れている。また、とのＦＥＴ　１６２のゲートおよびソ
ースはノード１７２に接続されている。

このＦＥＴ　１６０のゲートの信号はハイレベルなので
、ＦＥＴ　１６０がオンとなるとともにノード１７２Ｆ
ｉ略接地電位、あるいはローレベルすなわちＯの論理値
と彦る。このローレベルの信号はカソードをアノードへ
直列接続された２個の電圧レベルシフトダイオード１６
４を通り、すなわち信号がアノードからカノードヘ各ダ
イオードを進む状態で、データフィールドアドレスライ
ン１７０マで進み続ける。

ＦＥＴ　１６６のドレインはデータフィールドアドレス
ライン１７０に接続されているドライバ４６の出力に接
続されている。また、とのＦＥＴ１６６のゲートおよび
ソースは零電位、すなわち接地に接続されている。

ライン１７０上のローレベルの信号はダイオード１１４
マで進んで、フィールドセレクトダイオード１７６をオ
ンするとともに、フィールドセレクトドライハチコート
ライン１７８ｉローレベルの状態へ引っ張る。ライン１
６８および１７０は相補ラインであるため、ドライバ４
６〜の入力１５２における与えられたハイレベルの論理
値に対して、デコードダイオード１７６がライン１６８
からのノ・イレペルの信号あるいはライン１７０からの
ローレベルの信号を選択することができるので、このデ
コードダイオード１１６は非接続状態にある。ライン１
６８上のローレベルの信号はフィールドセレクトライン
トライバ１８０のノード１８２上で開側される。プル・
アップＰＥＴ　１８４のドレインは接地に接続されると
共にそのゲートおよびソースはノード１８２に接続され
ている。ノード１８２上のローレベルの信号はスイッチ
ングＦＥＴ１８６のゲート内へ進む。このスイッチング
ＦＥＴ　１８６のソースは零電位、すなわち接地に接続
されるとともにそのドレインはフィールドセレクトライ
ン１９０に接続されている。このフィールドセレクトラ
イン１９０には、プル・アップＦＥＴ　１８８のソース
およびゲートが接続されている。

また、ＦＥＴ１８８のドレインは正電位ＶＤＤに接続さ
れている。ローレベルの信号がＦＥＴ１８６をオフする
ので、フィールドセレクトライン１９０上の電位は上記
プル・アップＦＥＴ　１８８によりハイレベルトなる。

フィールドセレクトライン１９０はフィールドセレクタ
１９２内でフィールドセレクトダイオード１９４および
１９６の各カソードに接続されている。

フィールドセレクトダイオード１９４のアノードはデー
タビットライン２２に接続されており、フィールドセレ
クトダイオード１９６の７ノードはビットライン２４に
接続されている。従って、フィールドセレクトライン１
９０上の信号はハイレベルである時、ビットライン２２
あるいは２４がローレベルである場合、ダイオード１９
４および１９６が逆バイアスされてビットライン２２お
よび２４上の信号に何の作用も与えないという理由で、
ビットライン２２および２４はハイレベルもしくはロー
レベルになシ得る。しかしながら、フィールドセレクト
ライン上の信号がローレベルになると、ダイオード１９
４および１９６は順バイアスされるのでビットライン２
２および２４をローレベルの信号により保持して、何ら
かの選択されたワードライン、すなわち３２あるいは１
０２０ビツトライン２２から２４上データ、すなわちデ
ータフィールド２６からの表出すなわち読み出しを阻止
する。

フィールドセレクトライン１９０上のローレベルの信号
はドライバ４６の入力１５２上のローレベルの信号に対
応している。第３図に示すように、ノ・イレベル信号「
Ｈ」がドライバ４６の入力に存在するとすれば、フィー
ルドセレクトライン１９０上はハイレベルとなり、これ
によってデータがデータフィールド２６から読み出す。

データフィールド３８上のドライバ４６の出力の作用を
観測することは可能である。入力１５２をハイレベルに
すればデータフィールドアドレスライ／１６８上にハイ
レベルの論理信号が得られる。ライン１６８は、カソー
ドがデータアドレスライン１６８に接続されまたアノー
ドがフィールドセレクトドライバデコードライン２００
に接続されたフィールドセレクトデコードダイオード２
０２を介してフィールドセレクトドライバデコードライ
ン２００に接続されている。

ライン２００はプル・アップＦＥＴ２０６によって通常
ハイレベルになっているため、ライン１６８がローレベ
ル従ってダイオードが順バイアスされライン２００カロ
ーレベルに引っ張られている時のみ、ダイオード２０２
は重要な作用を有している。ドライバ４６の入力１５２
におけるローレベルである限り、このことは生ずる。

ドライバ４６への入力が第３図においてハイレベル「Ｈ
」として指示される場合には、ハイレベルがライン１６
８および２００上に存在する。ＦＥＴ２０６のゲートお
よびソースは、ライン２００に順次接続されるノード２
０４に接続されている。また、ＦＥＴ２０６のドレイン
は接地に接続されている。フィールドセレクトドライバ
デコーダライン２００のハイレベルの信号は、スイッチ
ングＦＥＴ２０８のゲート上へフィールドセレクトライ
ントライバ２２８内へ進んで行く。このＦＥＴ２０Ｂの
ソースは接地に接続されそのドレインはフィールドセレ
クトラインに接続されている。フィールドセレクトライ
ン２１０はプル・アップＦｇＴ２１２のゲートおよびソ
ースに接続されている。また、ＦＦ、Ｔ２１２のドレイ
ンは正電位ｖｏｎに接続されている。このプル拳アップ
ＦＥＴ２１２によってフィールドセレクトライン２１０
は通常ハイレベルになっている。しかしながら、ゲート
がハイレベルになることによってスイッチングＦＥＴ２
０Ｂがオンに切換わるので、ＦＥＴ２０８は導通してフ
ィールドセレクトライン２１０をローレベルにする。フ
ィールドセレクトライン２１０は、フィールドセレクト
ダイオード２１８および２２２がライン２１０とビット
ライン２２．２４との間で接続されていないので、デー
タフィールド２６に何の作用も与えない。しかしながら
、フィールドセレクトライン２１０はフィールドセレク
タ２１０内のフィールドセレクトダイオード２１４およ
び２１６を介してデータフィールド３８のビットライン
３４および３６に接続されている。ダイオード２１４お
よび２１６の各カソードはフィールドセレクトライン２
１０に接続され、また各アノードはデータビットライン
３４および３６に夫々接続されている。

データビットライン３４あるいは３６がハイレベルであ
ると仮定すれば、フィールドセレクトライン２１０ｔｉ
ダイオード２１４および２１６の順バイアスによってロ
ーレベルならば、ビットラインはローレベル信号となる
。データフィールド３８のすべてのデータビットライン
に相当するように接続されたフィールドセレクトダイオ
ード２１４，２１６および他のダイオードは、ビットラ
インのすべてをローレベルにするので、いかなるデータ
もデータフィールド３Ｂから効果的に読み出すことはで
きない。データフィールド３日の夫々ビットライニ／３
４および３６に対するダイオード２１４および２１６の
代シに、他の接続を望む場合には、フィールドセレクト
ダイオード２２４および２２６が存在してい−る。

全体として、ドライバ４６の入力１５２上にハイレベル
の信号がある場合には、データフィールド２６が選択さ
れデータフィールド３８は表示データから除外されるこ
とに注目することができる。また、ローレベルの信号が
ドライノく４６の入力１５２に入力される場合には、デ
ータフィールド３８がデータについて選択され、データ
フィールド２６からの取得データから１つのデータが除
外される。

データ読出しのバイトサイズはレフトデータフィールド
アレイもしくはライトデータフィールドアレイのいずれ
においてもビットラインの数に等しい。バイトサイズは
関連したラインおよびドライバとともにフィールドセレ
クタ２２０および１９２に類似したフィールドセレクタ
の組をさらに加えることによって減少させることができ
る。

第３図の例においては、ただ２個のメモリアレイが描か
れている。理論的には、実施されるメモリアレイの数に
は制限はない。実際的には、各メモリアレイのデータビ
ットがいっしょにＯＲをとられて１個の出力データが発
生するため、ＲＯＭは１６個のメモリアレイで容易に設
計可能である。

回路２５０はフィールドアレイ２６および３Ｂの相当す
るビットラインのＯＲ接合を含んでいる。

ＯＲ機能は９１図および第２図とともに既に記載した通
シである。各選択されたビットライン２２および２４．
あるいは３４および３６の出力は夫々ダイオード１４８
，１５０を通って、ライン２３４，２３６へ供給される
。ＦＥＴ２３０および２３２の各ゲートおよび各ソース
は負電位−Ｖｌｌに接続されている。

またＦＥＴ２３０のドレインがダイオード１４８のカソ
ードおよびライン２３４に接続されている。ＦＥＴ２３
２のドレインはダイオード１５０のカソードおよびライ
ン２３６に接続されている。ライン２３４上のビットラ
イン信号はスイッチングＦＥＴ　２３８のゲートへ進み
続ける。この特定の例においては、ビットライン２２上
の信号はローレベルであシダイオード１３２および１４
８を通ってライン２３４　、　ＦＥＴ２３８のゲートへ
進み続けて、ＦＥＴ２３Ｂをオフにする。

このＦＥＴ２３Ｂのドレインに零電位、すなわち接地に
接続されており、そのソースは回路２５０の出力端子２
４６に接続されている。また、このＦＥＴ　２３８のソ
ースにはＦＥＴ　２４２のゲートおよびソースが接続さ
れている。このＦＥＴ２４２のドレインは正電位ｖＤＤ
に接続されている。ＦＥＴ２３８　がビットライン２２
のローレベルの信号によってオフさせられるので、出力
２４６はハイレベルの信号を表わす。

ビットライン２４は、ＦＥＴ２４０のゲートに接続され
たライン２３６までダイオード１３４および１５０を通
って進むハイレベルの信号を有している。

ＦＥＴ２４０のソースは接地に接続され、そのドレイン
は回路２５０の出力端子２４８に接続されている。

また、このＦＥＴ２４ＧのドレインにはＦＥＴ　２４４
のゲートおよびソースが接続されている。また、ＦＥＴ
２４４のドレインは正電位ＶＯａに接続されている。

ライン２３６に沿って進むビットライン２４上のハイレ
ベル信号はＦＥＴ２４０をオンすることによって、出力
２４８をローレベルにする。

回路２５０からの出力２４６におけるハイレベルの信号
は、インバータおよびバッファ回路２５２に入ってアノ
ードからカソードへ直列の３個のレベルシフトダイオー
ド２５４を通ってプル・ダウンＦ’ＥＴ２５８のドレイ
ンまで進む。このＦＥＴのゲートおよびソースは負電位
−Ｖｓｓに接続されている。このＦＥＴ２５Ｂのドレイ
ン上のハイレベルの信号はカソードからアノードへダイ
オード２６４を通りそしてＦＥＴ２６６および２６８の
各ゲー）１で進み続ける。

ＦＥＴ　２６６および２６８の各ソースは零電位、す々
わち接地に接続されている。このＦＥＴ　２６６のドレ
インはＦＥＴ２７０および２７２の各ゲートとＦＥＴ２
７０のソースに接続されている。ＦＥＴ２７０および２
７２の各ドレインは正電位ＶｆｌＤに接続されている。

ＦＥＴ２６８のドレインはＦＥＴ２７２のソースとイン
バータおよびバッファ回路２５２の出力端子２７８とに
接続されている。電圧レベルシフトダイオードおよびダ
イオード２６４を通ってＦＥＴ２６６および２６Ｂの各
ゲートまで進み続ける回路２５２の入力１４６における
・・イレベル信号は後者のＦＥＴ２６８をオンするので
、端子２７８にはローレベルの出力信号が得られる。

回路２５２内へ進行する端子２４８におけるローレベル
の信号はアノードからカソードへ３個の電圧レベルシフ
トダイオード２５６を通りそしてついでＦＥＴ２６０の
ドレインおよびダイオード２６２のカソードまで進んで
行く。このＦＥＴ２６０のゲートおよびソースは負電位
−Ｖｌｌｌｌに接続されている。ダイオード２６２のア
ノードはＦＥＴ２８２および２８４の各ゲートに接続さ
れている。また、これらＦＥＴ２８２および２８４の各
ソースは零電位、すなわち接地に接続されている。ＦＥ
Ｔ２８２のドレインはＦＦ、Ｔ２７４および２７６の各
ゲートとＦＥＴ　２７４のソースの双方に接続されてい
る。これらＦＥＴ２７４および２７６の各ドレインは正
電位ｖＤＤに接続されている。

ＦＥＴ２８４のドレインはＦＥＴ２７６のソースおよび
回路２５２の出力端子２８０の双方に接続されている。

ダイオード２５６および２６２を通ってＦＥＴ２５Ｂお
よび２８４の各ゲートまで進む端子２４８におけるロー
レベルの信号「Ｌ」はこれらＦＥＴ　２８２，２８４を
オフにするなめ、端子２８０　Ｋはノ・イレベルの信号
が得られる。

イネーブル回路２９８からのライン２８６および２８７
が、ＰＥＴ　２６６、２６８　、２８２　、２８４の各
ゲートへのデータ信号が阻止されないよう釦なっている
場合には、データは端子２１８および２８０上に読み出
される。端子２９６にハイレベルのイネーブル信号が存
在し々い場合には、ゲートおよびソースが負電位に接続
されまたドレインがダイオード２９２０カソードに接続
されたプル・ダウンＦＥＴ２９０はダイオード２９２の
カソードをローレベルの電圧で保持する。ＦＥＴ２８８
のソースからの電流は順バイアスされたダイオードを通
ってＦＥＴ２９０　ｔで流れる。

ＦＥＴ２８８のドレインは零電位、すなわち接地に接続
され、そのゲートおよびソースはライン２８６および２
８７に接続されている。また、これらのライン２８６．
２８７ばＦＥＴ２６６および２８２の各ゲートに接続さ
れている。ＦＥＴ２５Ｂおよび２９０を通って電流が流
れるとライン２８６および２８１上にローレベルの電位
が発生して、ＦＥＴ　２６６　、２６８　、２８２およ
び２８４（ＩＭ）ケ−）にローレベルの信号を与えるこ
とによって、出力端子２７８，２８０へのデータを阻止
して出力端子２７８，２８０上にハイレベルの信号が得
られる。

データが端子２１８，２８０上に存在するようンこメモ
リをイネーブルするために、ハイレベルの信号がイネー
ブル回路２９８の端子２９６に人力される。このハイレ
ベルの信号は直列に接続されている３個の電圧レベルシ
フトダイオード２９４を通ってアノードからカンードヘ
進んで行く。第３の電圧レベルシフトダイオード２９４
のカソードにおけるノ・イレベルの信号は、ＦＥＴ２９
０のドレインおよびダイオード２９２のカソードまで進
み続ける。電流は負の電位−Ｖ３ｇまでＦＥＴ２５Ｂを
通って流れ続ける。

ＦＥＴ２９０のドレイ／における電位は、ダイオード２
９２が電流を導通させずこれによってライン２８６゜２
８７の電位をローレベルに保持するように、このダイオ
ード２９２を逆バイアスするのに充分々ハイレベルであ
る。これらのライン２８６，２８７上の信号はハイレベ
ルであれローレベルであれ、自由に変化し得る。

第４図の他のＲＯＭ構成３００は、第３図における上述
し７’ＣＲＯＭ構成１２の相当する部分においでり用さ
れるロジックの反面であるロジックを利用する数個の回
路部分を有している。第３図の構成１２と類似した第４
図の構成は、第１図および第２図と共に上述したダイオ
ードロジックを独自に実施する。

例示的な目的のために、ローレベルのアドレス信号がワ
ードラインアドレスドライバ３０６の入力３０２に入力
される。このワードラインアドレスドライバ３０６は第
２図のワードラインアドレスドライバ４４と類似した機
能を有する。ワードラインアドレスドライバ３０６の出
力は入力３０２のローレベルに相当するローレベル出力
とノ・イレベルすなわち入力の反転である相補出力であ
る。このワードラインアドレスドライバ３０６からのロ
ーレベル信号はアドレスライン３２６まで進み、またこ
のアドレスドライバ３０６の反転出力はアドレスライン
３２８まで進む。ライン３２８はワードライントライバ
３１０内においてはどれとも接続されていない。

しかしながら、アドレスドライバ３２６まで進行するロ
ーレベルの信号は、ワードライントライバデコードライ
ン３３２をオンして通常ハイレベルの状態からローレベ
ルの状態まで引張ることによって、通常ローレベルのワ
ードライン３３６　ｔハイレベル状態にするＦＥＴ　３
３４をオフさせるデコードダイオード３３０に影響を及
ばず。ワードライン３３６左半分のＲＯＭ　３１２およ
び右半分のＲＯＭ３１４　内へ延在している。ワードラ
イン３３６のハイレベル状態はメモリセルダイオード３
４６を順バイアスしてビットライン３３８ｔ−ローレベ
ル状態カラハイレベル状態ヘビットライン３３８をもち
上げる。またこのワードライン３３６は順バイアスされ
たメモリセルダイオード３４８を通ってローレベル状態
からハイレベル状態ヘビットライン３４２をもち上げる
。ワードライン３３６によって交差させられているがメ
モリセルダイオードと相互に接続されていない他のビッ
トラインはローレベル状態に維持される。

左半分のＲＯＭ３１２６るいは右半分のＲＯＭ３１４の
いずれかのビットラインからのデータは、１度に１回の
半分のＲＯＭに応じて選択される。この選択はビットラ
インセレクタドライバ３１６によって駆動されるビット
ライにセレクタ３１８を用いて行われる。セレクタドラ
イバ３１６はアドレスドライバ３０８によって順次駆動
される。たとえば、アドレスドライバ３０８の入力３０
４ヘハイレベルの信号を入力させることは可能である。

このアドレスドライバ３０８は８３図のドライバと機能
において類似して動作する。ドライバ３０８のハイレベ
ルの非反転出力は、デコードダイオード３５２によって
ビットラインセレクタデコードライン３５４に接続され
ているアドレ、スライン３４８マで進み続ける。デコー
ドダイオード３５２は、ビットラインセレクタデコード
ライン３５４が通常ハイレベル状態であるため、順バイ
アスされない。従って、ＦＥＴ３５６はオンであシビッ
トラインセレクタドライバラインはローレベルである。

ビットラインセレクタダイオ−）’３４６カハイレベル
のビットライン３３８に接続されているので逆バイアス
されており、このため、ローレベルのライン３５８によ
ってビットラインセレクタダイオード３４６はオンしな
い。ライン３５Ｂはビットラインに接続されたダイオー
ドを有している。ライン３５８がローレベルである限り
、左側半分のＲＯＭ３１２からビットラインマルチプレ
クサおよびセンスアンプ３２０へ連続的に通過可能であ
る。

しかしながら、アドレスドライバ３０８の入力１０４へ
のアドレス信号がローレベルである場合、ライン３４８
上の対応する出力はローレベルとなり、ダイオード３５
２がプリングライン３５４をローレベルとしてＦＥＴ３
５６をオフとし、電流源３６０のプル・アップ効果によ
りライン３５８を通常のノ・イレペル状態にする。ライ
ン３５８がノ・イレベル状態であるため、ビットライン
３３８もしくは３４０のいずれかがローレベルであれば
、ダイオード３４６および３６２はオンとなる。従って
、この状態においては、左半分のＲＯＭ３１２のすべて
のビットラインがノ１イレペルでありこの左半分のＲＯ
Ｍからデータは通過してこない。第３図のＲＯＭ構成１
２に類似して、左半分のＲＯＭ３１２および右半分のＲ
ＯＭ３１４は、アドレスドライバ３０８の入力３０４の
アドレス信号が何であれ、一方のＲＯＭはそのデータが
ビットラインから読み出し可能であるような状態になる
とともに他方の半分のＲＯＭはデータがビットラインか
ら読み出し可能ではないような状態になるように結Ｉｖ
ｉ！１れている。左半分のＲＯＭ３１２についてのビッ
トラインの組と右半分のＲＯＭ３１４からのビットライ
ンの組とがビットラインマルチプレクサおよびセンスア
ンプ３２０に供給される。これらのビットラインはＡＮ
Ｄ構成において接続され、　読み出されつつある半分の
ＲＯＭのビットラインの出力は反転され、ビットライン
マルチプレクサおよびセンスアンプ３２０の出力３６４
上に存在する。

力お、ワードラインアドレスドライバ３０６の入力３０
２におけるアドレス入力の点からビットライン−マルチ
プレクサおよびセンスアンプ３２０の出力点３６４マで
にゲート２個分の遅延だけが存在することに注目するこ
とができる。第１のゲート遅延はワードライントライバ
３１０内のＦＥＴ３３４であり、第２のゲート遅延はビ
ットラインマルチプレクサおよびセンスアンプ３２０の
ＦＥＴ３６Ｂ内ＶＣある。しかしながら、ワードライン
トライバ３１０がアドレスライン３２８上の信号に依存
することになる場合には、アドレスドライバ３０６内の
反転ＦＥＴ３６８に附加的なゲート遅延が存在する。

端子３６４におけるメモリデータ出力は反転バッファ３
２４に接続することが可能である。附加的なゲート遅延
によって上記反転バッファ３２４を通って信号が通過す
る。この反転バッファ３２４には、イネーブル回路３２
２が接続されている。イネーブル信号はデータの読出し
用反転バッファ３２４におけるＲＯＭ構成をイネーブル
にするための入力３７０に供給される。上記イネーブル
回路は第３図のイネーブル回路２９８と類似した機能を
有する。同様に、反転バッファ３２４は第３図の反転バ
ッファ２５２と似たように機能する。

【図面の簡単な説明】

第１図はＯＲ／Ａ　Ｎ　Ｄプレーン用の回路図および論
理図を示し、第２図はＡＮＤ１０Ｒプレーン用の回路図
および論理図を示し、第３図は本発明のＲＯＭ構成の概
略図であり、第４図は他のＲＯＭ構成の概略図でるり、
第５図はソース結合型ＦＥＴ論理回路を示している。２２．２４，３４．３６　・曇・・ビットライン、３２
１１フードライン、２６．３８−−、。データフィールド、４４，４５．、、、アドレスデコー
ダドライバ、６０−・・争ワードライントライバデコー
ダ、５８，７４，７８，９２・・・・アドレスライン、
３７２，３７４，３７６−−−−ＯＲ回路、３７８−φ
−ＡＮＤ回路、３８０−−−　。ＯＲ／Ａ　Ｎ　Ｄプレーン、３８２，３８４，３８６，
３８８　。３９０．３９２，３９４　　・・・・ダイオード、　３
９６゜３９８．４０２，４０４−−−−　ＦＥＴ、４１
２−−−−Ａ　Ｎ　Ｄｌｏ　Ｒプレーン、４１４，４１
６．４１８・１ΦＡＮＤ回路、４２０−−−”ＯＲ回路
、４２．ｓ　、　４２６　。４２Ｂ、４３４，４３６，４３８，４４０−−−−ダイ
オード、　４３０，４４２，４４４，４４６　−　−　
−　−　ＦＥＴ０特許出願人　　ハネウェル・インコー
ボレーテッド復代理人　山　川　政　樹（はが２名）特
許庁長官殿　　　　　　　　　　　６３．７．１２１．
事件の表示昭和６３年特　　許願第ｒ’ｒ＋’ｔｏｏ号２、将ｂ＠
の名称電−）請理回路３、補正をする者事件との関係　　　　特　　　　許出願人乙、補正の対
象明細書の浄書（内容（こ要具なり

Claims

【特許請求の範囲】

（１）複数のトランジスタと、複数のダイオードと、複
数の導電手段とを備えた電子回路であつて、この導電手
段は、電子回路が最初の論理信号から１ゲート分の遅延
内に機能プログラマブル論理アレイ出力論理信号あるい
は最初の入力アドレス信号から３ゲート分の遅延内に機
能ＲＯＭ出力データ信号を提供することができるように
、前記トランジスタおよび前記ダイオードを接続するよ
うにしたことを特徴とする電子論理回路。
（２）複数のダイオードと、複数のトランジスタ群と、
前記ダイオードおよび前記トランジスタをＯＲおよび／
もしくはＡＮＤ接続するための複数の導電手段と、最初
の与えられた論理信号から多くても３ゲート分の遅延を
有する或る出力論理信号が得られるよう相互接続がなさ
れたインターフェース回路とを備えたことを特徴とする
電子論理回路。
（３）請求項２に記載の電子論理回路において、その構
成が最初に与えられた入力論理信号から１ゲート分の遅
延内で或る出力論理信号を提供する機能プログラマブル
論理アレイである電子論理回路。
（４）請求項３に記載の電子論理回路において、前記機
能プログラマブル論理アレイは、第１の複数のダイオー
ドと、第２の複数のダイオードと、前記第１の複数のダ
イオードを接続して複数のＯＲ論理回路とする第１の複
数の導電手段と、前記第２の複数のダイオードを接続し
て複数のＡＮＤ論理回路とする第２の複数の導電手段と
、前記複数のＯＲ論理回路と前記複数のＡＮＤ論理とを
選択的に相互接続してある与えられた論理信号に対して
所望の論理信号が得られる組合せとする第３の複数の導
電手段とを備えている電子論理回路。