NL8300790A - Spanningniveau omvormende schakeling. - Google Patents

Description

Ν.Ο. 31689 1

Spanningniveau omvormende schakeling.

De uitvinding heeft betrekking op een halfgeleiderinrichting en heeft meer in het bijzonder betrekking op een halfgeleidergeheugenin-richting. Nog specifieker heeft de uitvinding betrekking op een spanningniveau omvormende schakeling voor het omvormen van het spanningni-5 veau van een ingangssignaal naar een gewenst niveau, welke schakeling bijzonder geschikt is voor gebruik in halfgeleidergeheugeninrichtingen.

Meer toegespitst heeft de uitvinding betrekking op een niveau omvormende halfgeleiderschakeling opgebouwd met complementaire MOS-inrichting.

In wisbare programmeerbare uitleesgeheugens (EPROM) wordt, vanwege 10 het begrensde aantal aansluitingspennen selectief een van drie spanningen Vjl» Vj2 en Vpp van verschillend niveau aangeboden aan een van de aansluitpennen, welke normaal wordt aangeduid als de OE/Vpp pen. Tijdens de programmeerings- en programmablok-keringsmodus wordt de spanning Vpp toegevoerd, terwijl gedurende de 15 lees-, wacht-, controle- en uitgangblokkeringsmodus een van de spanningen Vtt, en Vttt selectief wordt toegevoerd. In dergelijke EPROM's wordt over het algemeen voorzien in een spanningniveau omvormende schakeling teneinde Vpp met een minimale spanningsval aan de uitgang te kunnen afgeven, wanneer de spanning Vpp wordt aangebo-20 den, en het uitgangsspanningsniveau om te vormen naar 0 volt wanneer de spanning Vjl of Vjjj wordt aangeboden teneinde de vermogensdis-sipatie zo klein mogelijk te houden. Omdat de dichtheid van geheugenin-richtingen echter als gevolg van recente ontwikkelingen in de halfge-leidertechnologie toeneemt is het wenselijk om het niveau van de vermo-25 gensdissipatie nog verder te verminderen.

In overeenstemming met de uitvinding wordt nu een spanningniveau j omvormende schakeling verschaft die een extreem lage vermogensdissipa-tie heeft en een eenvoudige struktuur. Twee of meer in niveau verschillende ingangssignalen kunnen worden aangeboden aan de voorgestelde 30 spanningniveau omvormende schakeling, wanneer het mogelijk is om deze ingangssignalen weer af te geven aan de uitgang onder handhaving van de oorspronkelijke spanningniveau’s of op spanningniveau's, die nagenoeg gelijk zijn aan de oorspronkelijke spanningniveau's, wanneer de spanningniveau' s van de ingangssignalen gelijk zijn aan of hoger zijn dan 35 een vooraf bepaald spanningniveau, terwijl aan de uitgang een lage spanning wordt afgegeven, bijvoorbeeld een 0 volt uitgangssignaal, wanneer de spanningniveau's van de ingangssignalen lager zijn dan het bepaalde spanningniveau. De onderhavige spanningniveau omvormende scha- 8300790 % t 2 keling wordt gekenmerkt door een dusdanige struktuur dat de vermogens-dissipatie wordt geminimaliseerd door de stroom, die door het circuit loopt, te minimaliseren, in het bijzonder de stroom in rust- of wacht-toestand.

5 In overeenstemming met een kenmerk van de uitvinding omvat de voorgestelde spanningniveau omvormende schakeling een ingangsaanslui-ting waaraan de ingangssignalen met verschillende spanningniveau's kunnen worden aangeboden, spanningniveaudetectiemiddelen gekoppeld met de ingangsaansluiting voor detectie van de spanningniveau's van de genoem-10 de ingangssignalen en voor het leveren van een uitgangssignaal met een hoger spanningniveau wanneer het ingangssignaal gedetecteerd is als gelijk aan of hoger dan een vooraf bepaald spanningniveau of een uitgangssignaal met een laag niveau wanneer het ingangssignaal is gedetecteerd als lager dan het vooraf bepaalde spanningniveau, inverterende 15 middelen met een ingang en een uitgang, welke ingang van de inverterende middelen gekoppeld is met de spanningniveau detecterende middelen voor het inverteren van de polariteit van het uitgangssignaal dat geleverd is door de spanningniveau detecterende middelen, en een CMOS-in-richting voorzien van een paar P-kanaal en N-kanaal MOSFET's, welke in 20 serie zijn aangesloten tussen de genoemde ingangsaansluiting en een re-ferentiespanning, waarbij de gate-aansluitingen van de genoemde P-ka-naal en N-kanaal MOSFET's aangesloten zijn op de uitgang van de genoemde inverterende middelen en het knooppunt tussen de genoemde P-kanaal en N-kanaal MOSFET's gekoppeld is met een uitgangsaansluiting van de 25 genoemde schakeling. Bij voorkeur wordt de referentiespanning ingesteld op het aardniveau.

De uitvinding heeft derhalve als belangrijkste doelstelling een verbeterde halfgeleiderinrichting te verschaffen.

Een verdere doelstelling van de uitvinding is het verschaffen van 30 een halfgeleidergeheugeninrichting met een extreem lage vermogensdissi-patie.

Een verdere doelstelling van de onderhavige uitvinding is het verschaffen van een met hoge snelheid en laag vermogen werkende spanningniveau omvormende schakeling.

35 Nog een andere doelstelling van de uitvinding is het verschaffen van een spanningniveau omvormende schakeling waarin de optredende stroom door de schakeling wordt begrensd waardoor het mogelijk wordt de vermogensdissipatie te minimaliseren.

Een andere doelstelling van de onderhavige uitvinding is het ver-40 schaffen van een spanningniveau omvormende schakeling die in het bij- 8300790 3 £ί?Ί:' 4 ^ zonder geschikt is voor gebruik in een geheugeninrichting met hoge dichtheid*

Andere doelstellingen, voordelen en nieuwe kenmerken van de onderhavige uitvinding zullen duidelijk worden uit de navolgende gedetail-5 leerde beschrijving van de uitvinding, waarin wordt verwezen naar de bijgaande tekeningen.

Figuur 1 toont een schema van een spanningniveau omvormende schakeling die geconstrueerd is in overeenstemming met een eerste uitvoeringsvorm van de uitvinding.

10 De figuren 2 tot en met 6 tonen schema’s van verschillende voor beelden van de spanningniveaudetectieschakeling die deel uitmaakt van de spanningniveau omvormende schakeling van figuur 1.

Figuur 7 toont een schema, gedeeltelijk in blokvorm, waarin de totale struktuur van de periferieschakeling van een halfgeleidergeheugen- 15 inrichting, zoals een ROM, FROM en EPROM wordt getoond.

Figuur 8 toont een schema waarin schematisch de gate-schakeling en de uitstuurschakelingen die deel uitmaken van de in figuur 7 getoonde schakeling worden geïllustreerd.

Figuur 9 toont een schema waarin gedeeltelijk de gedetailleerde 20 struktuur van de schakeling uit figuur 7 wordt getoond toegepast in een bijzondere uitvoeringsvorm zoals in een PROM of EPROM.

De figuren 10 tot en met 15 tonen schema’s van diverse voorbeelden van de stuurschakeling die deel uitmaakt van de periferieschakeling van figuur 7.

25 Figuur 16 toont een schema met een andere struktuur van de tweede decodeerschakelingstrap uit figuur 9.

Figuur 17 toont een schema met een bekende NIET-EN-schakeling met twee ingangen en twee uitgangen, geconstrueerd door combinatie van twee NIET-EN-schakelingen.

30 Figuur 18 toont een schema van een bekende NIET-QF-schakeling met twee ingangen en twee uitgangen geconstrueerd door combinatie van twee NIET-OF -schakelingen.

Figuur 19 toont een schema van een nieuwe NIET-EN-schakeling met twee ingangen en twee uitgangen.

35 Figuur 20 toont een schema van een nieuwe NIET-EN-schakeling met vier ingangen en twee uitgangen.

Figuur 21 toont een schema van een bekende NIET-EN-schakeling met vier ingangen en twee uitgangen geconstrueerd als combinatie van twee NIET-EN-schakelingen.

40 Figuur 22 toont een nieuwe NIET-OF -schakeling met twee ingangen en 8300790 _ Λ Λ 4 twee uitgangen.

Figuur 23 toont een schema van een nieuwe waarneemschakeling met een extreem lage vermogensdissipatie die in het bijzonder geschikt is voor gebruik in een halfgeleidergeheugeninrichting zoals een ROM, PROM 5 en EPROM.

Zoals blijkt uit figuur 1 omvat de voorgestelde spanningniveau omvormende schakeling een spanningniveaudetectieschakeling 1 die voorzien is van een complementaire metaal-oxide-halfgeleiderstruktuur (CMOS-struktuur) bestaande uit een P-kanaal MOSFET 2 en een N-kanaal MOSFET 10 3, die in serie zijn aangesloten. De verhouding van de kanaalbreedte tot de kanaallengte voor deze MOSFET's wordt zodanig bepaald dat de aan-weerstand van MOSFET 3 aanzienlijk groter is dan de aan-weerstand van MOSFET 2. De spanningniveaudetectieschakeling 1 omvat eveneens een N-kanaal MOSFET 5 van het verarmingstype, die aangesloten is tussen de 15 MOSFET 2 en een ingangsaansluiting 4 van de voorgestelde spanningniveau omvormende schakeling. Deze MOSFET's 2, 3 en 5 zijn met hun gate-aan-sluitingen in serie aangesloten op een gemeenschappelijke voedingsspan-ningaansluiting Vqq van bijvoorbeeld 5 volt. De spanningniveau omvormende schakeling omvat ook een CMOS-inrichting 6 voorzien van een 20 paar P-kanaal MOSFET 7 en N-kanaal MOSFET 8 transistoren die via hun drain-aansluitingen in serie zijn geschakeld. De source-aansluiting van de P-kanaal MOSFET 7 is verbonden met de ingangsaansluiting 4, terwijl de source-aansluiting van de N-kanaal MOSFET 8 verbonden is met een re-ferentiespanning, in het geïllustreerde voorbeeld de aardspanning GND. 25 De spanningniveau omvormende schakeling omvat verder een invertor 9 waarvan de ingang verbonden is met het knooppunt b tussen de MOSFET's 2 en 3 en waarvan de uitgang verbonden is met de gate-aansluitingen van de MOSFET's 7 en 8 op de getoonde wijze. Het knooppunt c tussen de MOSFET's 7 en 8 definieert een uitgangsaansluiting van de getoonde 30 spanningniveau omvormende schakeling.

De werking van de in figuur 1 geïllustreerde schakeling zal worden beschreven, aannemend dat ingangssignalen van drie verschillende spanningniveau's, dat wil zeggen (0,8 volt of lager), (2,0 - 5,5 volt) en Vpp (25 +1 volt) worden aangeboden aan de in-35 gangsaansluiting 4, dit bij wijze van voorbeeld. Wanneer de spanning vpp, die hoger is dan de spanning Vqc , wordt aangeboden aan ingangsaansluiting 4, dan wordt de N-kanaal MOSFET 5 van het verarmingstype in niet geleidende toestand gebracht, zodat een spanning gelijk aan (voedingsspanning Vqq ) - (de effectieve drempelspanning van 40 MOSFET 5) verschijnt op het knooppunt a, ofwel het verbindingspunt tus- 8300790 « * 5 sen de MOS?ET’s 5 en 2. Er wordt opgemerkt dat de "effectieve drempel-spanning” een spanning is die gecorrigeerd is voor toename van de drem-pelspanning als gevolg van het source-lichaamseffect. Als de gebruikte MOSFET 5 een drempel heeft van ongeveer -3 volt, dan zal de spanning op 5 het knooppunt a ongeveer gelijk zijn aan 7 volt en derhalve zullen beide MOSFET's 2 en 3 worden ingeschakeld waardoor de spanning op het knooppunt b tussen de MOSFET's 2 en 3 op een hoog niveau komt (H) hetgeen wordt bepaald door de verhouding van de aan-weerstanden van de MOSFET's 2 en 3. Het H-niveau wordt omgevormd in een signaal van laag 10 niveau (L) door de invertor 9 en dit L-signaal wordt aangeboden aan de gate-aansluitingen van de MOSFET's 7 en 8 van de CMOS-schakeling 6. Dit zorgt ervoor dat de MOSFET 7 in geleiding komt en de MOSFET 8 wordt afgeschakeld, zodat het ingangssignaal Vpp verschijnt op het knooppunt c, geleverd vanaf de ingangsaansluiting 4 via de MOSFET 7, waar-15 door nagenoeg het oorspronkelijke spanningniveau wordt gehandhaafd.

Wanneer anderzijds de spanning of Vtw wordt aangeboden aan de ingangsaansluiting 4, dan wordt de MOSFET 5 aangeschakeld en verschijnt de spanning op het knooppunt a, waardoor de MOSFET 2 wordt afgeschakeld en de MOSFET 3 wordt aangeschakeld zodat de spanning op 20 het knooppunt b op een laag niveau komt omdat het knooppunt b via de MOSFET 3 dan verbonden is met aarde. Er wordt derhalve een H-niveau toegevoerd aan de gate-aansluitingen van de CMOS 6 via de invertor 9 en derhalve wordt de MOSFET 8 aangeschakeld en de MOSFET 7 wordt uitgeschakeld waardoor de spanning op het knooppunt c op het L-niveau komt 25 omdat het knooppunt c dan via de MOSFET 8 met aarde is verbonden. Er wordt opgemerkt dat een ingangssignaal met een hoog spanningniveau, dat gelijk is aan of hoger is dan een vooraf bepaald spanningniveau, en dat kan worden aangeboden aan de onderhavige schakeling, niet wordt beperkt tot het ingangssignaal Vpp en dat een willekeurig ander signaal van 30 hoog spanningniveau kan worden aangeboden.

Figuur 2 toont een modificatie van de spanningniveaudetectiescha-keling 1, en zoals blijkt uit deze figuur is deze schakeling geconstrueerd door verwijdering van de MOSFET 5 uit de in figuur 1 getoonde schakeling 1. Wanneer een ingangssignaal met hoge spanning zoals 35 Vpp wordt aangeboden aan de ingangsaansluiting 4, dan worden beide MOSFET's 2 en 3 aangeschakeld zodat de spanning op het knooppunt b op het H-niveau komt hetgeen wordt bepaald door de verhouding van de aan-weerstanden van de MOSFET's 2 en 3. Wanneer anderzijds het spanningsniveau van een ingangssignaal, dat aan de ingangsaansluiting 4 wordt aan-40 geboden, lager is dan de spanning van (voedingsspanning) - (drempel- 8300790 j _i * * 6 spanning van MOSFET 2), dan wordt de MOSFET 2 uitgeschakeld en de MOSFET 3 wordt aangeschakeld, zodat de spanning op het knooppunt b op het L-niveau komt. Een spanningniveau omvormende schakeling waarvan de niveaudetectieschakeling 1 wordt vervangen door de niveaudetectiescha-5 keling uit figuur 2 functioneert dus op dezelfde wijze is de schakeling uit figuur 1. Dat wil zeggen, wanneer Vpp wordt aangeboden als ingangssignaal, dan wordt Vpp geleverd als uitgangssignaal, terwijl wanneer VIL of Vjg worden toegevoerd als ingangssignaal dan 4 verschijnt een signaal van vooraf bepaald laag niveau aan de uitgang.

10 Er wordt echter opgemerkt, dat de spanningniveaudetectieschakeling van figuur 2 meer gevoelig is voor vastgrendelen (latch-up) omdat hoge spanningen worden aangeboden aan de N-materiaalkom waarin de MOSFET 2 is gevormd en aan de drain van de MOSFET 3. Om deze reden verdient het de voorkeur, wanneer de struktuur van figuur 2 wordt gebruikt, een re-15 latief brede tussenruimte aan te houden tussen de MOSFET's 2 en 3 en/of afschermende gebieden aan te bréngen binnen en buiten de N-materiaalkom, en er rekening mee te houden dat geen andere MOSFET's worden gerangschikt in de nabijheid van MOSFET 2. Er wordt verder opgemerkt dat deze maatregelen tegen vastgrendelen bij voorkeur ook worden genomen 20 voor CMOS 6 in de schakeling van figuur 6.

Figuur 3 toont een andere modificatie van de spanningniveaudetec-tieschakeling 1 uit figuur 1. Zoals getoond is, is in deze uitvoeringsvorm de N-kanaal MOSFET 5 van het verarmingstype uit figuur 1 vervangen door een aantal N-kanaal MOSFET's 10, 11,...12 van het verrijkingstype, 25 die in serie zijn geschakeld. De spanningsval van de gecombineerde drempelspanningen over de in serie geschakelde MOSFET's 10, 11,...,12 wordt gebruikt om het niveau van de spanning, aangeboden aan de MOSFET's 2 en 3 te verminderen. Door het aantal MOSFET's 10, 11,...,12 op geschikte wijze te kiezen kan het niveau van de spanning, die aange-30 boden wordt aan de MOSFET's 2 en 3 op een gewenst geschikt niveau worden ingesteld.

Figuur 4 toont een verdere modificatie van de spanningniveaudetec-tieschakeling die geconstrueerd is door een P-kanaal MOSFET 12 aan te brengen waarvan de gate- en source-aansluitingen zijn gekoppeld met de 35 gate-aansluiting van de MOSFET 2 teneinde de gate-spanning van de MOSFET 2 te verminderen met één enkele drempelspanningsval ten opzichte van de schakeling 1 uit figuur 1. Het aanbrengen van de MOSFET 12 veroorzaakt in feite een vermindering van de weerstand van de MOSFET 2, waardoor de stroom door deze inrichting toeneemt zodat ook de schakel-40 snelheid van de MOSFET 2 toeneemt. Figuur 5 toont een verdere modifies- 8300790 "ΗϋΡ'Λ 7 tie van de spanningniveaudetectieschakeling die geconstruieerd is door de MOSFET 5 van de schakeling 1 uit figuur 1 te vervangen door een paar N-kanaal MOSFET*s 13 en 14 van het verarmingstype. Zoals geïllustreerd is is de MOSFET 13 aangesloten tussen de ingangsaansluiting 4 en knoop-3 punt a, en MOSFET 14 is aangesloten tussen ingangsaansluiting 4 en de gate-aansluiting van MOSFET 13, waarbij de gate-aansluiting van MOSFET 14 gekoppeld is met de ingangsaansluiting 4. Door de MOSFET's 13 en 14 aan te brengen op de getoonde wijze kan de spanning op het knooppunt a worden ingesteld op een niveau dat enigszins hoger is dan dat in de.

10 schakeling van figuur 1. Met een zodanige struktuur wordt de impedantie van de MOSFET 2 effectief verlaagd, zodat de schakelsnelheid van de MOSFET 2 kan worden vergroot.

Figuur 6 toont nog een andere modificatie van de spanningniveaude-tectieschakeling, die een soortgelijke struktuur heeft als de schake-15 ling uit figuur 5. Dat wil zeggen de spanningniveaudetectieschakeling van figuur 6 omvat eveneens een paar N-kanaal MOSFET's 13 en 14 van het verarmingstype. Op soortgelijke wijze als de uitvoeringsvorm van figuur 5 is de MOSFET 13 aangesloten tussen de ingangsaansluiting 4 en knooppunt a, en de MOSFET 14 is aangesloten tussen de ingangsaansluiting 4 20 en de gate-aansluiting van MOSFET 13. In de uitvoeringsvorm van figuur j 6 is de gate-aansluiting van de MOSFET 14 niet verbonden met de in- j gangsaansluiting 4, maar in plaats daarvan aangesloten voor ontvangst ! van de voedingsspanning Vqq . Deze struktuur maakt het mogelijk om het spanningsniveau op het knooppunt a op een gewenst niveau in te 25 stellen.

Zoals in het bovenstaande is beschreven omvat de voorgestelde spanningniveau omvormende schakeling een spanningniveaudetectieschake-ling en een uitgangstrap, die beiden voorzien zijn van een CMOS-inrich-ting. De uitgangstrap is bijvoorbeeld voorzien van een GMOS-inrichting 30 6 waartoe behoren de P-kanaal MOSFET 7 en de N-kanaal MOSFET 8, waarvan er een uitgeschakeld wordt gehouden waardoor wordt voorkomen dat er een stroom door de gehele schakeling gaat lopen. Wanneer in de spanningni-veaudetectieschakeling 1 het spanningsniveau van een ingangssignaal gelijk is aan of hoger is dan een vooraf bepaald spanningsniveau, dan zal 35 echter een lichte doorlaatstroom gaan lopen; in het geval echter dat het spanningsniveau van een ingangssignaal ligt onder het vooraf bepaalde niveau dan zal er geen doorgaande stroom lopen omdat dan de MOSFET 2 is uitgeschakeld. Als gevolg daarvan heeft de voorgestelde spanningniveau omvormende schakeling een extreem kleine vermogensdissi-40 patie vanwege de afwezigheid van een wacht- of ruststroom en een zeer 8300790 8 snel gedrag.

Figuur 7 toont schematisch de algehele struktuur van een halfge-leidergeheugeninrichting zoals een ROM, PROM of EPROM, die in hoofdzaak bestaat uit een array 26 van geheugencellen en een periferieschakeling 5 om toegang te krijgen tot een gewenste geheugencel in de array 26 van geheugencellen, welke periferieschakeling omvat decodeerschakelingen 22 en 24 en een uitstuurschakeling 27, waarbij de bovenbeschreven span-ningniveau omvormende schakeling op bijzonder geschikte wijze kan worden toegepast. Zoals getoond is omvat de periferieschakeling een eerste 10 decodeerschakeling 22 voor het selectief activeren van een eerste signaallijnen 21-0 tot en met 21-63 in responsie op eerste adressignalen Aq tot en met A5 en een eerste stuursignaal B, en omvat verder een tweede decodeerschakeling 24 voor het selectief activeren van tweede signaallijnen 23-0 tot en met 23-3, die zich loodrecht uitstrekken op 15 de eerste signaallijnen, in responsie op tweede adressignalen Ag en A7 en een tweede stuursignaal CE. Verder is de periferieschakeling voorzien van gate-schakelingen 25-1 tot en met 25-256 (waarvan alleen de gateschakelingen 25-1 tot en met 25-8 zijn getoond) elk aangebracht op de knooppunten tussen de eerste en tweede signaallijnen. De perife-20 'rieschakeling omvat verder een uitstuurschakeling 27 met in principe de CMOS-struktuur voor het uitsturen van de woordlijnen van de array 26 van geheugencellen onder besturing van de signalen die worden geleverd door de array 25 van gate-schakelingen. De struktuur is in een kenmerkend geval zodanig gekozen dat de array 26 van een gate-schakelingen 25 signalen levert waarvan de spanningniveau's gelijk zijn aan of in hoofdzaak gelijk zijn aan de voedingsspanning van de CMOS-inrichtingen van de uitstuurschakeling 27 teneinde het optreden van een stroom door CMOS-inrichtingen te voorkomen. In de schakeling van figuur 7 omvat elk van de gate-schakelingen 25 een ingestelde N-kanaal MOSFET 28 van het 30 verarmingstype waarvan de drain- en source-aansluitingen gekoppeld zijn met corresponderende uitgangsaansluitingen van de eerste decodeerschakeling 22 respectievelijk een corresponderende ingangsaansluiting van de uitstuurschakeling 27, terwijl de gate-aansluiting ervan gekoppeld is met een corresponderende tweede signaallijn 23-0 tot en met 23-3, 35 alsmede een P-kanaal MOSFET 29 van het verrijkingstype waarvan de drain-aansluiting gekoppeld is met de corresponderende ingangsaansluiting van de uitstuurschakeling 27, waarvan de source-aansluiting verbonden is met de voedingsspanning (bijvoorbeeld 5 volt) en waarvan de gate-aansluiting verbonden is met de corresponderende tweede signaal-40 lijn 23-0 tot en met 23-3. In deze aanvrage wordt met de term "inge- 83 00 79 0 9 stelde N-kanaal MOSFET van het verarmingstype" aangeduid een N-kanaal MOSFET van het verarmingstype die zodanig is ingesteld dat ze als ogenschijnlijke of effectieve drempelspanning de nulspanning bezit, hetgeen wordt bereikt door het instellen van de drempelspanning aan de negatie-5 ve zijde in overeenstemming met de toegenomen waarde van de drempelspanning als gevolg van het lichaamseffect.

In de in figuur 7 getoonde uitvoeringsvorm omvat de eerste deco-deerschakeling 22 een eerste decodeerschakelingstrap 30 die een eerste 6 bit adressignaal ontvangt alsmede een eerste stuursignaal B als in-10 gangssignalen en een tweede decodeerschakelingstrap 31 die een ingangssignaal ontvangt van de eerste decodeerschakelingstrap 30 en zijn uitgangssignaal toevoert selectief aan een van de 64 uitgangsaansluitingen Qq tot en met Q53. De uitgangsaansluitingen Qq tot en met Qg3 zijn elk gekoppeld met een corresponderende eerste signaallijn 15 21-0 tot en met 21-63, die elk een vier uitgangslijnen bedienen (fanout van 4), waardoor er 256 eerste signaallijnen worden gevormd. De tweede decodeerschakeling 24 ontvangt een 2 bit tweede adressignaal en een tweede stuursignaal GE en voert een geselecteerd signaal als uitgangssignaal toe aan een geselecteerde tweede signaallijn 23-0 tot en met 20 23-3, die verlopen vanaf zijn vier uitgangsaansluitingen.

Figuur 8 toont een schema van een van de gate-schakelingen 25 en een van de CMOS-inrichtingen behorend tot de uitstuurschakeling 27 in figuur 7. Zoals getoond is in figuur 8 wordt, als het uitgangssignaal X van de tweede decodeerschakelingstrap 31 gelijk aan H is (bijvoorbeeld 25 gelijk aan het Vcc-niveau is) en het uitgangssignaal Y van de tweede decodeerschakeling 24 eveneens H is, de MOSFET 28 aangeschakeld en de MOSFET 29 uitgeschakeld, zodat het ingangssignaal Z naar de in-gangsaansluiting van de uitstuurschakeling 27 in hoofdzaak op hetzelfde niveau ligt als het signaal X. Dat wil zeggen het signaal Z is H en is 30 derhalve in hoofdzaak op het Vqq-niveau zonder spannningsval als gevolg van het source-lichaams-effect omdat de MOSFET 28 op de in het bovenstaande beschreven wijze is ingesteld. Wanneer anderzijds het signaal X op het H-niveau ligt en het signaal Y is gelijk aan L (GND of het nulspanningen!veau), dan wordt de MOSFET 28 uitgeschakeld en de 35 MOSFET 29 wordt aangeschakeld zodat het signaal Z op het ^CC“niveau komt. Als verder het signaal X op het L-niveau ligt en het signaal Y is H, dan wordt de MOSFET 28 aangeschakeld en de MOSFET 29 wordt uitgeschakeld, zodat het signaal Z op het L-niveau ofwel GND-niveau komt.

Wanneer verder de signalen X en Y belden L zijn, dan worden beide 40 M0SFET*s aangeschakeld; omdat echter de MOSFET 28 zich in de hoge weer- 8300790 ' 10 standstoestand bevindt als gevolg van zijn lage gatespanning krijgt het signaal Z een niveau dat zeer dicht ligt bij Vqq , hetgeen wordt bepaald door de verhouding van de aan-weerstanden van de MOSFET's 28 en 29. De logische relatie tussen de signalen X, Y en Z wordt als volgt in 5 een tabel samengevat:

X· Y Z

Η H VCC

H L VCC

10 L H GND

L L -*VCC

De uitstuurschakeling 27 omvat een CMOS-invertor voorzien van een P-kanaal MOSFET 32 en een N-kanaal MOSFET 33, waarvan de ingang aange-15 sloten is voor ontvangst van het uitgangssignaal Z van de array 25 van gate-schakelingen en waarvan de uitgang verbonden is met de woordlijn W]_ van de array 26 van de geheugencellen. In het geval van een ROM kan de uitstuurschakeling 27 worden gevormd uitsluitend door CMOS in-vertoren, maar in het geval van PROM of EPROM, moet over het algemeen 20 voor programmeerdoeleinden een-schakeling voor het leveren van hoge voedingsspanningen worden toegevoegd.

Uit de bovenstaande tabel blijkt dat wanneer het signaal X gelijk is aan L en het signaal Y gelijk is aan H, het signaal Z van de array 25 van gate-schakelingen zich op het GND-niveau bevindt, zodat de 25 MOSFET 32 wordt aangeschakeld en de MOSFET 33 uitgeschakeld is, waardoor de spanning Vqq wordt aangeboden aan de woordlijn W]_. Wanneer anderzijds de signalen X en Y zich bevinden in andere toestanden dan de bovenbeschreven combinaties, dan ligt het signaal Z op het Vcc-niveau of een niveau dat zeer dicht ligt bij het Vqq-ni-30 veau, zodat de MOSFET 32 wordt uitgeschakeld en de MOSFET 33 wordt aangeschakeld waardoor de woordlijn op het GND-niveau komt. Omdat in dit geval de MOSFET 32 in hoofdzaak niet geleidend wordt gehouden, loopt er geen stroom door de CMOS invertor. Als de struktuur van de array 25 van gate-schakelingen zodanig is dat het spanningsniveau van het 35 signaal Z beduidend daalt ten opzichte van het VCC -niveau wanneer beide signalen X en Y gelijk zijn aan H, dan zal er een doorlopende stroom optreden in de CMOS-struktuur van de uitstuurschakeling 27.

Er wordt op gewezen dat de ingestelde N-kanaal MOSFET 28 van het verarmingstype van de array 25 van gateschakelingen kan worden vervan-40 gen door een zogenaamde nultransistor. In deze beschrijving wordt onder 8300790 * 11 "nultransistor" verstaan een MOSFET waarvan de drempelspanning zich bevindt in de buurt van 0 volt. Het is waar dat de nultransistor een spanningsval zal hebben als gevolg van het source-lichaamseffect, hetgeen verschilt van de ingestelde N-kanaal MOSFET van het verarmingsty-5 pe, maar de nultransistor kan toch worden gebruikt om het gestelde doel te bereiken.

In de schakeling van figuur 7 wordt een kiestoestand geïndiceerd door de toestand dat het ingangssignaal Z naar de uitstuurschakeling 27 zich op het GND-niveau bevindt. Als verondersteld wordt dat de eerste 10 signaallijn 21-0 het L-niveau voert en dat de andere eerste signaallijnen 21-1 tot en met 21-63 het H-niveau voeren en de tweede signaallijn 23-0 het H-niveau voert terwijl de andere tweede signaallijnen 23-1 tot en met 23-3 zich op het L-niveau bevinden, dan is de gate 25-1 gekozen en zal er een lekstroom lopen vanaf Vqq naar de tweede decodeer-15 schakelingstrap 31 door de MOSFET's 28 en 29 voor de drie gate-schake-lingen 25-2 tot en met 25-4. Er zal geen lekstroom lopen voor de resterende gate-schakelingen 25-5 tot en met 25-256 omdat de zijde van de tweede decodeerschakelingstrap 32 het hoge niveau biedt. Als resultaat daarvan zal er alleen een lekstroom lopen door drie signaallijnen van 20 de 256 lijnen, zodat de totale lekstroom onbeduidend klein kan worden gemaakt als de gate-breedte van de MOSFET 28 op geschikte wijze wordt versmald.

Figuur 9 toont een voorkeursuitvoeringsvorm van een gedetailleerde struktuur van de periferieschakeling, welke wordt toegepast voor het 25 geval dat een hoog spanningsniveau, bijvoorbeeld 20 volt of meer, wordt aangeboden aan een woordlijn voor programmeringsdoeleinden en een normale voedingsspanning, bijvoorbeeld 5 volt, wordt aangeboden voor lees-doeleinden bijvoorbeeld bij een PROM of EPROM. Ter vergelijking verwijzend naar de schakeling van figuur 7 omvat de eerste decodeerschake-30 lingstrap 30 in de eerste decodeerschakeling 22 als voorbeeld voor het kiezen van één uit 64 uitgangsaansluitingen Qq tot en met Qg3 in responsie op een eerste 6 bit adressignaal vijf NIET-EN-schakelingen 40 en vijf invertorschakelingen 41, elk gekoppeld met een corresponderende NIET-EN-schakeling 40. De tweede decodeerschakelingstrap 31 in de eer-35 ste decodeerschakeling 22 is gevormd door een configuratie van 32 tweede decodeerschakelingstrappen 31-1 met twee uitgangsaansluitingen. De tweede decodeerschakelingstrappen 31-1 omvatten vijf P-kanaal MOSFET's 42 tot en met 46 en vijf N-kanaal MOSFET's 47 tot en met 51. Met 25-1 is één van de 256 gate-schakelingen aangegeven die in het bovenstaande 40 al in detail zijn besproken.

8300790

*· V

12

De tweede decodeerschakeling 24, die het tweede adressignaal ontvangt, omvat vier NIET-EN-schakelingen 52 en vier invertorschakelingen 53. Het referentiecijfer 27-1 wijst op één van de 256 uitstuurschake-lingen 27, aangebracht in de vorm van een array en zodanig gestruktu-5 reerd dat een woordlijn wordt uitgestuurd tijdens het lezen door een CMOS-struktuur omvattende een P-kanaal MOSFET 54 en een N-kanaal MOSFET 55 die in serie zijn aangesloten tussen de voedingsspanning Vqq (5 volt) en de aardspanning GND, en tijdens het programmeren een woordlijn uitsturen via een N-kanaal MOSFET 58 van het verarmingstype die gekop-10 peld is met een aansluiting met hoge voedingsspanning (20 volt of meer) dienst doende als weerstand en de N-kanaal MOSFET 55 die gekoppeld is met GND. Een N-kanaal MOSFET 56 van het verarmingstype is aangebracht, als koppelelement tussen de MOSFET's 54 en 55 zodat een totale CMOS-struktuur ontstaat en een N-kanaal MOSFET 57 is aangebracht als koppel-15 element tussen de Vpp aansluiting en de MOSFET 58, welke transisto- ren schakelen tussen de lees- en programmeringsmodus in responsie op de signalen G en V die worden geleverd door de eerder beschreven spanning-niveau omvormende schakeling die getoond is in figuur 1. Er wordt op gewezen dat de MOSFET 58 op een willekeurige positie aan een woordlijn 20 kan worden aangesloten.

Teneinde in het geïllustreerde voorbeeld de uitstuurschakeling 27-1 in de uitsturende toestand te brengen via de gate-schakeling 25-1 moet het eerste adressignaal Ao tot en met A5 worden ingesteld als "111111" en het eerste stuursignaal B moet op "1" worden gesteld, ter-25 wijl het tweede adressignaal van Ag en A7 en het tweede stuursignaal respectievelijk moeten worden ingesteld als "11" en "1". Het resultaat daarvan is dat de uitgangssignalen 1 tot en met 4 van de eerste decodeerschakelingstrap 30 gelijk zijn aan H en het uitgangssignaal 5 zich op het L-niveau bevindt, zodat in de tweede decodeerschakelings-30 trap 31-1 de P-kanaal MOSFET 43 en de N-kanaal MOSFET's 47, 49, 50 en 51 geleidend zijn en de P-kanaal MOSFET's 42, 44, 45 en 46 en de N-ka-naal MOSFET 48 niet geleidend zijn. De eerste signaallijn 21-0 komt dus op het L-niveau en de overblijvende eerste signaallijnen worden op het H-niveau gehouden. In de tweede decodeerschakeling 24 is het uitgangs-35 signaal 6 gelijk aan H en de uitgangssignalen 7 tot en met 9 zijn L, zodat alleen het signaal Z van de gate-schakeling 25-1 gelijk wordt aan L waardoor de uitstuurschakeling 27-1 in de uitsturende toestand wordt gebracht terwijl alle andere uitstuurschakelingen in de rusttoestand worden gehouden.

40 In de uitstuurschakeling 27-1 is gedurende het programmeren de 8300790 13 MOSFET 57 aangeschakeld en de MOSFET 56 uitgeschakeld omdat het signaal V een hoog spanningsniveau heeft (Vpp) en het signaal G een laag niveau heeft, welke signalen worden geleverd door de spanningniveau om-vormende schakeling uit figuur 1· Onder de voorwaarde dat het ingangs-5 signaal Z naar de uitstuurschakeling 27-1 gelijk is aan L wordt de MOSFET 55 afgeschakeld en wordt verder ook de MOSFET 56 afgeschakeld waarbij de source—, drain— en gate—aansluiting ervan respectievelijk komen op de niveau's Vpp, H en L. Derhalve wordt een hoge spanning aangeboden aan de woordlijn W]_ en de geheugencel die zich bevindt op 10 de kruising met een geselecteerde (niet getoonde) bitlijn wordt geprogrammeerd. Wanneer anderzijds het ingangssignaal Z gelijk is aan H, dan wordt de MOSFET 55 aangeschakeld zodat de spanning van de woordlijn W^ laag zal zijn en zich dicht genoeg bij het GND-niveau zal bevinden als gevolg van de spanningsdeling tussen de MOSFET's 58 en 55 zodat er 15 geen programmering plaats vindt.

Tijdens het lezen zijn de signalen V en G, die geleverd worden door de spanningniveau omvormende schakeling uit figuur 1 gelijk aan L respectievelijk H, zodat in tegenstelling tot de bovenbeschreven pro-grameermodus de MOSFET 57 is uitgeschakeld en de MOPSFET 56 is aange-20 schakeld waardoor in feite een CMOS-invertor wordt gerealiseerd gevormd door de MOSFET's 54 en 55. Onder de voorwaarde dat het ingangssignaal Z gelijk is aan L wordt de MOSFET 54 aangeschakeld en de MOSFET 55 uitgeschakeld, zodat de spanning Vqq wordt aangeboden aan de woordlijn en de inhoud van een geheugencel die zich bevindt op de kruising 25 met een geselecteerde bitlijn wordt uitgelezen. Als anderzijds het ingangssignaal Z gelijk is aan H dan wordt de MOSFET 54 afgeschakeld en de MOSFET 55 wordt aangeschakeld, zodat de spanning van de woordlijn het GND-niveau bereikt waardoor er geen uitlezing plaats vindt.

Als in het geïllustreerde voorbeeld het ingangssignaal Z naar de uit-30 stuurschakeling 27-1 gelijk is aan H, dan is dit H-niveau gelijk aan j

Vqc of nagenoeg gelijk aan Vqq met een zeer kleine spanningsval en derhalve zal er geen stroom lopen door in de CMOS-inrichting opgebouwd uit de MOSFET's 54 en 55. Omdat bovendien de tweede decodeerscha-kelingstrap 31 van deze uitvoeringsvorm gestruktureerd is op de in fi-35 guur 9 getoonde wijze zal het duidelijk zijn dat dit een eenvoudiger struktuur is in vergelijking met de functioneel equivalente schakeling die wordt gevormd door een combinatie van twee op zichzelf bekende NIET-EN-schakelingen zoals getoond is in figuur 16. Bij realisatie in de vorm van een geïntegreerde schakeling zal dus het gebied dat door de 40 decodeereenheid in beslag wordt genomen worden gereduceerd waardoor een 8300790 ___i 14 geheugeninrichting met hoge dichtheid kan worden geproduceerd.

Diverse modificaties van de uitstuurschakeling 27-1 die met voordeel kunnen worden toegepast in de in figuur 9 geïllustreerde uitvoeringsvorm zijn getoond in de figuren 10 tot en met 15. In de uitvoe-5 ringsvorm van figuur 10 is een weerstand 70 aangebracht in plaats van de MO SF ET 58, welke is aangebracht in de uitstuurschakeling 27-1 van figuur 9. Tijdens het programmeren wordt de Vpp-spanning aangeboden aan de aansluiting C via een niet getoonde schakeling en gedurende het lezen blijft de aansluiting C zweven. Een dergelijke aansluiting C kan 10 eenvoudig worden gevormd door een diode of een transistor zoals aangegeven is met B in de figuren 11 en 12. Er wordt opgemerkt dat de struk— tuur van de MOSFET 55 zodanig is dat de aan-weerstand voldoende kleiner is dan de weerstandswaarde van de weerstand 70. In deze uitstuurschakeling wordt gedurende het programmeren de gate-aansluiting van de M0SFET 15 56 gelijk aan L via de invertor 71. Als het ingangssignaal Z gelijk wordt aan L om de uitsturende toestand te bereiken dan wordt de MOSFET 55 afgeschakeld en de MDSFET 54 aangeschakeld zodat de MOSFET 56 niet geleidend wordt gehouden waardoor een spanning van hoog niveau wordt aangeboden aan de woordlijn W]_. In de niet uitsturende toestand waar-20 in het ingangssignaal Z op het H-niveau blijft, is de MOSFET 54 afgeschakeld en is de MOSFET 55 aangeschakeld en derhalve bevindt de woordlijn zich op het hoog GND-niveau. Tijdens het lezen wordt de gate-aansluiting van de MOSFET 56 gelijk aan H, met als gevolg dat de MOSFET wordt aangeschakeld en er in feite een CMOS-invertor wordt gevormd be-25 staande uit de MOSFET's 54 en 55, waarbij de woordlijn W]_ wordt gestuurd door het ingangssignaal Z evenals in het geval van figuur 9.

Figuur 11 toont een andere uitvoeringsvorm die een diode 72 omvat aangesloten tussen de aansluiting C en de weerstand 70. Door het aanbrengen van deze diode 72 vervalt de noodzaak om de aansluiting C zwe-30 vend te houden gedurende het lezen. Een omgekeerde stroom vanaf de woordlijn W]_ naar de aansluiting C kan eenvoudig worden voorkomen door de aan de aansluiting C aangeboden spanning te verlagen. De verdere functie van deze schakeling is dezelfde als die van de schakeling uit figuur 10. Figuur 12 toont een verdere uitvoeringsvorm waarin ge-35 bruik wordt gemaakt van de aan-weerstand van de N-kanaal MOSFET 58 van het verarmingstype in plaats van de weerstand 70, waarbij de diode 72 is vervangen door een als diode geschakelde N-kanaal MOSFET 73. Deze schakeling is functioneel gelijk aan die van figuur 11. Er wordt op gewezen dat de MOSFET 73 kan worden vervangen door een nultransistor 40 waarvan de drempelspanning zich in de buurt van 0 volt bevindt, in welk 8300790 15 geval de spaimlngsval als gevolg van het lichaamseffect kan worden verminderd.

Figuur 13 toont nog een andere uitvoeringsvorm van de uitstuur— schakeling 27-1, en deze uitvoeringsvorm heeft in principe dezelfde 5 struktuur als de schakeling uit figuur 12. In de schakeling van figuur 13 is de spanningniveau omvormende schakeling 79 aangebracht, waarvan de struktuur gelijk kan zijn aan de eerder aan de hand van figuur 1 beschreven struktuur. De spanningniveau omvormende schakeling 79 is verbonden met de aansluiting C en bestemd om het signaal V te leveren aan 10 de gate-aansluiting van de MOSFET 73’ en het signaal G te leveren aan de gate-aansluiting van de MOSFET 56. Zoals reeds eerder werd beschreven is de struktuur van de spanningniveau omvormende schakeling 79 zodanig dat het signaal G naar de MOSFET 56 op het lage niveau wordt ingesteld en dat de aan de aansluiting C aangeboden spanning wordt gele-15 verd als de spanning aangeboden aan de aansluiting C gelijk is aan of hoger is dan Vqq terwijl het signaal G naar de MOSFET 56 op het hoge niveau wordt ingesteld en het signaal V naar de MOSFET 73* op het lage niveau wordt ingesteld als de aan de aansluiting C aangeboden spanning lager is dan Vqq · Met andere woorden, wanneer in de scha-20 keling van figuur 13 de aan de aansluiting C aangeboden spanning voldoende hoog is, dan is het signaal V hoog waardoor de MOSFET 73' wordt aangeschakeld en is het signaal G laag waardoor een CMOS-invertor wordt gerealiseerd gevormd door de MOSFET's 55 en 58. Wanneer anderzijds de aan de aansluiting C aangeboden spanning lager wordt dan Vqq , dan 25 wordt het signaal G gelijk aan H waardoor de MOSFET 56 wordt aangeschakeld en het signaal V wordt L waardoor de MOSFET 73' wordt uitgeschakeld, zodat een andere CMOS invertor ontstaat gevormd door de MOSFET's 54 en 55.

Figuur 14 toont nog een andere uitvoeringsvorm van de uitstuur-30 schakeling 27-1 die geconstrueerd is door de MOSFET 57 uit figuur 9 te vervangen door de P-kanaal MOSFET 74. Een gate-signaal V aangeboden aan de gate-aansluiting van de P-kanaal MOSFET 74 is in tegengestelde fase met het gate-signaal V uit figuur 9, hetgeen kan worden verkregen door een eenvoudige invertering van het uitgangssignaal van 35 de spanningniveau omvormende schakeling uit figuur 1. Tijdens het programmeren wordt een spanning op het Vpp niveau aangeboden aan de aansluiting C. Omdat het geïnverteerde signaal V op het GND-ni-veau komt wordt de MOSFET 74 geleidend. Omdat bovendien een N-kanaal MOSFET 75 wordt aangeschakeld wordt het gate-signaal, dat aan de gate-40 aansluiting van MOSFET 56 wordt aangeboden via twee in serie geschakel- 8300790 16 de invertoren 76 en 77 laag, en derhalve vindt de programmeerbewerking plaats op soortgelijke wijze als beschreven is aan de hand van figuur 9. Tijdens het lezen wordt de aan de aansluiting C aangeboden spanning op het GND-niveau ingesteld. Omdat het geïnverteerde signaal V 5 op het Vpp-niveau of H-niveau komt is de MOSFET 74 uitgeschakeld waardoor het optreden van een omgekeerde stroom vanaf de woordlijn naar de aansluiting C wordt voorkomen. Omdat bovendien de MOSFET 75 is uitgeschakeld wordt het gate-signaal dat aangeboden wordt aan de MOSFET 56 via de invertoren 76 en 77 hoog en derhalve vindt een leesbewerking 10 plaats op soortgelijke wijze als beschreven is met verwijzing naar figuur 9.

Figuur 15 toont weer een andere uitvoeringsvorm van de uitstuur-schakeling 27-1 die geconstrueerd is door de N-kanaal MOSFET 56 van het verarmingstype te vervangen door een nultransistor 78 en de weerstand 15 70 te vervangen door de aan-weerstand van een N-kanaal MOSFET 58 van het verarmingstype. Deze schakeling is functioneel equivalent aan de schakeling van figuur 10. De schakeling van figuur 15 kan zodanig worden gemodificeerd dat er altijd een spanning op het Vq^-niveau wordt aangeboden aan de gate-aansluiting van de nultransistor 78 door 20 het verwijderen van de schakeling waartoe de invertor 71 en de weerstand tussen de gate-aansluiting van de nultransistor 78 en de aansluiting C behoort. Wanneer de aansluiting C het Vpp niveau voert dan is de nultransistor 78 afgeschakeld zodat de werking soortgelijk is aan die van de schakeling uit figuur 10. Bovendien kan de nultransistor 78 25 uit figuur 15 worden vervangen indien gewenst door een N-kanaal MOSFET van het verrijkingstype. In dit geval echter zal een relatief grote spanningsval optreden in de spanning die tijdens het lezen wordt aangeboden aan een woordlijn.

Figuur 16 toont een andere struktuur voor de tweede decodeerscha-30 kelingstrap 31-1 uit figuur 9. Zoals in de figuur is getoond omvat de struktuur van figuur 16 twee NIET-EN-poorten 80 en 81 elk met vier ingangen en de daardoor uitgevoerde functie is exact gelijk aan die van de schakeling van figuur 9. In de schakeling van figuur 16 echter zijn voor elk van de NIET-EN-schakelingen 80 en 81 vier P-kanaal MOSFET’s en 35 vier N-kanaal MOSFET's nodig, zodat in het totaal acht P-kanaal MOSFET's en acht N-kanaal MOSFET's nodig zijn. In vergelijking met de tweede decoderschakelingstrap 31-1 uit figuur 9, die opgebouwd is uit vijf P-kanaal MOSFET's en vijf N-kanaal MOSFET's is de struktuur van figuur 9 in het voordeel wanneer ze wordt geconstrueerd als een geïnte-40 greerde schakeling. De reden waarom het aantal transistoren is geredu- 8300790 17 ceerd in de schakeling van figuur 9 is, dat de MOSFET’s 44-1 en 44-2 van figuur 16 zijn gecombineerd tot één enkele MOSFET 44 in figuur 9, en een soortgelijke vereenvoudiging is toegepast met betrekking tot de andere MOSFET’s zoals 45-1, 45-2, 46-1, 46-2, 49-1, 49-2, 50-1, 50-2, 5 51-1 en 51-2.

Figuur 17 toont een NIET-EN-schakeling met twee uitgangen gevormd uitgaande van conventionele CMOS NIET-EN-schakelingen. Dat wil zeggen dat de schakeling van figuur 17 een eerste NIET-EN-schakeling 95 omvat opgebouwd uit een paar parallel geschakelde P-kanaal MOSFET’s 91 en 92 10 en een paar in serie geschakelde N-kanaal MOSFET’s 93 en 94, en verder een tweede NIET-EN-schakeling 100 op soortgelijke wijze opgebouwd uit een paar parallel geschakelde P-kanaal MOSFET’s 96 en 97 en een paar in serie geschakelde N-kanaal MOSFET’s 98 en 99. Als de ingangssignalen A en B worden aangeboden aan de eerste NIET-EN-schakeling 95 en het sig-15 naai B alsmede het geïnverteerde signaal A worden aangeboden aan de tweede NIET-EN-schakeling 100, dan levert de eerste NIET-EN-schakeling 95 aan zijn uitgang het signaal A*B en de tweede NIET-EN-schakeling 100 levert het signaal A*B aan zijn uitgang. Anderzijds toont figuur 18 een NIET-0F-schakeling met twee uitgangen, gevormd uit-20 gaande van twee conventionele NIET-QF-schakelingen van het CMOS-type.

Zoals bijvoorbeeld getoond is in figuur 18 kan een dergelijke NIET-GF -schakeling met twee uitgangen voorzien zijn van een eerste NIET-GF-schakeling 115 opgebouwd uit een paar P-kanaal MOSFET’s 111 en 112 en een paar N-kanaal MOSFET’s 113 en 114 en een tweede NIET-QF-schakeling 25 120 opgebouwd uit een paar P-kanaal MOSFET’s 116 en 117 en een paar N-kanaal MOSFET’s 118 en 119. Wanneer een gemeenschappelijk signaal B wordt aangeboden aan een ingang van elk van de NIET-0F-schakelingen 115 en 120 en wanneer de signalen A en A worden aangeboden aan de respectievelijke andere ingangen van de NIET-QF-schakelingen 115 en 120 * 30 dan levert de eerste NIET-QF-schakeling 115 aan zijn uitgang het sig naal A+B en de tweede NIET-QF-schakeling 120 levert aan zijn uitgang het signaal A+B. De schakelingen uit de figuren 17 en 18 zijn echter geconstrueerd door eenvoudig toevoegen van een verdere logische schakeling met een enkele uitgang teneinde een lógische schakeling met 35 een meervoudige uitgang te verkrijgen en het in dat geval toegepaste aantal MOSFET’s is naar verhouding groot, zodat een dergelijke configuratie wat betreft het in beslag genomen gebied in het nadeel is wanneer ze wordt geconstrueerd in de vorm van een geïntegreerde schakeling, terwijl tevens in verband met de vermogensdissipatie nadelen zijn te 40 signaleren.

8300790 i 18

Figuur 19 toont een nieuwe NIET-EN-schakeling met twee ingangen en twee uitgangen, die functioneel equivalent is aan de schakeling van figuur 17. In de schakeling van figuur 19 zijn een P-kanaal MOSFET 121 en een N-kanaal MQSFEI 122 elk met elkaar gekoppeld teneinde een CMOS-, 5 struktuur te realiseren terwijl een andere CMOS-struktuur is gereali seerd door de gekoppelde P-kanaal MOSFET 123 en N-kanaal MOSFET 124. De source-aansluiting van de· beide P-kanaal MOSFET's 121 en 123 is gekoppeld met de aansluiting Vqq (bijvoorbeeld 5 volt) als hoogspan-ningsbron en de source-aansluitingen van de N-kanaal MOSFET's 122 en 10 124 zijn met elkaar verbonden. Een N-kanaal MOSFET 125 is aangebracht met zijn drain- en source-aansluiting respectievelijk gekoppeld met de gemeenschappelijke source-verbinding tussen de MOSFET's 122 en 124 en GMD. Verder is een ander P-kanaal MOSFET 126 met zijn source- en drain-aansluitingen verbonden met de gemeeschappelijke drain-aansluitingen 15 van elk van de twee CMOS-strukturen. De gate-aansluiting van de MOSFET 121 en de gate-aansluiting van de MOSFET 122 zijn met elkaar gekoppeld en aan deze gate-aansluitingen wordt het eerste ingangssignaal A toegevoerd; anderzijds zijn ook de gate-aansluitingen van de MOSFET 123 en de MOSFET 124 met elkaar gekoppeld en beiden ontvangen het geïnverteer-20 de signaal A. Verder is de gate-aansluiting van de MOSFET 126 verbonden met de gate-aansluiting van de MOSFET 125 en aan beiden wordt het tweede signaal B aangeboden. Het drain-knooppunt Οχ tussen de MOSFET's 121 en 122 definieert de eerste uitgangsaansluiting en het andere drain-knooppunt O2 tussen de MOSFET's 123 en 124 definieert de 25 tweede uitgangsaansluiting.

Als het ingangssignaal A zich op het Vqq-niveau bevindt en het andere ingangssignaal B bevindt zich op het GND-niveau, dan zijn, omdat het geïnverteerde ingangssignaal A gelijk is aan L, alle MOSFET's 122, 123 en 125 aangeschakeld en alle MOSFET's 121, 124 en 126 30 uitgeschakeld, zodat de eerste uitgangsaansluiting Οχ een uitgangssignaal van hoog niveau afgeeft omdat ze gekoppeld is met de Vqq-aansluiting via de MOSFET's 123 en 126 terwijl tegelijkertijd de tweede uitgangsaansluiting O2 ook een signaal van hoog niveau levert omdat ze met de Vqq aansluiting gekoppeld is via de MOSFET 123. Wanneer 35 anderzijds het ingangssignaal A gelijk is aan H en het ingangssignaal B eveneens gelijk is aan H, dan zijn de MOSFET's 122, 125 en 123 aangeschakeld terwijl de MOSFET's 121, 126 en 124 zijn afgeschakeld. Derhalve levert de eerste uitgangsaansluiting Οχ een signaal op het niveau L omdat ze gekoppeld is met GND via de MOSFET's 125 en 126, en de twee-40 de uitgangsaansluiting O2 levert een H-signaal omdat ze gekoppeld is 83 00 79 0 19 met Vqq via de MOSFET 123.

* In het geval dat het ingangssignaal A een L-signaal is én het in-* gangssignaal B is eveneens een L-signaal zijn de MOSFET' s 121, 126 en 124 aangeschakeld en zijn de MO SFET* s 122, 125 en 123 afgeschakeld. Als 5 gevolg daarvan voert de eerste uitgangsaansluiting Οχ een H-niveau omdat ze gekoppeld is met Vqq via de MOSFET 121 en de tweede uitgangsaansluiting O2 voert eveneens een H-niveau omdat ze gekoppeld is met Vqq via de MOSFET's 121 en 126. Indien tenslotte het ingangssignaal A gelijk is aan L en het ingangssignaal B is gelijk aan H dan 10 zijn de MOSFET’s 121, 124 en 125 aangeschakeld en de MOSFET’s 122, 123 en 126 zijn afgeschakeld. Derhalve voert de eerste uitgangsaansluiting een H-niveau omdat ze gekoppeld is met Vqq via de MOSFET 121 en de tweede uitgangsaansluiting O2 voert een L-niveau omdat ze gekoppeld is met GND via de MOSFET’s 125 en 124.

15 De bovenbeschreven werking van de logische schakeling uit figuur 19 wordt in de volgende tabel samengevat.

A A B Οχ O2

H L L Η H

20 H L H L H

L H L Η H

L Η Η H L

Het resultaat is dat voor de eerste en tweede uitgangsaansluitingen 25 Οχ en O2 van de schakeling uit figuur 19 de volgende relaties gelden Οχ = A * B 02 » A * B 30

Voor het uitvoeren van de identieke functie gebruikt de uit de stand der techniek bekende schakeling die geïllustreerd is in figuur 17 vier P-kanaal MOSFET’s en vier N-kanaal MOSFET’s, terwijl de in figuur 19 geïllustreerde nieuwe struktuur drie P-kanaal MOSFET’s en drie N-kanaal 35 MOSFET’s nodig heeft.

Figuur 20 illustreert een NIET-EN-schakeling met vier ingangen en twee uitgangen, geconstrueerd op basis van het bovenbeschreven principe. De schakeling van figuur 20 verschilt van de schakeling uit figuur 19 in struktuur in zoverre dat de schakeling uit figuur 20 voorzien is 40 van drie N-kanaal MOSFET’s 125-1, 125-2 en 125-3 die in serie zijn ge- 8300790 ; f * 20 schakeld tussen de gemeenschappelijke source-aansluiting van de MOSFET's 122 en 124 en GND, en verder drie P-kanaal MOSFET's 126-1, 126-2 en 126-3 die parallel geschakeld zijn tussen de gemeenschappelijke drain-aansluiting van de twee CMOS-strukturen. Drie ingangssignalen 5 Βχ, B2 en B3 worden aangeboden aan de gate-aansluitingen van de paarsgewijze uitgezóchte N-kanaal en P-kanaal MOSFET's 125-1 en 126-3; 125-2 en 126-2; en 125-3 en 126-1. In het geval dat bijvoorbeeld de ingangssignalen A, Βχ, B2 en B3 respectievelijk gelijk zijn aan L, H, L en H, dan zijn de MOSFET's 121, 126-2, 125-1 en 125-3 aangescha-10 keld en de andere MOSFET's zijn uitgeschakeld. In dat geval voert de eerste uitgangsaansluiting Οχ het niveau H, omdat ze via de MOSFET 121 gekoppeld is met Vqq; terwijl de tweede uitgangsaansluiting 02 het Η-niveau voert omdat ze gekoppeld is met Vqq via de MOSFET's 121 en 126-2. Op soortgelijke wijze kunnen de uitgangstoe-15 standen voor andere combinaties van ingangstoestanden worden vastgesteld en het resultaat is weer gegeven in de onderstaande tabel A Βχ B2 B3 Οχ 02

L L L L Η H

20 L L L Η Η H

L L H L Η H

L L Η Η Η H

L H L L Η H

L H L Η ïï H

25 L Η H L H ïï

L Η Η Η H L

H L L L Η H

H L L Η Η H

H L H L Η H

30 H L Η Η Η H

Η H L L Η H

Η H L Η Η H

Η Η H L Η H

Η Η Η H L H

35

Het resultaat daarvan is dat de volgende relaties gelden tussen de in-gangs- en uitgangstoestanden voor de schakeling van figuur 20.

Οχ - A * Βχ * B2 * B3 40 8300790 21 02 “ A * B1 * B2 * B3

Uit de bovenstaande relaties blijkt dat de schakeling van figuur 20 een NIET-EN-schakeling is met vier ingangen en twee uitgangen.

5 In het geval in een NIET-EN-schakeling met twee uitgangen het aan tal ingangen verder moet worden vergroot, moet een paar N-kanaal en P-kanaal MOSFET's worden toegevoegd voor elk van de bijkomende ingangssignalen, waarbij de N-kanaal HOSEET in serie wordt aangesloten tussen de gemeenschappelijke source-aansluiting van de MOSFET’s 122 en 124 en 10 GND terwijl de P-kanaal MOSPET parallel wordt geschakeld met de twee gemeenschappelijke drain-aansluitingen van het paar CMOS-strukturen. De schakeling van figuur 20 bestaat uit in het totaal tien MOSFET's, dat wil zeggen vijf P-kanaal MOSFET's 121, 123, 126-1, 126-2 en 126-3 en vijf N-kanaal MOSFET's 122, 124, 125-1, 125-2 en 125-3. Als in verge-15 lijking daarmee een schakeling met dezelfde functie als die van figuur 20 zou worden geconstrueerd in overeenstemming met de uit de stand der techniek bekende opbouw, dan zou het resultaat de struktuur van figuur 21 zijn, die is opgebouwd uit een eerste NIET-EN-schakeling 135 met vier ingangen omvattende vier P-kanaal MOSFET's 127 tot en met 130 en 20 vier N-kanaal MOSFET's 131 tot en met 134 alsmede een tweede NIET-EN-schakeling 144 met vier ingangen omvattende vier P-kanaal MOSFET's 136 tot en met 139 en vier N-kanaal MOSFET's 140 tot en met 143. In de schakeling van figuur 21 worden dus in het totaal 16 MOSFET's gebruikt.

25 Figuur 22 toont een nieuwe NIET-QF-schakeling met twee ingangen en twee uitgangen, waarvan de functie equivalent is aan die van de schakeling uit figuur 18. Zoals getoond is in figuur 22 wordt een CMOS-struk-tuur gevormd door een P-kanaal MOSFET 121 en een N-kanaal MOSFET 122 en een andere CMOS-struktuur wordt gevormd door een P-kanaal MOSFET 123 en 30 een N-kanaal MOSFET 124. De MOSFET's 121 en 123 zijn met hun source-aansluitingen aan elkaar gekoppeld en een P-kanaal MOSFET 145 is aangebracht tussen de gemeenschappelijke source-aansluiting en Vqq; anderzijds is een N-kanaal MOSFET 146 aangebracht tussen de gemeenschappelijke drain-aansluitingen van de twee CMOS-strukturen. De gate-aan-35 sluitingen van MOSFET 121 is gekoppeld met de gate-aansluiting van MOSFET 122 en aan deze gemeenschappelijke gate-aansluitingen wordt een eerste ingangssignaal A aangeboden, terwijl de gate-aansluiting van een MOSFET 123 verbonden is met de gate-aansluiting van MOSFET 124 en de geïnverteerde van het signaal A wordt als ingangssignaal aangeboden aan 40 deze laatstgenoemde aan elkaar gekoppelde gate-aansluitingen. Daarnaast 8300790 * t 22 is de gate-aansluiting van P-kanaal MO SF ET 145 verbonden met de gate-aansluiting van de MDSFET 146, en aan deze gekoppelde gate-aansluitin-gen van deze MOSFET's 145 en 146 wordt een tweede signaal B aangeboden. De gemeenschappelijke drain-aansluiting van elk van de CMOS-strukturen 5 definieert de eerste en tweede uitgangsaansluiting 0^ en θ£·

Als nu het ingangssignaal A gelijk is aan L en het ingangssignaal B is gelijk aan L, dan zijn de MOSFET's 121, 145 en 124 aangeschakeld en de MOSFET's 122, 146 en 123 zijn afgeschakeld, zodat de eerste uitgangsaansluiting 0^ een H niveau voert omdat ze gekoppeld is met 10 Vqq via de MOSFET’s 145 en 121. Anderzijds voert de uitgangsaansluiting 02 het niveau L omdat ze gekoppeld is met GND via de MOSFET 124. De verdere relaties tussen de ingangs- en uitgangstoestanden zijn samengevat in de onderstaande tabel 15 A B Οχ 02

L L H L

L H L L

H L L H

Η H L L

20

Uit deze relaties tussen de ingangs- en uitgangstoestanden blijkt dat voor de schakeling van figuur 22 de volgende uitdrukkingen gelden 0]_ = A + B 25

02 = A + B

Daaruit blijkt dat de functie van de schakeling van figuur 22 identiek is aan die van de schakeling van figuur 18. In tegenstelling met de 30 schakeling van figuur 18, waarin in het totaal acht MOSFET's werden gebruikt, bedraagt het totaal aantal MOSFET's in de nieuwe schakeling van figuur 22 slechts zes. Het is dus duidelijk, dat het vereiste aantal MOSFET's niet alleen in NIET-EN-schakelingen kan worden gereduceerd maar ook in NIET-GF-schakelingen, wanneer het bovenbeschreven nieuwe 35 principe wordt toegepast voor het construeren van deze logische circuits. Als het aantal ingangssignalen in een NIET-ÖF-schakeling met twee uitgangen moet toenemen, dan is het slechts nodig om een paar P-kanaal en N-kanaal MOSFET's toe te voegen vóór elk toe te voegen in-. gangssignaal, waarbij de toegevoegde P-kanaal MOSFET in serie wordt 40 aangesloten met de MOSFET 121 tussen de gemeenschappelijke source-aan- 83.0 0 7 9 0 23 sluiting van de MOSFET’s 121 en 123 en Vcc terwijl de toegevoegde N-kanaal MOSFET parallel geschakeld wordt met de MOSFET 146 tussen de gemeenschappelijke drain-aansluitingen van het paar CMOS—strükturen. De gate-aansluitingen van het toe te voegen paar MOSFET's worden met el-5 kaar gekoppeld voor ontvangst van het verdere toegevoegde ingangssignaal.

In vergelijking met een logische schakeling met twee uitgangen die geconstrueerd wordt door combinatie van twee op zichzelf bekende NIETEN- of NIET-QF-schakelingen kan het gereduceerde aantal MOSFET’s dat 10 nodig is voor het construeren van een equivalente logische schakeling met twee uitgangen op basis van de hier geïllustreerde nieuwe principes worden uitgedrukt door 2 x (n-1) waarbij n het aantal ingangssignalen is. Deze relatie geldt onafhankelijk van het feit of het gaat om een NIET-EN- of NIET-QF-schakeling.

15 Figuur 23 toont een nieuwe waameemschakeling voor gebruik in een halfgeleidergeheugeninrichting welke gekenmerkt wordt door een extreem lage vermogensdissipatie. Zoals getoond is in figuur 23 omvat de waar-neemschakeling een P-kanaal MOSFET 152 en een N-kanaal MOSFET 153 die ia serie zijn geschakeld teneinde een invertor te vormen waarbij de ga-20 te-aansluitingen ervan gekoppeld zijn met de corresponderende bitlijn B]_ van de bijbehorende array van halfgeleidergeheugencellen. De waar-neemschakeling omvat verder een P-kanaal MOSFET 151 die in serie geschakeld is met de CMOS-invertor van de MOSFET’s 152 en 153 en die in de wachttoestand uitgeschakeld wordt gehouden. De gate-aansluiting van 25 de MOSFET 151 ontvangt een signaal A op het H-niveau gedurende de

wachttoestand. Verder is in de waameemschakeling een P-kanaal MOSFET

156 en een N-kanaal MOSFET 157 aanwezigj- die zodanig met elkaar zijn gekoppeld dat ze een versterkende invertor vormen, waarbij de gate-aansluitingen verbonden zijn met een knooppunt Njj, welk knooppunt te- j

30 vens verbonden is met dse source- respectievelijk drain-aansluitingen van de in serie geschakelde MOSFET’s 152 en 153. Anderzijds definieert een knooppunt N^2» dat het knooppunt is tussen de source- en drain-aansluitingen van de MOSFET's 156 en 157, een uitgangsaansluiting van de waameemschakeling voor het leveren van een uitgangssignaal van de 35 waameemschakeling. Bovendien is de source-aans lui ting van de MOSFET

157 gekoppeld met de corresponderende bitlijn welke verloopt naar de bijbehorende (niet getoonde) array van geheugencellen.

De waameemschakeling uit figuur 23 omvat verder een N-kanaal MOSFET 155 die gebruikt wordt om de toegangstijd voor bedrijf met hoge 40 snelheid te reduceren. De MOSFET 155 is met zijn gate-aansluiting ge- , 8300790 i i

_ I

24 koppeld met het knooppunt Νχχ en de source-aans luiting is gekoppeld met de corresponderende bitlijn. Een N-kanaal MOSFET 154 is aangesloten tussen het knooppunt Νχχ en het substraat en de gate-aansluiting van MOSFET 154 is aangesloten voor ontvangst van het wachtsignaal A.

5 Verder is een schrijfstuurschakeling W aanwezig op de in de figuur getoonde wijze. Zoals reeds werd opgemerkt zijn de MOSFET's 151 tot en met 157 op geschikte wijze aangesloten teneinde CMOS-strukturen van P-kanaal en N-kanaal MOSFET's te vormen.

In de waarneemschakeling van figuur 23 is in de wachttoestand het 10 wchtsignaal A gelijk aan H, zodat de MOSFET 151 afgeschakeld is en de MOSFET 154 aangeschakeld is. Ongeacht de spanningstoestand van de bitlijn Βχ zal er dus geen doorlopende stroom vloeien door willekeurig een van de MOSFET’s 151, 152 en 153. Omdat bovendien het niveau van het knooppunt Νχχ gelijk is aan L is de MOSFET 157 afgeschakeld en zal 15 er geen stroom lopen door de MOSFET's 156, 157 en de (niet getoonde) geheugentransistoren. Anderzijds wordt gedurende toegang tot het geheugen het wachtsignaal A ingesteld op L en derhalve is de MOSFET 151 aangeschakeld en de MOSFET 154 afgeschakeld. Afhankelijk van het feit of de bitlijn Βχ gelijk is aan L of H zijn dan de MOSFET's 152 en 153 20 aan- of uitgeschakeld en wordt het spanningsniveau van het knooppunt Νχχ gelijk aan L of H. Dit signaal wordt dan versterkt door de CMOS-invertor opgebouwd uit de MOSFET's 156 en 157 en het waarneemuit-gangssignaal, waarmee de geheugentoestand van de aangesproken cel wordt geïndiceerd, gelijk aan H of L, wordt toegevoerd aan de uitgangsaan-25 sluiting OUT.

De MOSFET 155 wordt aan- of uitgeschakeld afhankelijk van het spanningsniveau op het knooppunt Νχχ waardoor fluctuaties van de spanning op de bitlijn worden beperkt en de toegangstijd wordt gereduceerd. Tijdens het programmeren wordt het wachtsignaal A gelijk aan H 30 en derhalve worden de MOSFET's 151, 155 en 157 afgeschakeld, waarbij de bitlijn B wordt ontkoppeld van de voedingsspanning VqC en alleen de schrijfstuurschakeling W gekoppeld blijft met de bitlijn Βχ. Zoals in het bovenstaande is beschreven zal er gedurende het programmeren, omdat MOSFET 157 is afgeschakeld, geen hoge spanning worden aangeboden aan de 35 drain-aansluiting van MOSFET 156. Als gevolg daarvan wordt de mogelijkheid van het optreden van vastgrendeleffecten op effectieve wijze geëlimineerd.

Alhoewel in het bovenstaande een volledige beschrijving is gegeven van voorkeursuitvoeringsvormen van de uitvinding zal het duidelijk zijn 40 dat diverse modificaties, gewijzigde konstruktie en equivalente struk- 8300790 25 turen kunnen worden toegepast zonder buiten het kader van de uitvinding te treden.

i 83 0 0 7 9 0 ! j

Claims (8)

1. Spanningniveau omvormende schakeling voor het omvormen van het spanningniveaa va» een ingangssignaal naar een gewenst signaal, gekenmerkt door 5 een ingangsaansluiting waaraan een ingangssignaal kan worden aan geboden; spanningniveaudetectiemiddelen gekoppeld met de genoemde ingangsaansluiting voor het detecteren van het spanningsniveau van de genoemde ingangsaansluiting en het leveren van een uitgangssignaal op hoog ni- 10 veau wanneer het genoemde ingangssignaal gedetecteerd is als zijnde gelijk aan of hoger dan een vooraf bepaald spanningsniveau, of een uitgangssignaal op laag niveau wanneer het genoemde ingangssignaal gedetecteerd is als zijnde lager dan het genoemde vooraf bepaalde spanningsniveau; 15 inverterende middelen met een ingang en een uitgang, welke ingang van de inverterende middelen gekoppeld is met de spanningniveaudetec-tiemiddlen voor het inverteren van het door deze spanningniveaudetectiemiddelen geleverde uitgangssignaal; en een CMOS-inrichting omvattende een paar eerste P-kanaal en eerste

20 N-kanaal MOSFET's die in serie zijn aangesloten tussen de genoemde ingangsaansluiting en een eerste referentiespanning, waarbij de gate-aan-sluiting van de eerste P-kanaal en eerste N-kanaal MOSFET's gekoppeld zijn met de genoemde uitgang van de inverterende middelen en het knooppunt tussen de genoemde eerste P-kanaal en eerste N-kanaal MOSFET's 25 verbonden is met een uitgangsaansluiting van de genoemde schakeling.

1 *. * / CONCLUSIE S.

2. Schakeling volgens conclusie 1, met het kenmerk, dat de span— ningniveaudetectiemiddelen een tweede P-kanaal MOSFET alsmede een tweede N-kanaal MOSFET omvatten, die in serie zijn aangesloten tussen de ingangsaansluiting en de referentiespanning en waarvan de gate-aanslui- 30 tingen gekoppeld zijn met een tweede referentiespanning, terwijl het knooppunt tussen de tweede P-kanaal en tweede N-kanaal MOSFET's verbonden is met de ingang van de genoemde inverterende middelen.

3. Schakeling volgens conclusie 2, met het kenmerk, dat de genoemde tweede referentiespanning gelijk is aan het genoemde vooraf bepaalde 35 spanningsniveau.

4. Schakeling volgens conclusie 2, met het kenmerk, dat de genoemde spanningniveaudetectiemiddelen verder omvatten een eerste N-kanaal MOSFET van het verarmingstype, aangesloten in serie tussen de genoemde ingangsaansluiting en de serieschakeling van de tweede P-kanaal en

40 N-kanaal MOSFET's, waarbij de gate-aansluiting van de eerste N-kanaal 8300790 ► > MOSFET van het verarmingstype gekoppeld is met de genoemde tweede refe-rentiespanning*

5 N-kanaal MOSFET's van het verrijkingstype, die in serie zijn aangesloten tussen de genoemde ingangsaansluiting en de in serie geschakelde tweede P-kanaal en N-kanaal MOSFET's.

5. Schakeling volgens conclusie 2, met het kenmerk, dat de span-ningniveaudetectiemiddelen verder omvatten een geschikt aantal derde

6. Schakeling volgens conclusie 4, met het kenmerk, dat de genoemde spanningniveaudetectiemiddelen verder omvatten een tweede N-kanaal

10 MOSFET van het verarmingstype waarvan de ene drain-source gekoppeld is met de genoemde ingangsaansluiting, terwijl de andere drain/source gekoppeld is met de gate-aansluiting van de eerste N-kanaal MOSFET van het verarmingstype, terwijl de gate-aansluiting gekoppeld is met de ingangsaansluiting .

7. Schakeling volgens conclusie 4, met het kenmerk, dat de span ningniveaudetectiemiddelen verder omvatten een derde N-kanaal MOSFET van het verarmingstype waarvan de ene drain/source-aansluiting gekoppeld is met de genoemde ingangsaansluiting, en de andere drain/source-aansluiting gekoppeld is met de gate-aansluiting van de genoemde eerste 20 N-kanaal MOSFET van het verarmingstype terwijl zijn gate-aansluiting gekoppeld is met de genoemde tweede referentiespanning.

8. Schakeling volgens conclusie 4, met het kenmerk, dat de spanningniveaudetectiemiddelen verder omvatten een vierde P-kanaal MOSFET waarvan de ene drain/source-aansluiting gekoppeld is met de tweede re-25 ferentiespanning en waarvan de andere drain/source-aansluiting en zijn gate-aansluiting gemeenschappelijk verbonden zijn met de gate-aansluiting van de genoemde tweede P-kanaal MOSFET. ********** 8300790