JP2550198B2 - 直流電源駆動ジョセフソン集積回路 - Google Patents

直流電源駆動ジョセフソン集積回路

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はジョセフソン論理回路に係り、直流電源で駆
動されるジョセフソン集積回路に関する。
［従来の技術］ 従来の代表的な直流電源駆動ジョセフソン論理回路の
構造がエー・エフ・ヘバード、エル・エヌ・ドゥンクル
ベルガー、ティー・エー・フルトン；“ア デーシー
パワード ジョセフソン フリップフロップ、”アイ・
イー・イー・イー トランザクション オン マグネテ
ィックス エムエージ−15巻1979年１月408頁から411頁
まで（A.F.Hebard,S.S.Pei,L.N.Dunkleberger,and T.A.
Fulton;“A DC Powered Josephson Flip−Flop,"IEEE T
rans.on Magnetics,Vol.MAG−15,pp.408−411,January,
1979）に詳述されている。
上記ヘバードの文献で開示されている回路の構造を第
21図に示す。同図では磁束結合型ジョセフソン素子2101
及び2102の２個が直列接続され、それらの一方が超電導
状態から電圧状態にスイッチした反作用で他方が逆に電
圧状態から超電導状態にスイッチするような動作条件を
設定することにより直流電源動作を実現している。この
ような構成の直流駆動回路はハッフル回路と呼ばれてい
る。そしてこれら２個のジョセフソン素子の各々に複数
の制御入力線2103を設け、各入力に対する両素子の閾値
論理機能を利用することにより直流電源駆動のORゲート
やANDゲートが実現できることが示されている。
上記へバードの方式を用いるとORゲートやANDゲート
が磁束結合型ジョセフソン素子２個で構成される。一
方、排他的OR（Exclusive−OR）ゲート１個をORゲートA
NDゲートの組合せとして実現する場合、ORゲート２個と
ANDゲート１個またはORゲート１個とANDゲート２個とが
必要である。このため全体のジョセフソン素子数は６
個、入力から出力までのスイッチング段数は２段とな
る。回路の高集積化を図り、高速動作を実現するために
は、これらの構成素子数、スイッチング段数は少なくて
済む方が望ましいのは言うまでもない。
一方、出力振幅の点からみると、出力電流については
ジョセフソン素子の閾値特性を調整することにより数十
μＡから数mAの電流振幅を負荷インダクタンスから取り
出すことが可能である。しかし、出力電圧についてはジ
ョセフソン接合の電極材料で決まってしまっており、代
表的なニオブ系ジョセフソン接合においては負荷抵抗21
06若しくは2107の両端の電圧として2mV程度を得るのが
限度であって、半導体回路と直接インターフェースをと
るのが困難であるという問題点を有していた。
ジョセフソン素子複数個の直列接続体を２個並列に接
続し、それらの両端から増幅された出力電圧を取り出す
方法は鈴木秀雄、井上淳樹、今村健、蓮尾信也；「ジョ
セフソンIC−半導体ICインターフェース回路」電子情報
通信学会春季全国大会（1989年）講演予講集No.SC−３
−8,第５−357〜358頁に記載されており第22図に示すよ
うな構成でジョセフソン接合2201の52段分の直列出力電
圧約150mVが得られている。しかし、上記回路は交流電
源で駆動されており、直流電源駆動回路で高電圧を取り
出す方法は未だ知られていない。
［発明が解決しようとする課題］ 以上のように、ジョセフソン素子を用いて集積化する
については、従来技術は高集積化や高速化し難く、かつ
半導体回路とのインターフェースもとりにくいという問
題があり、その解決を要する課題があった。
本発明の第１の目的は回路の高集積化を図り、高速動
作を実現するために構成素子数、スイッチング段数が少
なくて済む直流電源駆動の論理機能ゲートを提供するこ
とにある。
また、本発明の第２の目的は出力電圧振幅の大きい直
流電源駆動ゲートを提供し、直流電源駆動ジョセフソン
回路と半導体回路とのインターフェースを容易にするこ
とにある。
［課題を解決するための手段］ 上記の目的を達成するための本発明の直流電源駆動の
ジョセフソン集積回路は、ハッフル回路におけるジョセ
フソン素子のそれぞれが、複数の磁束結合型ジョセフソ
ン素子を直列に接続した第１及び第２の直列接続体の構
成を備えることを特徴とする。
これにより、上記ジョセフソン素子の制御入力線への
信号入力の組合せ方を変えることにより種々の論理機能
を１段のみの直流駆動ゲートで実現することが可能にな
る。したがってこの手段はジョセフソン素子を用いた直
流電源駆動の論理機能ゲートの高集積化及び高速化を容
易にするものである。
この場合に、磁束結合型ジョセフソン素子を外部から
の制御信号入力と直流バイアス電流を同時に入力する磁
束量子干渉型ジョセフソン素子とすることが好ましい。
これにより高集積化や高速化が尚一層容易になる。
ここで、各ジョセフソン素子の制御入力線に入力する
制御信号は、上記第１の直列接続体のうちの何れかのジ
ョセフソン素子を電圧状態にし、かつ第２の直列接続体
のすべてのジョセフソン素子を超電導状態にするよう制
御する制御信号を備えることが好ましい。
この場合に、各ジョセフソン素子の制御入力線に入力
する制御信号が一致して“1"となったときに、該ジョセ
フソン素子を電圧状態にするよう制御する直流バイアス
電流を備えることが好ましい。
この各ジョセフソン素子に対する制御手段は、上記の
直列接続体に対する制御手段とともに、種々の論理機能
を１段の直流駆動ゲートで実現できるようにする好まし
い制御手段である。
もう一つの本発明の直流電源駆動のジョセフソン集積
回路は、ハッフル回路におけるジョセフソン素子のそれ
ぞれを、少なくとも１個の磁束量子干渉型ジョセフソン
素子を含む複数を磁束結合型ジョセフソン素子を直並列
に接続した第１及び第２の直並列接続体とすることを特
徴とする。
これにより出力電圧振幅の大きい直流電源駆動ゲート
の実現が可能になる。したがってこの手段は、直流電源
駆動ジョセフソン回路と半導体回路とのインターフェー
スを容易にするものである。
［作 用］ 本発明の基本的な作用を第23図で説明する。ハッフル
回路において相補的なスイッチングを行う２個の磁束結
合型ジョセフソン素子をＡ及びＢとする。例えばＡの代
わりに２個直列接続された磁束結合型ジョセフソン素子
Ａ及びＣを挿入し、Ｂの代わりに２個直列接続された磁
束結合型ジョセフソン素子Ｂ及びＤを挿入したとする。
このような構成において、ＡまたはＣのジョセフソン素
子の何れかが電圧状態すなわち‘1'のときＢ及びＤが超
電導状態になるように制御し、その際コイルに流れる電
流方向により、この直流駆動ゲートの出力として１とす
るものとすれば、ＢまたはＤのジョセフソン素子の何れ
かが‘1'のときＡ及びＣを超電導状態にするように制御
すればコイルに流れる電流方向は上記とは逆になり、直
流駆動ゲートの出力として‘0'となる。したがって、直
流駆動ゲート全体は各素子の動作に対してORの機能を有
する。
一方、A,B,C,Dには少なくともその一つに複数の信号
入力と直流バイアス電流を加えられるジョセフソン素子
を用いるものとする。そしてその素子内においては、そ
の素子の複数の信号入力が一致して“1"となったとき
に、その素子が電圧状態にスイッチするような直流バイ
アス電流を加えておけば、その素子は複数の信号入力に
対してAND機能を実現することができる。したがってこ
のような構成及び制御信号を備える直流駆動ゲート全体
は、各素子内の信号入力に対して「ANDをとった結果ど
うしのORをとる」という２段の論理レベルの機能を実現
できることになる。これにより、各素子内の複数の制御
入力線に対する信号入力の組合せ方を変えることによ
り、２入力の排他的論理和をはじめとする種々の論理機
能を第23図にも示すような１段の直流駆動ゲートで実現
できることになる。
ここで磁束結合型ジョセフソン素子の代わりにその一
種であり接合面積の小さい磁束量子干渉型ジョセフソン
素子を用いると、スイッチ速度を速くすることが可能に
なり、かつ集積度を向上することが可能になる。
再び元のハッフル回路において相補的なスイッチング
を行う２個の磁束結合型ジョセフソン素子をＡ及びＢと
する。これらのジョセフソン素子の代わりに複数の磁束
結合型ジョセフソン素子を直並列に接続してなるジョセ
フソン素子の直並列接続体2302を挿入し、ジョセフソン
素子多段分の出力電圧を得ることによって直流電源駆動
ゲート全体としての出力電圧を大きく取ることができ
る。
なお、ここで単にジョセフソン素子の直列接続体を使
用しただけでは全てのジョセフソン素子を電圧状態に遷
移させることはできないことが知られている。ジョセフ
ソン素子を直列接続するとともにこの直列接続回路を並
列に接続するなどして、構成素子の１個がスイッチした
後の過渡現象により全素子が電圧状態に遷移するように
しておかなくてはならない。
実際の構成では上記直並列接続体の中に少なくとも１
個の磁束量子干渉型ジョセフソン素子を含ませておき、
同素子に制御線入力信号をいれて同素子をスイッチさせ
たときの過渡現象を契機として全素子を電圧状態にする
ものである。
すなわち上記したもう一つの本発明は、出力電圧の大
きい直流電源駆動ゲートの実現を可能にし、半導体回路
とのインターフェースを容易にするものである。
［実施例］ 本発明の１実施例を第１図により説明する。同図101
〜104は磁束結合型ジョセフソン素子またはその一種で
ある磁束量子干渉型ジョセフソン素子（Josephson Inte
rferometer素子、以下JI素子と略記する）、111及び112
は負荷抵抗、113は安定化抵抗、114は負荷インダクタン
スである。第１のJI素子101の第１のゲート電流端子は
節点121に接続され、同じく第２のゲート電流端子は節
点122に接続され、第２のJI素子102の第１のゲート電流
端子は節点122に接続され、同じく第２のゲート電流端
子は節点123に接続され、第３のJI素子103の第１のゲー
ト電流端子は節点123に接続され、同じく第２のゲート
電流端子は節点124に接続され、第４のJI素子104の第１
のゲート電流端子は節点124に接続され、同じく第２の
ゲート電流端子は節点125に接続され、第１の負荷抵抗1
11の第１の端子は節点121に接続され、同じく第２の端
子は節点126に接続され、第２の負荷抵抗112の第１の端
子は節点126に接続され、同じく第２の端子は節点125に
接続され、安定化抵抗113の第１の端子は節点121に接続
され、同じく第２の端子は節点125に接続され、負荷イ
ンダクタンス114の第１の端子は節点126に接続され、同
じく第２の端子は節点123に接続されている。節点121と
125の間には並列に直流電流源115が接続されている。
以下の説明の便宜上第１のJI素子101及び第２のJI素
子102を第１群のJI素子、第３のJI素子103及び第４のJI
素子104を第２群のJI素子と称する。
安定化抵抗113は負荷抵抗111乃至112の1/4の大きさ
で、第１群のJI素子のいずれかと第２群のJI素子のいず
れかとの両方が電圧状態に陥るハングアップと呼ばれる
状態が発生した時に、ゲート電流を分流し、電圧状態に
陥ったいずれかのJI素子を超電導状態に引き戻す働きを
有する。
負荷インダクタンス114は次段の入力信号線を等価的
に表している。なお以下の説明では節点126から節点123
に向かう電流を正向きとして扱う。
第１のJI素子101、第２、第３のJI素子102、103及び
第４のJI素子104はそれぞれ２本の入力信号線を有す
る。第１のJI素子101の２本の入力信号線にはそれぞれ
信号Ａ及びが、第２のJI素子102の２本の入力信号線
にはそれぞれ信号及びＢが第３のJI素子103の２本の
入力信号線にはそれぞれ信号Ａ及びＢが、第４のJI素子
104の２本の入力信号線にはそれぞれ信号及びがそ
れぞれ入力される。
ここで各JI素子101、102、103、104は２個の入力信号
が一致して‘1'である時のみ超電導状態から電圧状態に
遷移しうる。各JI素子における入力の組合せからして上
記条件を満たし超電導状態から電圧状態に遷移しうる素
子はたかだか１個のみである。そして論理的には排他的
OR（Exclusive−OR）の条件式 Ｘ＝Ａ・＋・Ｂ が‘1'を有する場合には第１群のJI素子の１個が電圧状
態になり、同式が‘0'を有する場合には第２群のJI素子
の１個が電圧状態になるのである。そして第１群のJI素
子が電圧状態になった場合には負荷インダクタンス114
に正向きの電流が流れ、出力は‘1'となる。逆に第２群
のJI素子が電圧状態になった場合には負荷インダクタン
ス114に負の向きの電流が流れ、出力は‘0'となる。す
なわち第１図の直流駆動回路は排他的ORゲートとして動
作する。
ここでJI素子101〜104の構造を第２図に示す。同図で
201は第１のゲート電流端子、202は第２のゲート電流端
子、203、204は２本の入力信号線である。第１のゲート
電流端子201に接続された接合下部電極211と第２のゲー
ト電流端子202に接続された接合上部電極212との間にジ
ョセフソン接合213が形成される。そして接合上部電極2
12のさらに上部にはそれに結合する磁場を発生する制御
線203〜205が走っており、それらのうち203及び204には
入力信号が加えられ、残余の205には直流バイアス電流
が加えられる。
第３図には第２図のJI素子の閾値特性を示す。同図で
縦軸（Ig）は端子201から端子202に加えられるゲート電
流、横軸（Ic）は３本の制御線のいずれかに同図中
（Ｌ）から（Ｒ）の方向に加えられる制御線電流であ
り、閾値曲線の内側が超電導状態、外側（斜線部）が電
圧状態である。制御線203または204に加えられる入力信
号電流は正または負で一定を有するので、これらを＋Iw
及び−Iwとする。また、制御線205に加えられる直流バ
イアス電流をIbとする。すると制御線電流の合計Icの状
態としては、２入力が共に負であり Ic＝Ib−2Iw となり状態P1と、１入力が正で１入力が負であり Ic＝Ib となる状態P2と、２入力が共に正であり Ic＝Ib＋2Iw となる状態P3とが存在することになる。これらのうちP3
のみが閾値曲線外に出るように直流バイアス電流Ibを設
定しておくことにより本JI素子は２入力ANDの機能を実
現し、２個の入力信号が一致して‘1'である時のみ超電
導状態から電圧状態に遷移しうるようになるのである。
なお、上記議論から明らかなように本JI素子への入力
信号の否定信号は肯定信号を逆向きに入力するだけでよ
い。このため第１図におけるJI素子101〜104への入力信
号A,及びB,の結合は第４図のようにそれぞれ一本の
線で行える。但し、JI素子への入力信号の向きの正逆は
接合下部電極211、上部電極212の端子との接続順序によ
り入替わるので両電極の配置接続はわかるように記し
た。さらに同図では簡単のため各JI素子に１本ずつ存在
する直流バイアス線が省略してある。以下の他の図でも
同様とする。
一方、電源系に関しては第１図の直流駆動回路１個に
対して１個の直流電流源が設けられたようになっていた
が、第５図に示すように複数の直流駆動回路を１個の直
流電流源で駆動しても構わないのはもちろんである。同
図で501は１個の直流駆動回路である。502は分離抵抗で
ある。第１図の直流駆動回路において定常的には電圧状
態にあるのはただ１個の素子であり、安定化抵抗113自
身が定電圧源として作用することから、１個の直流駆動
回路501の両端の電圧変動は過渡的にみても小さく、分
離抵抗502の大きさは最小限で構わない。
次に第６図は第４図と同様の構成で、入力信号の組合
せのみを変更したもので、第１のJI素子601の２本の入
力信号線にはそれぞれ選択信号Ｓ及び信号Ａが、第２の
JI素子602の２本の入力信号線にはそれぞれ選択信号
及び信号Ｂが、第３のJI素子603の２本の入力信号線に
はそれぞれ選択信号Ｓ及び信号が、第４のJI素子604
の２本の入力信号線にはそれぞれ選択信号及び信号
がそれぞれ入力される。
選択信号Ｓが‘1'である場合には出力の論理値は信号
Ａと一致し、選択信号Ｓが‘0'である場合には出力の論
理値は信号Ｂと一致する。すなわち同図の直流駆動回路
はマルチプレクサと称する選択回路として機能する。
次に第７図も第４図とほぼ同様の構成ではあるが、JI
素子数を６個の増やしたものである。第１のJI素子701
の２本の入力信号線にはそれぞれ信号Ａ及びＢが、第２
のJI素子702の２本の入力信号線にはそれぞれ信号Ｂ及
び信号Ｃが、第３のJI素子703の２本の入力信号線には
それぞれ信号Ｃ及びＡ、第４のJI素子704の２本の入力
信号線にはそれぞれ信号及び信号が、第５のJI素子
705の２本の入力信号線にはそれぞれ信号及びが、
第６のJI素子706の２本の入力信号線にはそれぞれ信号
及び信号がそれぞれ入力される。
ここで第４図の場合と同様に第１〜第６のJI素子701
〜706は２個の入力信号が一致して‘1'である時のみ超
電導状態から電圧状態に遷移しうる。以下の説明の便宜
上第１のJI素子701,第２のJI素子702及び第３のJI素子7
03を第１群のJI素子、第４のJI素子704,第５のJI素子70
5及び第６のJI素子706を第２群のJI素子と称する。
論理的には条件式 Ｙ＝Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ が‘1'を有する場合には第１群のJI素子の１個が電圧状
態になり、同式が‘0'を有する場合には第２群のJI素子
の１個が電圧状態になるのである。そして第１群のJI素
子が電圧状態になった場合には負荷インダクタンス114
に正向きの電流が流れ、出力は‘1'となる。逆に第２群
のJI素子が電圧状態になった場合には負荷インダクタン
ス114に負の向きの電流が流れ、出力は‘0'となる。す
なわち第７図の直流駆動回路は全加算器におけるキャリ
ー（桁上げ信号）発生回路として使用される2/3ゲート
として動作する。
第４図の２入力排他的ORゲート２個と第７図の2/3ゲ
ートとを用いて１ビットの全加算器は第８図のように構
成される。同図で801は３入力A,B,Cから Ｙ＝Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ によりキャリーＹを発生する回路である。また802は２
入力A,Bから Ｚ＝Ａ・＋・Ｂ を発生する回路である。さらに803は２入力C,Zから Ｓ＝Ｃ・＋・Ｚ としてサム（和信号）Ｓを発生する回路である。
より単純な例に戻るが第９図は２入力ANDゲートの構
成を示すものである。本ゲートも第４図とほぼ同様の構
成ではあるが、JI素子数を２個に減らしたものである。
第１のJI素子901の２本の入力信号線にはそれぞれ信号
Ａ及びＢが、第２のJI素子902の２本の入力信号線には
それぞれ信号及び信号がそれぞれ入力される。
本ゲートの第２のJI素子902では第２図における制御
線205への直流バイアス電流の加え方が異なる。第10図
には第２図のJI素子の閾値特性を再び示す。同素子では
第３図と異なり２入力が共に正であり Ic＝Ia−2Iw となる状態P1と、１入力が正で１入力が負であり Ic＝Ia となる状態P2と、２入力が共に正であり Ic＝Ia＋2Iw となる状態P3とのうちP2及びP3が閾値曲線外に出るよう
に直流バイアス電流Iaを設定しておく。これにより本JI
素子は２入力ORの機能を実現し、２個の入力信号の何れ
かが‘1'であれば超電導状態から電圧状態に遷移しうる
ようになるのである。
すなわち第１のJI素子901は条件式 Ｆ＝Ａ・Ｂ が‘1'を有する場合に電圧状態になり，第２のJI素子90
2は条件式 が‘1'を有する場合に電圧状態になる。従って本ゲート
全体としては２入力ANDゲートとして動作する。
同様に２入力ORゲートの場合には第１のJI素子に直流
バイアス電流Iaを加え第２のJI素子に直流バイアス電流
Ibを加えればよい。
第９図の２入力ANDゲート１個と第４図の２入力排他
的ORゲート１個とを用いて１ビットの半加算器は第11図
のように構成される。同図で1101は２入力A,Bから Ｙ＝Ａ・Ｂ によりキャリーＹを発生する回路である。また1102は２
入力A,Bから Ｓ＝Ａ・＋・Ｂ としてサムＳを発生する回路である。
次に直流駆動回路を用いたラッチは第12図のように構
成される。これは本来フリップフロップでもある直流駆
動回路をマスタースレーブ構成に接続したもので、第１
のJI素子1201及び第２のJI素子1202からなる直流駆動回
路がマスターフリップフロップ1205、第３のJI素子1203
及び第４のJI素子1204からなる直流駆動回路がスレーブ
フリップフロップ1206として機能する。
第１〜第４のJI素子1201〜1204はそれぞれ２本の入力
信号線を有する。第１のJI素子1201の２本の入力信号線
にはそれぞれデータ信号Ｄ及びホールド信号Ｈが、第２
のJI素子1202の２本の入力信号線にはそれぞれデータ信
号及びホールド信号Ｈが、第３のJI素子1203の２本の
入力信号線にはそれぞれマスターフリップフロップ1205
の出力Ｍ及びホールド信号が、第４のJI素子1204の２
本の入力信号線にはそれぞれマスターフリップフロップ
1205の出力及びホールド信号が入力される。
ここで第１〜第４のJI素子1201〜1204の直流バイアス
線には第３図に示したIbの電流値が加えられており、そ
れぞれ２個の入力信号が一致して‘1'である時のみ超電
導状態から電圧状態に遷移しうる。各JI素子における入
力の組合せからして上記条件を満たし超電導状態から電
圧状態に遷移しうる素子はたかだか１個のみである。そ
してホールド信号Ｈが‘1'であるときにマスターフリッ
プフロップ1205はデータ信号Ｄを取り込んでその出力Ｍ
をこれと一致させる。そしてホールド信号Ｈが‘0'とな
ったときにスレーブフリップフロップ1206はマスターフ
リップフロップの出力Ｍを取り込んでその出力Ｑをこれ
と一致させる。すなわち第12図の直流駆動回路はラッチ
として動作する。
次にロード機能をもつ４ビットレジスタは第12図に示
したラッチ及び第９図に示したANDゲートを用いて第13
図のように構成される。同図で1301〜1304は第０〜第３
ビットのデータD0〜D3を保持するラッチ、1305はクロッ
ク入力Clockとロード信号Ｌとの論理積をとるANDゲート
であり、Clock・Ｌが各ビットへのホールド信号Ｈとし
て供給される。
次にリセット機能をもつラッチは第14図のように構成
される。これは第12図に示したラッチにおけるマスター
フリップフロップ1205の部分に第５のJI素子1401を付加
して同図1402に示す構成にしたものである。第５のJI素
子1401は第２のJI素子1202に直列に接続される。
本ラッチではクロック入力Clockとリセットの補助信
号▲▼との論理積Clock・▲▼が
マスターフリップフロップへのホールド信号Ｈとして供
給される。第５のJI素子1401はリセット信号Resetのみ
の１本の入力信号線を有する。同素子の直流バイアス線
には第10図に示したIaの電流値が加えられており、Rese
t信号が‘1'となると超電導状態から電圧状態に遷移し
うる。そしてクロック入力Clockの値にかかわらずマス
ターフリップフロップ出力Ｍをリセット信号Resetと一
致させる。そしてクロック入力Clockが‘0'となるかリ
セット信号Resetが‘1'となったときにスレーブフリッ
プフロップはマスターフリップフロップの出力Ｍを取り
込んでその出力Ｑをこれと一致させる。
リセット機能をもつ多ビットのレジスタを構成する場
合には論理積Clock・▲▼をとるANDゲートは
各ビットに対して共通に１個設ければよい。
次に置ビットのレジスタを多ワード長まとめたレジス
タファイルは第15図のようなビット要素をマトリックス
状に並べて構成される。これも本来フリップフロップで
もある直流駆動回路をマスタースレーブ構成に接続した
もので、第１のJI素子1501及び第２のJI素子1502からな
る直流駆動回路が該ビットの記憶保持フリップフロップ
1505、第３のJI素子である肯定側センスゲート1503及び
第４のJI素子である否定側センスゲート1504からなるセ
ンスゲート部1506が他ワードのセンスゲート部とともに
構成する直流駆動回路が読出しフリップフロップとして
機能する。
第１〜第４のJI素子1501〜1504はそれぞれ２本の入力
信号線を有する。第１のJI素子1501の２本の入力信号線
にはそれぞれ第ｉビットデータ信号Di及び第ｊワード書
込みイネーブル信号Wjが、第２のJI素子1502の２本の入
力信号線にはそれぞれ第ｉビットデータ信号▲▼及
び第ｊワード書込みイネーブル信号Wjが、第３のJI素子
1503の２本の入力信号線にはそれぞれ記憶保持フリプフ
ロップ1505の出力Mij及び第ｊワード読出しイネーブル
信号Rjが、第４のJI素子1504の２本の入力信号線にはそ
れぞれ記憶保持フリップフロップ1505の出力▲▼
及び第ｊワード読出しイネーブル信号Rjが入力される。
ここで第１〜第４のJI素子1501〜1504の直流バイアス
線には第３図に示したIbの電流値が加えられており、そ
れぞれ２個の入力信号が一致して‘1'である時のみ超電
導状態から電圧状態に遷移しうる。各JI素子における入
力の組合せからして上記条件を満たし超電導状態から電
圧状態に遷移しうる素子はたかだか１個のみである。そ
して第ｊワード書込みイネーブル信号Wjが‘1'であると
きに記憶保持フリップフロップ1505は第ｉビットデータ
信号Diを取り込んでその出力Mijをこれと一致させる。
そして第ｊワード読出しイネーブル信号Rjが‘1'となっ
たときにセンスゲート部1506は記憶保持フリップフロッ
プの出力Mijを取り込んで第ｉビット読出しフリップフ
ロップの出力Qiをこれと一致させる。
なお、同図で1511及び1512は記憶保持フリップフロッ
プの直流電源端子、1521及び1522は肯定側センスゲート
端子、1531及び1532は否定側センスゲート端子、1541及
び1542は第ｉビットデータ信号端子、1551及び1552は第
ｊワード書込みイネーブル信号Wj端子、1561及び1562は
第ｊワード読出しイネーブル信号Rj端子である。
第15図のビット要素を用いたＡ行Ｂ列のレジスタファ
イルの構成を第16図に示す。ここでＡはワード長であり
Ｂはビット長である。同図で1601は第15図のビット要素
であり、第ｉ列のビット要素におけるセンスゲートを直
列に接続したもので読出しフリップフロップ1610が構成
されている。同図で1621、1622は各行のビット要素に共
通に書込みイネーブル信号を与える端子であり、1631、
1632は各行のビット要素に共通に読出しイネーブル信号
を与える端子であり、1641、1642は各列のビット要素に
共通にデータ信号を与える端子である。また、1650、16
51は読出しフリップフロップを駆動するための直流電流
源であり、1652、1653は各列のビット要素を駆動するた
めの直流電源である。
次にカウンタ回路は第９図のANDゲート、第14図のリ
セット機能付きラッチ、第４図の排他的論理和ゲート、
第６図のマルチプレクサを用いて第17図のように構成さ
れる。カウンタ回路の第０ビット1700は、カウントイネ
ーブル信号Incと該ビットの出力Q0との論理積 E0＝Inc・Q0 をとるANDゲート1711、Inc信号と該ビットの出力Q0との
排他的論理和 をとるEXORゲート1712、外部データ入力D0とA0信号とを
Load信号により選択し S0＝Load・D0＋▲▼・A0を発生するマルチプレ
クサ1713、Clock・▲▼をホールド信号とし
て入力信号S0を取込み出力Q0を発生するリセット機能付
きラッチ1714からなる。なお、同図中信号は電流である
ので、正向きの電流を論理‘1'とする方向に矢印を付し
てある。
他ビットのカウンタ回路は同じビット要素を1701、17
02と直列に接続してゆけばよい。この場合、第２ビット
1701のカウントイネーブル信号は第０ビットのE0出力と
なり、第３ビット1702のカウントイネーブル信号は第１
ビットのE1出力となる。
次にROM回路はJI素子をＡ行Ｂ列マトリックス状に並
べて第18図のように構成される。ROMの各列は直列に接
続されたＡ個の真値側ROMセル1801と同じく直列に接続
されたＡ個の補値側ROMセル1802とからなるフリップフ
ロップであり、該フリップフロップの出力電流Qiが該列
からの出力信号となる。ROMの第ｊ行には行選択信号Wj
が加えられている。
各ROMセルのうち論理値‘1'が書き込んであるものは
１本の入力信号線を有するJI素子である。このJI素子に
は第３図に示したIbの電流値が加えられており、入力信
号が‘1'となると超電導状態から電圧状態に遷移しう
る。一方論理値‘0'が書き込んであるROMセルは、同じJ
I素子において接合寸法を数倍以上に大きく設定するこ
とにより接合上部電極と下部電極とを実効的に短絡して
おり入力信号が‘1'となっても超電導状態のままであ
る。真値側ROMセルTj,iと補値側ROMセルCj,iとはペアと
なって相補的な論理値を書き込まれている。すなわち一
方が‘1'の場合他方は必ず‘0'に設定されている。Ａ個
の行選択信号Wjのうち‘1'となれるのは１個のみである
ので各列において超電導状態から電圧状態に遷移しうる
素子はたかだか１個のみである。そして第ｊ行行選択信
号Wjが‘1'であるときに第ｉ列フリップフロップは第ｉ
行第ｊ列の書込みデータを取り込んでその出力Qiをこれ
と一致させる。
なお、同図で1803及び1804はROM回路の直流電流源で
ある。なお第ｊ行のROMセルと第ｊ＋１行のROMセルとで
セルの天地方向を逆に配置することにより余分な相間接
続を省くことが可能である。これにともない行選択信号
Wjの向きも１行おきに逆転している。
次に第19図はクロック発生回路の構成を示す。同図で
1901及び1902は１本のみの入力信号線を有するJI素子で
ある。このJI素子には第３図に示したIbの電流値が加え
られており、入力信号が‘1'となると超電導状態から電
圧状態に遷移しうる。1903は直流電流源である。JI素子
1901及び1902に同図のように外部入力Extを加えると負
荷インダクタンス1904に整形増幅されたクロック波形を
得ることができる。負荷インダクタンスが過大になると
出力波形の立上りが劣化するのでファンアウトが過大に
ならないように同様のクロック発生回路を適宜縦続に接
続してクロック系を形成していくことが必要である。ク
ロック信号をチップ内で独立に発生可能な場合にはチッ
プ内のクロック系の先頭段において直流電流源1903を他
と独立に変えられるようにし、そこに通常のフリップフ
ロップとしての動作範囲よりも０〜50％程度過大な電源
電流を与え、自己発振させることができる。発振周波数
は負荷インダクタンス値や負荷抵抗値によるが、電源電
流値にも依存するので電流による発振制御も可能であ
る。
次に第20図は電圧増幅回路の構成を示す。同図で2001
及び2002は１本のみの入力信号線を有するJI素子であ
る。このJI素子には第３図に示したIbの電流値が加えら
れており、入力信号が‘1'となると超電導状態から電圧
状態に遷移しうる。2003〜2006は直列接続されたジョセ
フソン接合であり、2003または2005の方が2004または20
06の個数よりも１個少ない。これらのジョセフソン接合
の臨界電流値はJI素子2001及び2002の最大臨界電流値と
等しく設定されている。JI素子2001、直列接続ジョセフ
ソン接合2003及び2004が第１のジョセフソン素子群2007
を形成し、JI素子2002、直列接続ジョセフソン接合2005
及び2006が第２のジョセフソン素子群2008を形成してい
る。2021及び2022は直流電流源である。
外部入力ExtによりJI素子2001を電圧状態にスイッチ
させると、その際のスイッチングノイズで直列接続ジョ
セフソン接合2003及び2004が超電導状態から電圧状態に
遷移しうる。こうして第１のジョセフソン素子群全体が
電圧状態に遷移する。分流抵抗2013は微細なのでスイッ
チングノイズの伝搬を妨げない。この際、負荷抵抗201
1、負荷インダクタンス2030、並列抵抗2012を介した反
作用により、第２のジョセフソン素子群全体は電圧状態
から超電導状態に遷移する。こうして出力端子2041及び
2042と接地点との間に整形増幅された電圧出力信号を得
ることができる。電圧振幅としては（直列接続ジョセフ
ソン接合2004及び2006の段数）×（ジョセフソン接合の
ギャップ電圧）よりも若干小さい値が得られる。
［発明の効果］ 以上説明した如く本発明によれば、構成素子数、スイ
ッチング段数が少なくて済む直流電源駆動の論理機能ゲ
ートを提供することができるので低消費電力で高集積化
に適し高速動作可能な直流電源駆動回路を提供すること
ができる。
さらに本発明によれば出力電圧振幅の大きい直流電源
駆動ゲートを提供できるので、直流電源駆動ジョセフソ
ン回路と半導体回路とのインターフェースを容易にする
ことができる。
【図面の簡単な説明】
第１図は本発明による２入力排他的ORゲートの原理的な
構成を示す図。第２図は本発明で使用しているJI素子の
回路図中の記号と実際の素子構造を示す図。第３図は本
発明で使用しているJI素子の閾値特性と動作点及び直流
バイアス電流の関係を示す図。第４図は本発明による２
入力排他的ORゲートの実際の入力信号線の結線法を示す
図。第５図は本発明による直流駆動回路の電源電流供給
法を示す図。第６図は本発明によるマルチプレクサの構
成を示す図。第７図は本発明による2/3ゲートの構成を
示す図。第８図は本発明による１ビットの全加算器の構
成を示す図。第９図は本発明による２入力ANDゲートの
構成を示す図。第10図は本発明で使用しているJI素子の
閾値特性と動作点及び直流バイアス電流の関係を示す
図。第11図は本発明による１ビットの半加算器の構成を
示す図。第12図は本発明による１ビットのラッチの構成
を示す図。第13図は本発明による４ビットのロード機能
付きレジスタの構成を示す図。第14図は本発明によるリ
セット機能付きラッチの構成を示す図。第15図は本発明
によるレジスタファイルのマトリックス要素の構成を示
す図。第16図は本発明によるレジスタファイルの構成を
示す図、第17図は本発明によるカウンタの構成を示す
図。第18図は本発明によるROMの構成を示す図。第19図
は本発明によるクロック発生回路の構成を示す図。第20
図は本発明による電圧増幅回路の構成を示す図。第21図
は従来の直流電源駆動回路の構成を示す図。第22図は従
来の電圧増幅回路の構成を示す図。第23図は本発明によ
る直流電源駆動回路及び電圧増幅回路の作用の原理を示
す図。 符号の説明 101〜104,601〜604,701〜706,901〜902,1201〜1204,140
1,1501〜1504,1901〜1902,2001〜2002……磁束結合型ジ
ョセフソン素子または磁束量子干渉型ジョセフソン素
子、 111,112……負荷抵抗、113……安定化抵抗 114……負荷インダクタンス 115……直流定電流源 201,202……ゲート電流端子 203,204……入力信号線 205……直流バイアス 211……接合下部電極、212……接合上部電極 213……ジョセフソン接合 501……直流駆動回路、502……分離抵抗 801,1101……キャリー（桁上げ信号）Ｙ発生回路 802……Ｚ信号発生回路 803,1102……サム（和信号）Ｓ発生回路 1205,1402……マスターフリップフロップ 1206……スレーブフリップフロップ 1301〜1304……ラッチ 1305……ANDゲート 1505……記憶保持フリップフロップ 1506……センスゲート部 1511,1512……記憶保持フリップフロップの直流電源端
子 1521,1522……肯定側センスゲート端子 1531,1532……否定側センスゲート端子 1541,1542……第ｉビットデータ信号端子 1551,1552……第ｊワード書き込みイネーブル信号端子 1561,1562……第ｊワード読み出しイネーブル信号端子 1601……レジスタファイル要素 1610……読み出しフリップフロップ 1621,1622……書き込みイネーブル信号端子 1631,1632……読み出しイネーブル信号端子 1641,1642……データ信号端子 1650,1651,1652,1803,1804,1903,2021,2022……直流電
流源 1700〜1702……カウンタ１ビット 1711……ANDゲート 1712……排他的論理和ゲート 1713……マルチプレクサ 1714……リセット機能付ラッチ回路 1801……真値側ROMセル 1802……補値側ROMセル 2003,2005……ｎ個のジョセフソン接合の直列接続体 2004,2006……ｎ＋１個のジョセフソン接合の直列接続
体 2011……負荷抵抗,2012……並列抵抗 2013……分流抵抗 2030……負荷インダクタンス 2041,2042……出力端子 2007……第１のジョセフソン素子群 2008……第２のジョセフソン素子群
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 宏治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 平野 幹夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭56−19146（ＪＰ，Ａ) 特開 昭57−203318（ＪＰ，Ａ) 特開 昭63−98220（ＪＰ，Ａ) 特開 平１−170117（ＪＰ，Ａ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｍａｇｎｅｔｉｃｓ，Ｖｏｌ．Ｍ ａｇ−15，（1979）Ｐ408−411 電子情報通信学会春季全国大会講演論 文集，第５分冊，（1989）Ｐ357−358

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のジョセフソン素子の一方の端子と第
    １の負荷抵抗の一方の端子とを第１の節点で接続し、第
    ２のジョセフソン素子の一方の端子と第２の負荷抵抗の
    一方の端子とを第２の節点で接続し、上記第１及び第２
    のジョセフソン素子の他方の端子を第３の節点で接続
    し、上記第１及び第２の負荷抵抗の他方の端子を第４の
    節点で接続し、上記第３と第４の節点間をインダクタン
    スで接続し、上記第１と第２の節点間を第３の抵抗で接
    続し、上記ジョセフソン素子の制御入力線に制御信号を
    入力する手段を有する論理回路において、上記第１及び
    第２のジョセフソン素子のそれぞれは、直流電源で駆動
    する複数のジョセフソン素子を直列に接続した第１及び
    第２の直列接続体の構成を備えることを特徴とする直流
    電源駆動ジョセフソン集積回路。
  2. 【請求項２】上記ジョセフソン素子は、上記制御信号と
    直流バイアス電流とを同時に入力されることを特徴とす
    る請求項１に記載の直流電源駆動ジョセフソン集積回
    路。
  3. 【請求項３】上記ジョセフソン素子は、磁束結合型また
    は磁束量子干渉型のどちらかを有することを特徴とする
    請求項１に記載の直流電源駆動ジョセフソン集積回路。
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