JPH02116090A - ジョセフソンメモリ回路 - Google Patents
ジョセフソンメモリ回路Info
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- JPH02116090A JPH02116090A JP63267886A JP26788688A JPH02116090A JP H02116090 A JPH02116090 A JP H02116090A JP 63267886 A JP63267886 A JP 63267886A JP 26788688 A JP26788688 A JP 26788688A JP H02116090 A JPH02116090 A JP H02116090A
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
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- 229910052758 niobium Inorganic materials 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
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- Computer Hardware Design (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
メモリセルにジョセフソン接合を用いたジョセフソンメ
モリ回路に関し、 動作マージンが大きく誤動作のおそれのないことを目的
とし、 寵き込まれたデータをジョセフソン接合を含む超伝導閉
ループの周回電流として保持する書き込み回路と、該デ
ータの書き込みと異なるタイミング−でバイアスを供給
され、超伝導ｍループの周回電流によりスイッチするジ
ョセフソン接合を持つ第１のオア回路と、該第１のオア
回路の出力データをバイアスとして供給され、該データ
の書き込みと異なるタイミングで供給される読み出しア
ドレスによりスイッチするジョセフソン接合を持つ第２
のオア回路と、該データの書き込みと異なるタイミング
でバイアスを供給され、該第２のオア回路の出力データ
によりスイッチするジョセフソン接合を持ち、読み出し
たデータを出力する第３のオア回路とを為し構成する。
モリ回路に関し、 動作マージンが大きく誤動作のおそれのないことを目的
とし、 寵き込まれたデータをジョセフソン接合を含む超伝導閉
ループの周回電流として保持する書き込み回路と、該デ
ータの書き込みと異なるタイミング−でバイアスを供給
され、超伝導ｍループの周回電流によりスイッチするジ
ョセフソン接合を持つ第１のオア回路と、該第１のオア
回路の出力データをバイアスとして供給され、該データ
の書き込みと異なるタイミングで供給される読み出しア
ドレスによりスイッチするジョセフソン接合を持つ第２
のオア回路と、該データの書き込みと異なるタイミング
でバイアスを供給され、該第２のオア回路の出力データ
によりスイッチするジョセフソン接合を持ち、読み出し
たデータを出力する第３のオア回路とを為し構成する。
本発明はジョセフソンメモリ回路に関し、メモリセルに
ジョセフソン素子を用いたジョセフソンメモリ回路に関
する。
ジョセフソン素子を用いたジョセフソンメモリ回路に関
する。
近年、ニオブ（Ｎｂ）ジョセフソン素子を用いた集積回
路が開発されている。ジョセフソン素子を用いた論理ゲ
ートは高速でスイッチング動作し、しかも低消費電力で
あり、高速プロセッサが実現可能である。このような論
理ゲートの高速化に伴い、メモリ回路も＾速動作が要求
される。
路が開発されている。ジョセフソン素子を用いた論理ゲ
ートは高速でスイッチング動作し、しかも低消費電力で
あり、高速プロセッサが実現可能である。このような論
理ゲートの高速化に伴い、メモリ回路も＾速動作が要求
される。
（従来の技術）
第５図は従来のジョセフソンメモリ回路の一例の回路図
を示す。
を示す。
同図中、書き込み回路１０には書き込みアドレスと同時
に入来するデータが書き込まれ、ジョセフソン接合を含
む超伝導閉ループ１０ａを周回する電流として保持され
る。この周回電流の有無がデータのｖ１７ ｖ０７に対
応している。
に入来するデータが書き込まれ、ジョセフソン接合を含
む超伝導閉ループ１０ａを周回する電流として保持され
る。この周回電流の有無がデータのｖ１７ ｖ０７に対
応している。
読み出し回路１１は超伏ＩＪ閉ループ１０ａ及び読み出
しアドレス１１２夫々に磁界結合しており、周回電流が
有りの状態と、読み出しアドレス信号有りの状態とのア
ンド論理動作を行なってスイッチし書き込み回路１０よ
りデータを読み出す。
しアドレス１１２夫々に磁界結合しており、周回電流が
有りの状態と、読み出しアドレス信号有りの状態とのア
ンド論理動作を行なってスイッチし書き込み回路１０よ
りデータを読み出す。
メモリ回路は独立のメモリチップ、又はメモリ周辺回路
の論理ゲートと同一チップ内に形成される。上記いずれ
の場合も多数のメモリ回路を集積してまとまった容量を
持つ記憶部として使用され、回路内の各種パラメータの
バラツキをある程度見込んだ上で安定動作させるために
は、メ干り回路単体の動作マージンが大きくなければな
らない。
の論理ゲートと同一チップ内に形成される。上記いずれ
の場合も多数のメモリ回路を集積してまとまった容量を
持つ記憶部として使用され、回路内の各種パラメータの
バラツキをある程度見込んだ上で安定動作させるために
は、メ干り回路単体の動作マージンが大きくなければな
らない。
しかし、従来のジョセフソンメモリ回路はアンド論理動
作でデータの読み出しを行なっており、第６図に示す如
き閾値特性でバイアス電流１ｂ及び入力信号電流２ｉａ
となったときスイッチする。
作でデータの読み出しを行なっており、第６図に示す如
き閾値特性でバイアス電流１ｂ及び入力信号電流２ｉａ
となったときスイッチする。
なお斜線部内が超伝導状態、斜線部外が有限抵抗状態で
ある。つまり、バイアス電流ｉｂが供給された状態で、
超伝導閉ループ１０ａの周回電流と読み出しアドレス信
号との２つの入力信号の電流２ｉａがあるという状態を
他の状態と弁別するため、バイアスのバラツキ及び２つ
の入力信号夫々のバラツキに対する動作マージンが小さ
く誤動作のおそれが大きいという問題があった。
ある。つまり、バイアス電流ｉｂが供給された状態で、
超伝導閉ループ１０ａの周回電流と読み出しアドレス信
号との２つの入力信号の電流２ｉａがあるという状態を
他の状態と弁別するため、バイアスのバラツキ及び２つ
の入力信号夫々のバラツキに対する動作マージンが小さ
く誤動作のおそれが大きいという問題があった。
本発明は上記の点に鑑みなされたもので、動作マージン
が大きく誤動作のおそれのないジョセフソンメモリ回路
を提供することを目的とする。
が大きく誤動作のおそれのないジョセフソンメモリ回路
を提供することを目的とする。
Ｃ１題を解決するための手段〕
第１図は本発明回路の原理図を示す。
同図中、寵き込み回路２１はデータ、書き込みアドレス
を第２図（Ｃ）に示すクロックφ３のタイミングで供給
されてデータの書き込みを行なう。
を第２図（Ｃ）に示すクロックφ３のタイミングで供給
されてデータの書き込みを行なう。
書き込み回路２１は書き込まれたデータをジョセフソン
接合を含む超伝導閉ループ２ｉａの周回電流として保持
する。
接合を含む超伝導閉ループ２ｉａの周回電流として保持
する。
第１のオア回路２３はデータの書き込みとは異なる第２
図（Ｂ）に示すクロックφ２のタイミングでバイアスを
供給されており、超伝導閉ループ２１ａの周回電流によ
りスイッチするジョセフソン接合を持つ。
図（Ｂ）に示すクロックφ２のタイミングでバイアスを
供給されており、超伝導閉ループ２１ａの周回電流によ
りスイッチするジョセフソン接合を持つ。
第２のオア回路は、該第１のオア回路２３の出力データ
をバイアスとして供給され、データの書き込みとは異な
る第２図（Ａ）に示すクロックφｉのタイミングで供給
される読み出しアドレスによりスイッチするジョセフソ
ン接合を持つ。
をバイアスとして供給され、データの書き込みとは異な
る第２図（Ａ）に示すクロックφｉのタイミングで供給
される読み出しアドレスによりスイッチするジョセフソ
ン接合を持つ。
第３のオア回路は、データの書き込みとは異なるクロッ
クφ２のタイミング！バイアスを供給され、第２のオア
回路２５の出力データによりスイッチするジョセフソン
接合を持ち、書き込み回路２３から読み出したデータを
読み出し線２８に出力する。
クφ２のタイミング！バイアスを供給され、第２のオア
回路２５の出力データによりスイッチするジョセフソン
接合を持ち、書き込み回路２３から読み出したデータを
読み出し線２８に出力する。
第２図（Ａ）、（Ｂ）、（Ｃ）に示すクロックφ１〜φ
３夫々は互いに１２０度の位相差で、直流バイアスされ
た交流信号である。
３夫々は互いに１２０度の位相差で、直流バイアスされ
た交流信号である。
本発明回路においては、第１〜第３のオア回路２３．２
５．２７により書き込み回路２１からのデータの読み出
しを全てオア論理動作で行なっているので動作マージン
を大きくとることができ、また第１〜第３のオア回路２
３．２５．２７は書き込み回路２１と異なるタイミング
で読み出しを行なうのでレーシングを防止でき、誤動作
のおそれがない。
５．２７により書き込み回路２１からのデータの読み出
しを全てオア論理動作で行なっているので動作マージン
を大きくとることができ、また第１〜第３のオア回路２
３．２５．２７は書き込み回路２１と異なるタイミング
で読み出しを行なうのでレーシングを防止でき、誤動作
のおそれがない。
第３図は本発明回路の一実施例の等価回路図を示す。
同図中、データ１１２０には３接合ｍ子干渉素子（ＳＱ
Ｕ Ｉ Ｄ、臨界ｉｔ電流値、ａ＊Ａ）の書き込み回路
２１が設けられ、書き込み回路２１には書き込みアドレ
ス線２２が磁界結合している。データ線２０、書き込み
アドレス線２２夫々にはデータ、書き込みアドレス夫々
がクロックφ３のタイミングで供給される。クロックφ
３のタイミングでデータ？１Ｗが供給されると書き込み
回路２１のジョセフソン接合が有限抵抗状態となって超
伝専閏ルーフ２１ａに電流が流れ、周回電流となる。り
０ツクφ３のタイミングでデータｔ ＯＶが供給される
とジョセフソン接合が超伝導状態であるため超伝導閉ル
ープ２１ａ！、−電流は流れず、周回電流が生じない。
Ｕ Ｉ Ｄ、臨界ｉｔ電流値、ａ＊Ａ）の書き込み回路
２１が設けられ、書き込み回路２１には書き込みアドレ
ス線２２が磁界結合している。データ線２０、書き込み
アドレス線２２夫々にはデータ、書き込みアドレス夫々
がクロックφ３のタイミングで供給される。クロックφ
３のタイミングでデータ？１Ｗが供給されると書き込み
回路２１のジョセフソン接合が有限抵抗状態となって超
伝専閏ルーフ２１ａに電流が流れ、周回電流となる。り
０ツクφ３のタイミングでデータｔ ＯＶが供給される
とジョセフソン接合が超伝導状態であるため超伝導閉ル
ープ２１ａ！、−電流は流れず、周回電流が生じない。
データ７１７が保持されているところを、データ７０１
に書きかえる動作においては、周回電流有の状態で書き
込みアドレスが供給されることにより書き込み回路２１
のジョセフソン接合が有限抵抗状態となり、瞬間的に周
回電流は減少して零となり、データ７０ｖ１つまり周回
１流無となる。
に書きかえる動作においては、周回電流有の状態で書き
込みアドレスが供給されることにより書き込み回路２１
のジョセフソン接合が有限抵抗状態となり、瞬間的に周
回電流は減少して零となり、データ７０ｖ１つまり周回
１流無となる。
第１のオア回路２３は２接合量子干渉素子であり、その
臨界電流値は０．２ｍＡであり、超伝導閏ループ２１ａ
の周回電流と同一である。オア回路２３は白き込み回路
２１の超伝導閉ループ２１ａと磁界結合し、かつ抵抗Ｒ
＋を介して読み出しバイアス線２４より読み出しバイア
スを供給されている。読み出しバイアスはクロックφ門
のタイミングで供給される。標準の論理回路の磁界電流
値は０．４ｍＡでＩＲ′ＩＩＡバスとの接続抵抗は６０
Ωであるため、上記の抵抗Ｒ１は例えば１２０Ωとされ
ている。
臨界電流値は０．２ｍＡであり、超伝導閏ループ２１ａ
の周回電流と同一である。オア回路２３は白き込み回路
２１の超伝導閉ループ２１ａと磁界結合し、かつ抵抗Ｒ
＋を介して読み出しバイアス線２４より読み出しバイア
スを供給されている。読み出しバイアスはクロックφ門
のタイミングで供給される。標準の論理回路の磁界電流
値は０．４ｍＡでＩＲ′ＩＩＡバスとの接続抵抗は６０
Ωであるため、上記の抵抗Ｒ１は例えば１２０Ωとされ
ている。
読み出し回路２１の保持データがｖｌｖで周回電流が有
るときクロックφ２のタイミングでオア回路２３はスイ
ッチし、ジョセフソン接合が有限抵抗状態となってデー
タ１１７を抵抗Ｒ２側に出力する。つまりオア回路２３
は保持データを入力される１人力オア回路である。
るときクロックφ２のタイミングでオア回路２３はスイ
ッチし、ジョセフソン接合が有限抵抗状態となってデー
タ１１７を抵抗Ｒ２側に出力する。つまりオア回路２３
は保持データを入力される１人力オア回路である。
オア回路２３の出力抵抗Ｒ２はなるべく小さな値にした
方が７４流を減衰させない。その下限はオア回路２３が
安定にスイッチする電圧を生じる負荷抵抗値で決定され
、６０％バイアス時にｌｓｖを生ずる抵抗値として８Ω
とする抵抗Ｒ２を通って１！流は第２のオア回路２５の
バイアス電流となるが、この抵抗Ｒ２による減衰量は略
６％であり、第２のオア回路２５の動作に何ら問題はな
い。
方が７４流を減衰させない。その下限はオア回路２３が
安定にスイッチする電圧を生じる負荷抵抗値で決定され
、６０％バイアス時にｌｓｖを生ずる抵抗値として８Ω
とする抵抗Ｒ２を通って１！流は第２のオア回路２５の
バイアス電流となるが、この抵抗Ｒ２による減衰量は略
６％であり、第２のオア回路２５の動作に何ら問題はな
い。
第２のオア回路２５は２接合發子干渉素子（臨界電流値
０．２ｍＡ）であり、抵抗Ｒ２を通ったオア回路２３の
出力をバイアスとして供給され、かつ読み出しアドレス
１２６と磁界結合している。
０．２ｍＡ）であり、抵抗Ｒ２を通ったオア回路２３の
出力をバイアスとして供給され、かつ読み出しアドレス
１２６と磁界結合している。
読み出しアドレスはクロックφ１のタイミングで供給さ
れる。
れる。
オア回路２５は第１のオア回路２３の出力データｖ１ｖ
によってバイアスされ、かつ読み出しアドレスが供給さ
れたときにスイッチし、ジョセフソン接合が有限抵抗状
態となってデータｖ１ｖを出力し、このデータは抵抗Ｒ
３（８Ω）を介して第３のオア回路２７に供給される。
によってバイアスされ、かつ読み出しアドレスが供給さ
れたときにスイッチし、ジョセフソン接合が有限抵抗状
態となってデータｖ１ｖを出力し、このデータは抵抗Ｒ
３（８Ω）を介して第３のオア回路２７に供給される。
りＯツクφ電とφ２とは位相差が１２０度で双方とも直
流バイアスされているため１、オア回路２３．２５．夫
々がスイッチする期間は重なっている。また読み出しア
ドレス線２６はオア回路２５に磁界結合しているので電
流の消費はなく、読み出しアドレス線２６の長手方向（
ワード線方向）に並んだメモリ回路に対してシリアル入
力が可能であり、途中で増幅する必要はない。
流バイアスされているため１、オア回路２３．２５．夫
々がスイッチする期間は重なっている。また読み出しア
ドレス線２６はオア回路２５に磁界結合しているので電
流の消費はなく、読み出しアドレス線２６の長手方向（
ワード線方向）に並んだメモリ回路に対してシリアル入
力が可能であり、途中で増幅する必要はない。
第３のオア回路２７は入力感度の高いモディファイド−
バリアプル◆スレッショールド・ロジック（ＭＶＴＬ）
構成である。これはオア回路２３゜２５に対する入力が
周回電流、読み出しアドレスといった比較的大きなのに
対し、オア回路２７には抵抗Ｒ３で減衰された信号が入
力されるためである。オア回路２７は読み出し線２８の
長手方向に複数個直列接続されており、読み出し線２８
からクロックφ２のタイミングでバイアスされており、
オア回路２５よりデータＪＶを供給されるとクロックφ
２のタイミングでスイッチし、ＭＶＴＬ内のジョセフソ
ン接合が有限抵抗状態となって、読み出し線２８からデ
ータ７１７が読み出される。
バリアプル◆スレッショールド・ロジック（ＭＶＴＬ）
構成である。これはオア回路２３゜２５に対する入力が
周回電流、読み出しアドレスといった比較的大きなのに
対し、オア回路２７には抵抗Ｒ３で減衰された信号が入
力されるためである。オア回路２７は読み出し線２８の
長手方向に複数個直列接続されており、読み出し線２８
からクロックφ２のタイミングでバイアスされており、
オア回路２５よりデータＪＶを供給されるとクロックφ
２のタイミングでスイッチし、ＭＶＴＬ内のジョセフソ
ン接合が有限抵抗状態となって、読み出し線２８からデ
ータ７１７が読み出される。
このデータは読み出し１１２８を通って論理回路部（図
示せず）に供給され、ここで演算処理がなされ、その後
、クロックφ３のタイミングで保持すべきデータがデー
タ線２０に書き込み回路２１のバイアスとして供給され
る。これによってメ［り回路のデータが更新される。メ
モリ回路よりのデータの読み出しはりＯツクφ１とφ２
どの重なった期間であってメモリ回路へのデータの書き
込みを行なうクロックφ３どの時間的な重なりはなく、
レーシングが防止される。
示せず）に供給され、ここで演算処理がなされ、その後
、クロックφ３のタイミングで保持すべきデータがデー
タ線２０に書き込み回路２１のバイアスとして供給され
る。これによってメ［り回路のデータが更新される。メ
モリ回路よりのデータの読み出しはりＯツクφ１とφ２
どの重なった期間であってメモリ回路へのデータの書き
込みを行なうクロックφ３どの時間的な重なりはなく、
レーシングが防止される。
オア回路２３．２５夫々の閾値特性は第４図に示す如く
、バイアス電流：ｂが有り、かつ単一の入力信号ＩＲ流
１ａがあるときスイッチし、２つの入力信号があるとき
にスイッチするアンド論理動作に比して動作マージンが
大である。オア回路２７についても同様に動作マージン
が大である。
、バイアス電流：ｂが有り、かつ単一の入力信号ＩＲ流
１ａがあるときスイッチし、２つの入力信号があるとき
にスイッチするアンド論理動作に比して動作マージンが
大である。オア回路２７についても同様に動作マージン
が大である。
従ってバイアスのバラツキ及び入力信号のバラツキに対
する動作マージンは第５図の回路に比して大きく、誤動
作のおそれがない。
する動作マージンは第５図の回路に比して大きく、誤動
作のおそれがない。
第２図の構成において、電力を消費するのは主に抵抗Ｒ
＋であり、従来回路に比べると多小の電力消費は存在す
るが、メモリ回路数の増大に際して消費電力の増加は小
さくて済む。
＋であり、従来回路に比べると多小の電力消費は存在す
るが、メモリ回路数の増大に際して消費電力の増加は小
さくて済む。
なお、オア回路２３又は２５又は２７を３接合５ＱＵＩ
Ｄにより構成しても良く、上記実施例に限定されない。
Ｄにより構成しても良く、上記実施例に限定されない。
上述の如く、本発明のジョセフソン集積回路によれば、
動作マージンを大きくとることができ、誤動作のおそれ
がなく、高速動作のジョセフソン集積回路が実現でき、
実用上きわめて有用である。
動作マージンを大きくとることができ、誤動作のおそれ
がなく、高速動作のジョセフソン集積回路が実現でき、
実用上きわめて有用である。
２３は第１のオア回路、
２５は第２のオア回路、
２７は第３のオア回路
を示す。
特許出願人 富 士 通 株式会社
第１図は本発明回路の原理図、
第２図はクロックの波形図、
第３図は本発明回路の等価回路図、
第４図はオア回路のｍ値特性図、
第５図は従来回路の回路図、
第６図は読み出し回路の閾値特性図である。
図において、
２１は書き込み回路、
２１ａは超伝導ｍループ、
第１図
２０・シリ央形図
第５図
Claims (1)
- 【特許請求の範囲】 書き込まれたデータをジョセフソン接合を含む超伝導閉
ループ（２１ａ）の周回電流として保持する書き込み回
路（２１）と、 該データの書き込みと異なるタイミングでバイアスを供
給され、超伝導閉ループ（２１ａ）の周回電流によりス
イッチするジョセフソン接合を持つ第１のオア回路（２
３）と、 該第１のオア回路（２３）の出力データをバイアスとし
て供給され、該データの書き込みと異なるタイミングで
供給される読み出しアドレスによりスイッチするジョセ
フソン接合を持つ第２のオア回路（２５）と、 該データの書き込みと異なるタイミングでバイアスを供
給され、該第２のオア回路（２５）の出力データにより
スイッチするジョセフソン接合を持ち、読み出したデー
タを出力する第３のオア回路（２７）とを有することを
特徴とするジョセフソンメモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267886A JPH0834061B2 (ja) | 1988-10-24 | 1988-10-24 | ジョセフソンメモリ回路 |
| EP89402903A EP0366530B1 (en) | 1988-10-24 | 1989-10-20 | Josephson memory circuit |
| DE68920118T DE68920118T2 (de) | 1988-10-24 | 1989-10-20 | Josephson-Speicherschaltung. |
| US07/426,074 US4974205A (en) | 1988-10-24 | 1989-10-23 | Josephson memory and read/write circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267886A JPH0834061B2 (ja) | 1988-10-24 | 1988-10-24 | ジョセフソンメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116090A true JPH02116090A (ja) | 1990-04-27 |
| JPH0834061B2 JPH0834061B2 (ja) | 1996-03-29 |
Family
ID=17450993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63267886A Expired - Lifetime JPH0834061B2 (ja) | 1988-10-24 | 1988-10-24 | ジョセフソンメモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4974205A (ja) |
| EP (1) | EP0366530B1 (ja) |
| JP (1) | JPH0834061B2 (ja) |
| DE (1) | DE68920118T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276493A (ja) * | 1990-03-26 | 1991-12-06 | Agency Of Ind Science & Technol | ジョセフソン・メモリ回路 |
| US5024993A (en) * | 1990-05-02 | 1991-06-18 | Microelectronics & Computer Technology Corporation | Superconducting-semiconducting circuits, devices and systems |
| US5315180A (en) * | 1992-02-13 | 1994-05-24 | Fujitsu Limited | Synchronizing interface circuit between semiconductor element circuit and a Josephson junction element circuit |
| US5412788A (en) * | 1992-04-16 | 1995-05-02 | Digital Equipment Corporation | Memory bank management and arbitration in multiprocessor computer system |
| US5365476A (en) * | 1993-02-26 | 1994-11-15 | Digital Equipment Corporation | Three-port Josephson memory cell for superconducting digital computer |
| US7615385B2 (en) | 2006-09-20 | 2009-11-10 | Hypres, Inc | Double-masking technique for increasing fabrication yield in superconducting electronics |
| TWI347607B (en) * | 2007-11-08 | 2011-08-21 | Ind Tech Res Inst | Writing system and method for a phase change memory |
| TWI402845B (zh) | 2008-12-30 | 2013-07-21 | Higgs Opl Capital Llc | 相變化記憶體陣列之驗證電路及方法 |
| TWI412124B (zh) | 2008-12-31 | 2013-10-11 | Higgs Opl Capital Llc | 相變化記憶體 |
| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
| US9613699B1 (en) | 2016-04-22 | 2017-04-04 | Microsoft Technology Licensing, Llc | Memory system with a content addressable superconducting memory |
| US9812192B1 (en) * | 2016-09-02 | 2017-11-07 | Northrop Grumman Systems Corporation | Superconducting gate memory circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1145820A (en) * | 1979-07-25 | 1983-05-03 | Hajime Yamada | Logic circuit with asymmetrical quantum interferometric circuits |
| JPS6182533A (ja) * | 1984-09-28 | 1986-04-26 | Heihachiro Hirai | インバ−タ |
| JPH0767077B2 (ja) * | 1986-10-14 | 1995-07-19 | 富士通株式会社 | ジョセフソン論理装置 |
-
1988
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-
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