JPH06508233A - 差動ラッチングインバータ及びこれを用いるランダムアクセスメモリ - Google Patents
差動ラッチングインバータ及びこれを用いるランダムアクセスメモリInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
差動ラッチングインバータ及びこれを用いるランダムアクセスメモリ
発明の分野
本発明は半導体メモリ装置、特に高速、高密度、低電カランダムアクセスメモリ
に関するものである。
発明の背景
ランダムアクセスメモリ(RAM)とも称される続出/書込メモリは、マイクロ
プロセッサ及び他の電子装置用のプログラム及びデータを記憶するのに広く用い
られている。高速、高密度、低電力RAM装置の有用性はパーソナルコンピュー
タの価格の低減化及び消費者用電子装置へのコンピュータ技術の統合に大きな役
割を果たしている。
代表的なRAMは行列アレイに配列された多数のメモリセル ゛を具えている。
各メモリセルは一般に2進数、即ち2進数の1又は2進数の0を記憶することか
できる。各メモリセルアレイの各行は一般にワードラインに接続し、又、メモリ
セルアレイの各列は一般に一対のヒツトラインに接続する。続出及び書込動作は
、アレイの適切な行をワードラインを用いてアドレス指定すると共に、このアド
レス指定された行における適切なセルをヒツトラインを用いてアドレス指定する
ことによりメモリの個々のセルにて行われる。RAMに2進データを記憶させる
書込動作、又はRAMに記憶されている2進データをアクセスする読出動作は、
ビットラインに供給される信号に応じて行なうことかできる。RAMは一般に続
出及び書込動作か行われない場合にはアイドル動作状態に持たらされ、それに記
憶しである2進データを保持する。
RAMは一般にアイドル状態の期間中にRAMに記憶しであるデータをリフレッ
シュする必要性に応じて2つの一般的なりラスに分けられる。特にダイナミック
ランダムアクセスメモリ(DRAM)では、アイドル動作期間中にメモリを周期
的にリフレッシュしない限りメモリに記憶しであるデータが失われてしまう。こ
れに対し、静的ランダムアクセスメモリ(SRAM)では、アイドル動作期間中
にデータをリフレッシュする必要がなく、これはSRAMに電力が供給されてい
る限り、これに記憶しであるデータが維持されるからである。現在の技術状況で
は一般に、DRAMの個々のメモリセルに含まれるトランジスタの個数かSRA
Mの個々のメモリセルに含まれるトランジスタの数よりも少ないから、DRAM
アレイはSRAMアレイよりも高密度に作ることができる。しかし、SRAMは
それに・ 記憶しであるデータをリフレッシュする必要がないので、DRAMり
も高速に動作するようになっている。従って、SRAM及びDRAMは一般にコ
ンピュータシステムに用いられ、SRAMは高速メモリ(「キャッシュ」メモリ
と称されることもある)用に用いられ、又DRAMは一般は低速、低コストの大
容量メモリ用に用いられる。
3つの一般的な設計基準かランダムアクセスメモリの性能を決定している。これ
らの基準とは記憶密度、動作速度及び電力消費量のことである。密度は所定の集
積回路チップ上に形成し得るメモリセルの個数を規定する。一般に、超大規模集
積化(VLS I)チップに製造するセルの数を多くするにつれて、コストか低
下し、しかも動作速度か向上する。
ランダムアクセスメモリの性能は、その電力消費量によっても制約される。電力
消費量が多いと、集積回路が高電力を消費できるように一層精巧なパッケージを
行なう必要かある。さらに、高電力回路は高価な電源を必要とし、携帯式又はバ
ッテリ附勢の装置への適用を制限する。
最後に、メモリからデータを確実にアクセスしたり、データをメモリに書込むの
にかかる時間はシステムの全体的な速度にとって重要なパラメータであるから、
速度もランダムアクセスメモリの動作にとって考慮すべき重要な事柄である。速
度、密度及び電力消費量のパラメータは一般に相互関係にあり、その1つを改善
するには一般に他の1つ以上のものとのかね合いをとる必要があることは当業者
に明らかである。
高密度、高速、低電カランダムアクセスメモリを設計するに当っては、2つの一
般的な設計事項を追求するのが良い。その第1はメモリセルそのものの設計にあ
る。例えば、静的ランダムアクセスメモリては、低電力消費で高速メモリ動作を
させるようにメモリセルを改良することかできる。このような改善設計法につい
ては、本願の発明者アルバート・ダブリューによるもので、本発明の譲渡人に譲
渡された[フェルミしきい値電界効果トランジスタを具えている静的ランダムア
クセスメモリ(SRA〜1)」なる名称の同時係属出願の第07/619,10
1号に記載されている。これには高密度、高速、低電力SRAMセルについて説
明されている。
高速、高密度、低電カランダムアクセスメモリを設計する上での第2の要点は、
ランダムアクセスメモリアレイからのデータの読出し、それへのデータの書込み
及びその動作を制御する補助回路の設計にある。こうしたRAMセルアレイの読
出し、書込み及び動作制御用の回路が高速、高密度、低電カランダムアクセスメ
モリの設計に当りしばしば重大な制約となっている。
ランダムアクセスメモリの設計に当り特に重要なものは、読出動作中にランダム
アクセスメモリの1つ以上のセルから2進数の1又は2進数のOを検出するのに
用いられる感知回路である。従来設計の感知回路は動作が遅く、電力消費量が大
きく、しかも不相応な大きさのチップ「実容積」 (面積)を要していた。特に
、メモリにおける選択した各セルからの信号を増幅して、例えばその選択したセ
ルの出力端子における特定の電圧レベルにより表される2進数の1又は2進数の
Oを検出するためには、線形のアナログ感知増幅器が用いられる。
成る特定のセルの出力端子における2つの電圧レベルの内の一方の電圧レベルを
適切に検知するために線形のアナログ感知増幅器は一般に、2つの電圧レベルの
中間の基準電圧、又はバイアス電圧を必要とする。(これについては、例えばア
クルート他1名によるrcMOsメモリ用基準電圧基準電圧発生器称の米国特許
第4.914.634号参照)。しかし、不都合なことに、基準電圧発生回路は
一般に集積回路にて比較的多量の電力を消費し、しかもかなりのチップ面積を必
要とする。
線形アナログ感知増幅器は、ビットラインの不平衡により誤ったデータ値となら
ないようにするために、信号を検知する前にビットラインを等化させる必要もあ
る。(これについては例えは発明者イト−による「相補データライン用の予備充
電/等化回路を含む半導体メモリ装置」なる名称の米国特許第4,893.27
8号参照)。しかし、不都合なことに、ビットラインの等化を図るにはメモリに
おける回路を複雑としなければならない。ビットラインを等化させるには一般に
全メモリにおけるトランジスタを平衡させる必要があり、これにはトランジスタ
の公差を一層厳しくする必要かあり、集積回路装置の生産性を下げる、−とにな
る。
高利得、高速線形感知増幅器はビットラインの不平衡性のため(ご許容公差を下
げ、このために感知増幅器に結合させることのできるセル数を減らし、さらにメ
モリアレイの密度を制限している。線形感知増幅器は所定の利得と帯域幅との積
によっても制限されることからして、この感知増幅器はメモリの動作速度も制限
し、必要とされる利得が高くなればなる程、線形感知増幅器の動作速度が遅くな
り、又その逆も成立する。
線形感知増幅器は高電力を消費するから、多くのメモリでは読出動作か行われな
い時には感知増幅器を不作動にする。しかし、不都合なことに、このように不作
動にすることはメモリ装置の動作速度を下げることになり、これは読出動作の前
に感知増幅器を再始動させなければならないからである。
最後に、続出信号を線形増幅する途中で、線形増幅信号を2進数の1又は0に非
直線的に変換しなければならない。従って、一般に感知増幅器の出力をラッチ回
路に接続して一方又は他方の2進状態を発生させている。(これについては例え
ばガルブレイスによるrcMO3静的RAM用のダイナミック感知増幅器」なる
名称の米国特許第4,843.264号及びゴーラブによる[ラッチング感知増
幅器」なる名称の米国特許第4゜831.287号参照)。しかしながら、線形
アナログ感知増幅器と線形ラッチとの組合せを含む感知増幅器は、その構成か複
雑で、しかも高速動作のために正確に制御するのが困難であるという不都合かあ
る。
従って、本発明の目的はメモリに使用するための改良された感知回路を提供する
ことにある。
本発明の他の目的は高速度で、しかも低い消費電力にて2進データを検知できる
感知回路を提供すること(7ある。
さらに本発明の目的は、高速、低電カランダムアクセスメモリを提供することに
ある。
に述したような目的及び他の目的を達成するために、本発明による差動ラッヂン
グインバータ(DLI)はメモリの一対の差動入力端子における電圧にLt−答
するように構成する。差動ラッチングインバータ(DLR)は選択したメモリセ
ルの2進状態を検知するためにメモリアレイにおける−・対のビットラインに接
続することができる。DLIへの入力信号の1つが予定したしきい値以上に上昇
すると、DLIはそれに供給された信号間の僅かな差分成分に応答して、直ちに
インバータの出力を一方の論理状態か、又は他方の論理状態にラッチする。例え
ば、5ボルトの電圧及び接地基準電圧を用いるメモリでは、DLIへの入力信号
が1ボルト以上となり、しかも入力信号間に少なくとも2ミリボルトの入力電圧
差かあると、DLIはどちらの入力端子か高い入力差分値を有しているかに応じ
て迅速に第1又は第2論理値にまでラッチする。
本発明による差動ラッチングインバータは後に説明するように最少数の電界効果
l・ランジスタを用いて作製することができ、しかも別個の基準電圧を発生させ
る必要もなく、又動作用の高利得アナログ線形感知増幅器も必要でない。従って
、ランダムアクセスメモリに記憶されている信号を高速に、低電力で、高密度に
検出することかできる。
本発明による差動ラッチングインバータの基本的なものは、一対の相補電界効果
1−ランジスタから成るインバータを具えており、これらの各インバータは第1
基準電圧と第2基準電圧との間、例えば電源電圧VDoと接地点との間に接続し
、又各インバータは入力端子と出力端子を具えている。本発明によれば、各第1
及び第2相補器インバータのFETが、第1か、又は第2基準電圧の方へと傾く
(スキューする)インバータ伝達関数を呈するように構成する。換言するに、イ
ンバータは第1及び第2基準電圧に対して対称のンバータ伝達関数を発生せず、
むしろ伝達関数は一方の基準電圧の方へとスキューする。好適例においては、電
圧伝達関数を対称インバータよりも2%以下のファクタたけ接地電位の方へとス
キューさせて、約2ミリボルトの電圧差を検知する際に約1ボルトの電圧しきい
値によってインバータの状態を迅速に変化させる。
本発明による第1及び第2スキユーインバータは、第1インバータの入力端子を
第2インバータの出力端子に接続し、且つ第2インバータの入力端子を第1イン
バータの出力端子に接続することにより交差結合させて、ラッチを構成するよう
にする。
第1ヒツトラインは第1インバータの入力端子に接続し、第2ピクトラインは第
2インバータの入力端子に接続する。
本発明による差動ラッチングインバータ(DLI)は3つの状態を呈する。DL
Iへの一方又は他方の入力端子かしきい値電圧以上に上昇し、且つ2つのピッ1
〜ラインの入力端子間の電工差か2ミリボルト又はそれ以上となる場合に、DL
Iは2進数の1又は2進数の0状態にラッチする。第3状態、即ちす七ソト状態
においては、双方のビットラインへの入力かDLIのしきい値電圧以下となり、
DLIの両出力は0となる。DLIの3つの安定状態のいずれにおいてもDLI
によっては直流電力か消費されず、又、DI、■が一方の状態から他方の状態に
切り換わる際にDI、■によって消費される電力は最小である。
DLIのスキュー伝達関数を呈する第1及び第2相補インバータは第14電型F
ETの正方(スクエア)チャネル飽和電流とチャネル幅対長さの比との積が第2
導電型F E Tの正方チャネル飽和電流とチャネル幅対長さの比との積よりも
十分に大きくなるようにスキューインバータの相補FE T l−ランジスタの
寸法を制御することにより形成することができる。正方チャネル飽和電流とチャ
ネル幅対長さの比との前記2つの積は10倍相違させるのか好適である。
DLIの特定例では、一対のブルーアップFETも設け、第1ブルーアツプFE
Tの被制!1電極(ソース及びトレイン)を第1基準電圧と第1相補FETイン
バータの出力端子との間に接続し、第2ブルーアツプルFETの被制御電極を第
1基準電圧と第2相補FETインバータの出力端子との間に接続することができ
る。第1ブルーアツプFET0制it極(ゲート)は第2相補FETインバータ
の出力端子に接続し、第2ブルーアツプFETの制@電極は第1相補FETイン
バータの出力端子に接続する。これらの交差結合させたブルーアップFETはD
Llのラッチング速度を高める。
第1及び第2相補インバータの出方端子は第3及び第4相補FETインバータに
それぞれ結合させることができる。第3及び第4インバータは第1と第2基準電
圧間にて対称のインバータ電圧伝達関数を発生する。差動ラッチングインバータ
の出方端子は第3及び第4相補FETインバータの出力端子である。
DLIには第2ブルーアップ回路も設け、これを第1及び第2スキユー伝達関数
のインバータの出力端子に接続して、供給される入力信号に応答して、第1及び
第2インバータの出力を第1基準電圧(V、、)に持たらし、これにより第3及
び第4の対称伝達関数のインバータの出力を第2基準電圧(接地点)に持たらす
ことができる。入力信号は首尾良いデータ続出時又は首尾良いデータ書込の検証
時に直ちに供給されて、DLIを直ちに第3(リセット)状態にし、このDLI
を次の続出又は書込動作に備えさせる。リセットの設定はむしろ、続出又は書込
動作の完了時に内部的に開始させる。
本発明による差動ラッチングインバータは次のような高速、高密度、低電カラン
ダムアクセスメモリのアーキテクチャに用いることができる。メモリセルのアレ
イは多数の行と列とに配列し、ワードラインを各行に接続し、各列には一対の主
ビットラインを接続する。主ビットラインに直交して信号ビットラインを設け、
信号ヒツトラインの各対を主ビットラインの一端にて少なくとも1つのビットラ
インの各対に接続する。DLIは信号ビットラインンの各対間に接続する。
主ビットラインは、アイドル動作中には第1基準電圧、例えば電源電圧V。、に
結合され、主ビットライン対の内の選択された方のラインは書込動作中に第1基
準電圧から切り離される。
信号ヒツトラインは、アイドル動作中には第2基準電圧、好ましくは接地点に結
合され、又、続出又は書込動作中には第2基準電圧から切り離される。主ビット
ライン及び信号ビットラインは続出及び書込動作中には互いに結合され、アイド
ル動作中には切り離される。
主ビットラインは第1結合手段を用いて第1基準電圧に結合させることかできる
。信号ビットラインは第2結合手段を用いて第2基準電圧に結合させることがで
き、主ビットラインと信号ビットラインは第3結合手段を用いて互いに結合させ
ることができる。−例として、第3結合手段は信号ビットラインに隣接して、主
ビットラインの一端に位置させ、第1結合手段は信号ビットラインから離して、
主ビットラインの反対側の端部に位置させる。
本発明によれば、第1及び第3結合手段の双方を信号ビットラインに隣接して主
ビットラインの一端に位置させる場合に改善結果が得られることを確めた。又、
主ビットラインの抵抗による電圧降下がな(なり、ランダムアクセスメモリの速
度が増大する。この構成では、主ビットラインが非成端伝送ラインとして作動す
る。信号ビットラインと第1結合手段か、第2結合手段、又はこれら双方との間
の帰還によってもランダムアクセスメモリの速度が向上する。
従って、アイドル動作期間中には各主ビットライン対をvDDと比較し、信号ヒ
ツトライン対の各々を接地電位と比較する。
DLIはいずれも第3状態、即ちリセット状態をとる。読出動作をするためには
、信号ビットラインを第2基準電源(接地点)から切り離し、主ビットラインを
第1基準電圧源(VDD)に結合させたままとする。ワードデコーダは所定の行
を選択する。
ビットデコーダは選択料における主ビットライン対をそれに関連する信号ビット
ライン対に結合させる。選択された主ビットライン対の内の一方のビットライン
又は他方のビットラインに伝導される電圧量は、読出される選択メモリセルの状
態により制御されるので、メモリセルのパストランジスタの1つが導通ずること
による電流のために他のビットラインに伝導される電圧量よりもずっと早く降下
する。これによる電流差か、関連する信号ビットライン対の一方か、他方の信号
ビットラインにおける電圧差となる。信号ビットラインの一方の電圧差がDLI
のしきい値電圧以上になると、DLIは高い電圧を存していた信号ヒツトライン
に応じて直ちに一方の状態が、他方の状態にラッチする。従って、最少数の回路
でランダムアクセスメモリからデータを高速に読出すことができる。
全てのDLTの出力端子は一対のORゲートに直接接続することかでき、一方の
ORゲートの出力は論理lが読取られたことを示し、他方のORゲー訃の出力は
論理0が読取られたことを示す。読取られていないDLIはいずれも第3状態、
即ちリセット状態にあり、これらの出力端子は共に接地電位にあるから、DLI
は全て読出し用の単−ORゲートに接続することができる。駆動DLIの出力端
子は続出レジスタ内に設け、これをメモリの出力端子として州立てることができ
る。DLIが一旦ラッチされて、データが読出されると、メモリは駆動DLIを
アイドル状態に戻すことにより直ちにアイドル状態となる。
信号ビットラインは接地点に再結合され、主ビットラインはVt1Dに結合され
たままで、信号ビットラインと主ビットラインは互いに切り離される。従って、
自己タイミング動作が行われる。
書込動作では、ワードデコーダが所定の行を選択し、主ビットラインの選択され
た対が、デコードされた書込ゲートによりV DDから切り離され、1つの選択
された主ビットライン対か適当な信号ビットライン対に結合される。信号ビット
ラインの1つは低レベルにクランプされ、これにより関連する主ビットラインを
接地電位レベルにする。これにより、選択されたメモリセルの片側か強制的に接
地電位レベルにされ、反対側かVDD/2よりも大きくなることにより、データ
が選択RAMセルに記憶される。これと同時に、この選択メモリセルに書込まれ
たデータは上述したように関連するDLIによっても読出される。
首尾良い続出は上述したようにメモリをアイドル状態にリセットさせる。
本発明の他の見地によれば、上述したようなりLI及びメモリアーキテクチャと
一緒に、メモリ入力端子におけるアドレス変更を検出すると共に続出又は書込動
作を開始させる回路を用いることができる。アドレス変更検出系はメモリの各ア
ドレスビットに対する遷移検出遅延ユニットを用いる。遷移遅延ユニットは、そ
の関連するアドレスビットの変化に応答して予定した持続時間のクロック出力パ
ルスを発生する。
遷移検出遅延ユニットは、関連するアドレスビットに結合されるラッチと、各々
がラッチの各出方端子に結合される一対の遅延リングセグメントバッファとを具
えている。遅延リングセグメントバッファの構成及び動作については、本発明の
誼渡人に譲渡した本発明者であるアルバート・ダブリュ・ビナールによる「リン
グセグメントバッファを用いる高速ロジック兼メモリファミリー」なる名称の同
時係属出願第07/497,103号に記載されている。遅延リングセグメント
バッファの出力は縦続接続したNANDゲートに供給して、遷移検出遅延ユニッ
トの出力を形成する。
全ての遷移検出遅延ユニットの出力はORゲートに供給し、このORゲートは本
発明の譲渡人に譲渡した本発明者であるアルバート・ダプリュ・ビナールによる
[相補ロジック入山並列(CLIP)ロジック回路ファミリー」なる名称の出願
番号第07/648.219号に記載されているような相補ロジック入力並列(
CL IP)ORゲートとするのが好適である。CLI P−ORゲートの出力
はアドレス変更の指示を与える。従って、遷移検出遅延ユニットは、従来のアド
レス変更検出回路よりも短い時間遅れでアドレス変更を検出する簡単な回路を用
いる。こうした遷移検出遅延ユニットの出力端子もCLIP−ORゲートに結合
させて、メモリサイクルを駆動させるのにも用いる。
一旦ア1〜レスの変更か検出されたり、又はチップ選択或いは書込イネーブル信
号が検出されると、一連の遅延リングセグメントバッファによりメモリの内部タ
イミングをとることができる。遅延リングセグメントバッファは必要なタイミン
グ信号を上述したようにワード及びピッ1へデコーダと、DLIに供給する。デ
ータが一旦読出されるか、又はデータか書込まれて、検証されると、タイミング
回路はリセット信号を発生して、メモリをアイドル状態にする。これによりメモ
リの自己タイミング動作か行われる。
本発明による差動ラッチングインバータは、ここで述べた以外の他のメモリアー
キテクチャと一緒に用いることができることは当業者に明らかである。同様に、
ここで述べたメモリアーキテクチャは差動ラッチングインバータ以外の感知回路
と一緒に用いることかできる。最後に、アドレス変更検出回路及びリングセグメ
ントバッファを用いるタイミング回路の如き独特な制御回路は、ここで述へた以
外のメモリを制御するのに用いることかできる。しかし、ここで述べたDLI、
メモリアーキテクチャ及び支援制御回路の特有な組合わせが、電力消費量の極め
て低い高密度、高速ランダムアクセスメモリを提供することも当業者には明らか
である。
図面の簡単な説明
図1は本発明による差動ラッチングインバータの概略回路図である。
図2は図1の差動ラッヂングイ′ンバ・−タにおける対称インバータ及びスキュ
ーインバータのインバータ伝達関数を示す図である。
図3A〜図3Dは図1の差動ラッチングインバータの動作タイミング図を示す図
である。
図4A及び図4Bは、これらを指示通りに互いに隣接して配置した場合に図4を
成すものであり、これは図1の差動ラッチングインバータを内蔵する本発明によ
るランダムアクセスメ千りの構成を示すブロック図である。
図5は本発明によるランダムアクセスメモリ用の続出及び書込制御回路の概略回
路図である。
図6は本発明によるランダムアクセスメモリ用のデータ入力レジスタの概略回路
図である。
図7は本発明によるランダムアクセスメモリ用のタイミング制御回路の概略回路
図である。
図8は本発明によるアドレス変更検出回路のブロック図である。
図9は本発明によるアドレス変更検出回路の変形例を示すブロック図である。
図1Oは図8及び図9のアト[ノス変更検出回路の動作タイミング図である。
図11A及び図11Bは図8及び図9のアドレス変更検出回路の動作を説明する
ための真理値表である。
図12は図9のアドレス変更検出回路の概略回路図である。
図13は本発明によるランダムアクセスメモリのタイミング図である。
図14A及び図14Bは、これらを指示通りに互いに隣接して配置した場合に図
14を成すものであり、これは主ビットラインと信号ヒツトラインとの間にそれ
ぞれ位置させる第1及び第3結合手段を内蔵している本発明によるランダムアク
セスメモリの変形例の構成を示すブロック図である。
図15〜図19は図14の第1及び第3結合手段の変形例をそれぞれ示すブロッ
ク図である。
好適実施例の説明
以下、本発明の好適実施例を示している添付図面を参照して本発明の詳細な説明
する。しかし、本発明は多数の種々の形態にて具体化することができ、ここて述
へる実施例のみに限定されるものでなく、幾多の変更を加え得ること勿論である
。図面全体を通して、同様な機能をするものには同様な参照番号を付して示しで
ある。
本発明のランダムアクセスメモリの構成及び作動を先ず差動ラッチングインバー
タ(DLI)につき説明しながら説明する。次いて差動ラッチングインバータを
含むメモリアレイの全体の構成を説明してから、アイドル、続出及び書込サイク
ル中のメモリの動作につき説明する。そして、続出、書込及びアイドル動作を行
わせる制御回路につき説明する。
差動ラッチングインバータ
図1を参照しながら本発明による差動ラッチングインバータ(DLI)につき説
明する。図1に示すように、DL I 10は一対の交差結合させたスキュー伝
達関数を呈する相補電界効果トランジスタインバータII、1ビを具えている。
スキュー伝達関数インバータを設計する方法につき以下説明する。ヒツトライン
20か、20′のいずれか一方における入力信号かDLIのしいき値以上に十昇
し7、これらのビットライン間に、例えば少なくとも2ミリボルトのような、僅
かな差分信号成分が残存する場合には、直ちに2進出力ラツチアツプ状態となり
、DLIの出力端子27.27’の一方に2進数の1の値が発生し、DLIの出
力端子27.27’の他方に2進数の0の値が発生する。読出される選択RAM
セルの2進信号状態は、DLIのとちからの出力端子27.27’か高レベルで
あるかにより決定される。
スキューインバータ11.11’は第1基準電圧(ここでは電源電圧V D D
として示しである)と、第2基準電圧15(ここでは接地電位として示しである
)との間に接続する。各インバータ11.11’の入力端子12.12’は一対
のビットライン20.20’の1つにそれぞれ接続する。図1に示すように、ス
キュー相補インバータ11.11’は、インバータllの出力端子13をインバ
ータ11’の入力端子に接続し、且つインバータ1ビの出力端子13’をインバ
ータlIの入力端子に接続するようにして交差結合させる。
スキュー相補インバータ11,1ビは、一対の相補(即ち、NチャネルとPチャ
ネル)電界効果トランジスタを用い、これらのトランジスタのゲートをインバー
タの入力端子とすると共に、ソース及びトレインを電源と接地点との間に直列に
接続し、且つ前記一対の電界効果トランジスタの接続点をインバータの出力端子
とすることにより形成することができることは当業者に明らかである。しかし、
スキューインバータ11,1ビの好適実施例は図1に図示したようにする。図示
のように、各インバータは第1導電型(P−チャネル)トランジスタ2I、2ド
と、一対の第2導電型(N−チャネル)トランジスタ22゜22′及び23.2
3’ とをぞ第1ぞオi具えている。これらのl・ランノスタの被制1alli
極(Fレイン及びソース)は電源14ど接地点15との間に直列に接続する。l
・ランジスタ21及び22のゲートはヒツトライン20に結合さぜ、インバータ
11の出力端子13はPチャネルトランジスタ21とNチャネルトラ:ノジスタ
22どの接続点とする。同様な接続はインパーク11’についても云えること°
Cある。インバータを交差結合させるために、インバータ11の出力端子’13
を1−ランジスタ23′のゲートに結合させ、インバータlビの出力端子13’
をトランジスタ23のゲートに結合させる。
DLIIOはオペlノーシタナル対の対称伝達関数のインバータ16.16’
も具えており、これらの各対称インバータ16゜16’は電源14と接地点15
との間に接続した一対の相補トランジスタ24.24’及び25.25’を具え
ている。対称インバータ16.+6’の入力端子17.17’はスキューインバ
ータ11,1ビの各出力端子13.13’に接続する。
対称インバータ16.16’の出力端子18.18’はDLIの出力端子27.
27’を形成する。対称インバータ16.16′を設計する方法については後に
説明する。
DLIIOは任意のブルーアップ回路19も具えている。図示のように、このブ
ルーアップ回路のi−ランジスタ26,26’は電源14ど、スキューインバー
タ11.1ビの各出力端子13.13’ との間に接続する。ブルーアップトラ
ンジスタ26.26’のゲートはスート1−インバータ11,1ビの各出力端子
13.13’に交差結合する。
図1につき更に説明すると、任意の第2のプルアップドランノスタセツト29.
29’か設けられている。任意の各第2プルアップ回路29.29’は、電源電
圧14とスキューインバータ11.11’のそれぞれの出力端子13.13’
との間に直列に結合されたl幻のl・ランジスタ30,30’及び31゜31’
を含んでいる。図に示すように、一方のトランジスタ30.30’のゲートをそ
れぞれのピッ1−ライン20.20’に接続し、他方のトランジスタ31.31
’のゲートを互いに結合して記憶動作(MOP)入力端子28を形成する。この
MOP入力の動作については後に詳述する。簡単に説明すると、続出又は書込動
作中はMOP入力28は高いためにDLIの動作に何の影響も与えない。しかし
、続出又は書込動作の終了時に、MOP入力28は低くなってプルアップ回路2
9.29’をターンオンし、ノード13,13’を急速にVDDにせしめ、DL
lの出力端子27.27’を接地せしめる。
図2は対称インバータ16.16’及びスキューインバータ11.11’のイン
バータ伝達関数を示す。図に示されているように、スキューインバータ11.1
ビの出力電圧(ノード13.13’の電圧)はその入力電圧(ノード12,12
’の電圧)に対し基準電位15(即ち、接地点)側にスキューしている。特に、
5ボルト及び接地点の基準電圧に対し、スキューインバータ11.11’の出力
電圧は約1ボルトの入力電圧で状態を急速に変化する。換言すれば、出力電圧が
対称インバータの場合の2.5分の1の入力端子に対し変化する。この点は対称
インバータ16.16’のインバータ伝達関数と著しく相違し、対称インバータ
16.16’の出力電圧(ノード18゜18′)は第1基準電圧14と第2基準
電圧15との間のほぼ中間の入力電圧(ノード17,17’)を中心に対称に状
態を変化する。5ボルト及び接地点基準電圧に対し、対称インバータは約2.5
ボルトで状態を切り換える。
インバータ11,11’の左側スキュー特性は2つの重要な結果をもたらす。第
1に、このスキュー特性は、DLIがピットラ・イン20.20’上の電圧差を
、これらビットラインの一方か雑音1ノベルを越えた直後に検出することを可能
にする。即ち、ヒツトう・インか電源電圧の半値まで」−昇するのを待たずに検
出することかできる。第2に、このスキュー特性は、スキュー切換点における伝
達関数の傾き(電圧利得)を切換点が中間+i (こある場合より著しく大きく
する。図2の2つの曲線を比較されたい。これにより高速ラッチアップが得られ
る。
インバータ11,11’の電圧伝達関数の左側スキュー特性は、Nチャネルトラ
ンジスタ(22,22’、23.23′)の正方チャネル飽和電流(T”s、a
tN)とこのNチャネルトランジスタのチャネル幅対長さ比との積をPチャネル
トランジスタ21.21’の正方チャネル飽和電流(I”5atP)とこのPチ
ャネルトランジスタのチャネル幅対長さ比との積より相当大きくすることにより
達成される。当業者であれば、正方チャネル飽和電流は長さと幅か等しいチャネ
ルにより発生し得る最大電流を意味するものと理解される。正方チャネル飽和電
流は各別のトランジスタのキャリア移動度、即ちNチャネルトランジスタの電子
移動度及びPチャネルトランジスタの正孔移動度に比例する。代表的な集積回路
内の全てのFET)ランジスタのチャネル長は一般に等しくするため、上述の関
係は一般に
(I″ 5atN) (ZN):>(1’ 5atP) (Zp)と表すことか
できる。Nチャネル装置の飽和電流とチャネル幅の積はPチャネル装置の斯かる
積の10倍にするのが好ましい。
等しいチャネル長を有するシリコン装置に対して、Pチャネル装置21,2ビと
Nチャネル装置22.22’、23.23’の相対チャネル幅を図1のそれぞれ
のトランジスタの内部に示しである。これらチャネル幅は所望の規則に従ってス
ケーリングすることかできる。
図2にも示されているように、インバータ16.16’は対称電圧伝達関数を有
している。これは、Pチャネルトランジスタの正方チャネル飽和電流とそのチャ
ネルの幅対長さ比との積をNチャネルトランジスタの斯かる積にほぼ等しくする
ことにより得られる。シリコン装置の場合にはPチャネルトランジスタはNチャ
ネルトランジスタの約半分の正方チャネル飽和電流を有するため、Pチャネルト
ランジスタのチャネル幅をNチャネルトランジスタのチャネル幅の2倍にするこ
とにより対称伝達関数か得られる。相対寸法を図1の各トランジスタ内に示し図
1の差動ラッチインバータ(DLI)10の動作について以下に説明する。概し
て、ビットライン20.20’の一方の入力信号かDLIのしきい値電圧を越え
るとき、DLI出力27.27’か一方又は他方の2進信号状態にラッチされる
。もっと詳しく説明すると、ビットライン20.20’上の信号の一方がDLI
のしきい値電圧を越え且つ例えば少なくとも2ミリホルI−の小さな差信号成分
か存在すると、2進出力ラツチアツプ状態か急速に発生してDLIの一方の出力
端子27.27’に2進“l”信号を発生すると共に他方の出力端子27.27
’に2進“0” (低レベル)信号を発生する。読み出し中の選択されたメモリ
セルの2進信号状態はDLIのどちらの出力端子27.27’か高いかにより決
まる。例えば、出力27がvDDになるとき、メモリから2進値“l”が読み出
され、出力27′がVDDになるときメモリから2進値“O”が読み出されたこ
とになる。
DLIは、両出力27及び27′が低レベル(即ち接地電位レベル又はほぼ接地
電位レベル)にあるときに発生する第3の状態、即ちリセット状態を有する。第
3状態はビットライン20.20’がともに接地電位又はほぼ接地電位にあると
きに自動的に設定される。DLIか続出又は書込要求されていないときは、ビッ
トライン20.20’の両方とも接地電位にあるため、両出力端子27.27’
は低出力状態、即ち接地電位になる。当業者であれば、3つの安定状態のどの状
態でもDLIIOは殆ど何の直流電力も消費しないことが理解されるであろう。
電力はスイッチング中、即ち一方の状態から他方の状態への切り換わり時にのみ
極く僅かに消費されるだけである。消費電力量はスイッチング周波数の関数にな
る。
読み出し動作時に、選択されたビットライン対がワードラインにより選択された
単一のメモリセルに結合される。この結合と同時に、ビットライン20.20’
上の電圧か両方とも接地電位から上昇する。しかし、その上昇速度は選択された
メモリセルが2進値“1“を記憶するのか“0”を記憶するのかに応じて一方の
ビットラインの方か他方のビットラインより速くなる。
インバータ11.1ビのインバータ伝達関数は接地電位側にスキューされている
ことを思い出していただきたい。例えば、出力電圧レベルの遷移は約1ボルトで
発生し得る。今、ビットライン20.20’上の電圧は接地電位から増大するが
、選択されたRAMセルに記憶されている2進値のためにビットライン20上の
電圧がビットライン20’上の電圧より僅かに速い速度で接地電位から増大する
ものとする。ビットライン20上の電圧が1ボルトを越えると、インバータ11
の出力が急速に低状態(接地電位)に切り換わり、これにより出力13’が高状
態(はぼVDD)に維持せしめられる。出力13は接地電位になるため、交差結
合トランジスタ23′の入力も接地電位になってこのトランジスタをターンオフ
し、これによりノード13’をVDDにせしめる。従ってラッチアップが高速に
生ずる。
要するに、DLIは入力(ビットライン)の電圧上昇速度の不平衡により決まる
高利得高速ラッチ状態を生ずる帰還動作モードを含んでいる。所望のラッチアッ
プ状態を生じさせるには、しきい値より上で入力信号間に2ミリボルトの差が生
ずれば十分である。読取サイクル中に差信号成分を生起させるRAMセル状態に
対するDLIの感度は、主としてインバータ11.11′の強く左側にスキュー
した電圧伝達関数による。
第1プルアップ回路19はDLIIOのラッチアップ速度を増大させる。特に、
ビットライン20が最初にしきい値を越え、スキューインバータ11の出力13
が最初に接地電位になる場合、プルアップ回路19のトランジスタ26′がター
ンオンし、これによりノード13’か急速にVDDにされる。ノード13’か高
レベルになるとトランジスタ26がターンオフし、ノード13をプルアップしな
い。従って、プルアップ回路19はラッチアップの発生速度を増大する。
今のところ、MOP入力端子28は高論理レベルにあってトランジスタ30.3
0’、31及び3ビはオフであり、第2プルアツプ回路29.29’は不作動で
あるものとする。第2プルアツプ回路29.29’は、後に詳述するように、続
出又は書込動作の終了時にDLIの第3、即ちリセット状態を回復するのに使用
される。
当業者であれば、対称インバータ16.16’は、検出信号の(コンブリメント
出力ではなく)真(トウルー)出力である出力27.27’をDLIに与えるた
めに設けられていることも理解されるであろう。換言すれば、ビットライン20
の電圧かビットライン20′より高速に増大する場合、これらインバータは出力
27を高レベルに、出力27′を低レベルにラッチアップする。更に、これらイ
ンバータ16.16’は、スキューインバータの出力ノード13,13’が状態
を変化する際に急速にラッチアップするように対称電圧伝達関数を有するものと
すべきであることも理解されるであろう。
ここで図3A〜3Dを参照して上述した動作を説明する。ビットライン20及び
20′及びスキューインバータ11.11’の出力27.27’の電圧波形が示
されている。図3A〜3Dの第1時間間隔に示すように、ビットライン20.2
0’の入力か約1ボルトより小さいときは出力27.27’は接地電位のままで
ある。しかし、図3Aの第1時間間隔に示すように、ビットライン20′の電位
か約1ボルトより大きく且つビットライン20の電圧を約2ミリボルト越えると
、出力27′が急速に5ボルトにラッチされると共に、出力27の僅かな上昇が
帰還作用により直ちに抑圧される。データ読出動作時に、ラッチアップはワード
パルスの開始から約1.65ナノ秒内に生ずる。
図3A〜3Dの第2時間間隔はビットライン20′の電圧より高いビットライン
20の電圧に応答して生ずる出力27のラッチアップを示す。記憶データの検出
後、両出力電圧は後述するMOP入力28の動作により急速に接地電位にされる
。
DLIを含むメモリ構造
上述した設計及び動作のDLIを用いる高速、低電力、高密度メモリ構造につい
て以下に説明する。この構造はSRAMについて説明するが、当業者であればこ
の構造はDRAMにも使用できること明らかである。
図4A及び4B(つなげると図4になる)につき説明すると、ランダムアクセス
メモリ(RAM)40はRAMセル41のアレイを具えている。当業者であれば
、RAMセル41はSRAMセル又はDRAMセルとすることができ、且つ当業
者に公知のセル設計を使用し得ること明らかである。図4に示すように、RAM
セル41はm行×n列のアレイに構成する。例えば、128 KビットRAMで
は256行×512列のRAMセルを用いることができる。更に図に示すように
、m個のワードライン42a〜42mをワードライン42 a−−−−42mの
一つをアクセスする1オフm行デコーダ43に結合する。更に図に示すように、
n対のビットライン44a、44a’〜44n、44n’をアレイのn個のそれ
ぞれの行に接続する。後に述べるように、2組のビットラインをRAM40に使
用するため、ビットライン44は“主”ビットラインと称す。
図4につき更に説明すると、p対の“信号”ビットライン45a、45a’〜4
5p、45p’を設け、主ビットラインをp対ごとに信号ビットライン45に接
続する。図示の例では、p=16、即ち16対の信号ビットライン45.45’
が設けられ、主ビットラインが16対ごとに16対のビットラインのそれぞれに
接続されている。換言すれば、ビットライン対441゜44+ ’ ; 441
7.44+t’−−−−−−44817,44ast ’がビソトうぞン45a
、45a’fご、ビットライン44 +1 44 +@; 44=2.4422
’−−−−44++t−44s+* ’かビットライン45p、45p’にそれ
ぞれ接続されている。信号ピッ1−ラインは一1ニヒットラインに対しほぼ直交
する。
信号ビットライン対の数の選択はいくつかのファクタに依存する。特に、主ビッ
トライン44に負荷する総容量を信号ビット・う・イ:ノに負荷する総容量に等
しいかそれより大きくする必要かあることが確かめられた。信号ピッ1−ライン
45に負荷する総容量は、以tにのべるように、主として主ビットラインと信号
ピッI・ラインを結合する結合トランジスタの拡散容量による。
この負荷容量は最大メモリクロック速度及び最小データアクセス時間を達成する
ために最小にする必要かあり、この容量はシステムを構成するのに使用するDL
Iの数に反比例することが確かめられた。最後に、m(行数)、n(列数)及び
p(DLI数)の関係はRAM40の全体構造にも依存する。
図4につき説明を続けると、DLlloa−−−−−10pをそれぞれの信号ヒ
ツトライン45 a−−−−−45pに接続する。第1、第2及び第3結合手段
46.47及び48を用いて、主ビットライン44を第1基準電位14 (Vn
、)に、信号ビ・ソトライン45を第2基準電圧28(接地点)に、及び主ビッ
トライン44を信号ビットラインン45にそれぞれ選択的に結合させる。
特に、第1結合手段46は、ゲート人力51 a−−−−−51nの制御の下−
Cそオ]ぞれの丁ビットライン44a、44 a ’ −−−−−44n、44
n’をV。llに結合するn対のPチャネルトランジスタ49a、49a’〜4
9n、49n’を具えている。第2結合手段47は、ゲート人力53の制御の下
でそれぞれのイj号ヒツト→イン45a、45a’〜45p、45p’を接地点
28に結合するp対のNチャネルFET52 a、52 a’ =52p、52
p’を貝えている。最後に、第3結合手段48は、ゲート入力!55a・−55
nの制御の下でそれぞれの主ビットライン44a、44a’−44n、44n’
をそれぞれの信号ピットライン45a、45a’ 〜45p、45p’に結合す
るPチャ老ルトランジスタ54a、54a’へ一54n、54n’を具え、更に
データ人力57a〜57nの制御の下でそれぞれの主ビットライン44a、44
a’〜44n、44n’をそれぞれの信号ビットラインン45a、45a’〜4
5p、45p’に結合するNチャネルトランジスタ56a、56a’ 〜56n
、56n ’ も具えている。
以下の動作の説明から明らかとなるように、第1結合手段46はアイドル動作中
及び読出動作中主ビットラインをVDDに結合し、書込動作中上ヒッ1−ライン
対の少な(とも一つをV。から切り離す。第2結合手段47はアイドル動作中信
号ビットラインを接地点に結合し、読出動作中及び書込動作中信号ビットライン
を接地点から切り離す。第3結合手段48は読出動作中及び書込動作中主ビット
ラインを信号ヒツトラインに結合し、アイドル動作中主ヒツトラインと信号ビッ
トを互いに切り離す。
特に読出動作中Pヂャネノ1N・ランジスタ54か主ビットラインを信号ビット
ラインに結合し、書込動作中Nチャネル1〜ランジスタ56か主ビットラインを
信号ヒ/トラインに結合する。
ランダムアクセスメモリの動作
ランダムアクセスメモリ40(図4)の動作を以下に詳細に説明する。最初にア
イドル状態について説明し、次いて読出状態及び書込状態について説明する。
アイドル状態では、低論理レベルか第1結合手段46のゲート51に供給され、
全ての1・−ランジスタ49かターンオンして主ビットライン44に電源7πE
EレヘルVDll+を供給する。同時に、高論理レベルか第2結合手段47の入
力端子53に供給され、4この結合手段かターンオンして全ての信号し一ツトラ
インを接地点に結合する。更に高論理レベルか第3結合手段の入力端子55に供
給されると共に低論理レベルかこの結合手段の入力端子57に供給され、I・ラ
ンジスタ54及び56かターンオフして主ビットライン44を信号ピットライン
45から切り離す。従って、全ての信号ヒツトライン45が接地電位になるため
1、全てのDLIIOか第3状態、即ちアイドル状態になり、全ての出力27及
び27′か接地電位になる。アイドル状態中この回路は何の電力も消費しない。
読出動作中は行デコーダ43かワードライン42 a −−−−−42mの一つ
を選択して特定の行のRAMセル4Iをアクセスする。更に低論理信号か入力端
子53に供給され、第2結合手段47かターンオフして信号ピットライン45を
接地点から切り離す。このとき接地点から切り離されるが、信号ピットラインの
容量か信号ヒツトラインをほぼ接地電位に維持する。更に低論理信号かゲート5
1に維持され、主ビットラインがV DDに結合されたままにする。更に列デコ
ーダ(図4に示してない)が読出すべき列に応して入力端子55a〜55nの選
択した一つに低論理レベルを供給する。これによりトランジスタ対54゜5・1
′かターンオンして、関連する主ビットラインと信号ピットラインンとの間に電
流か流れる。
FET54は電流制御装置として接続され、これを流れる電流はそのソース電圧
により制御される点に注意されたい。従って、高電圧にある主ピットラインの方
か低電圧にある主ビットラインよりも大きな電流を発生(1,て信号ピットライ
ンをプルアップする。選択されたRAMセルの電流は主ビットライン44゜44
′の一方又は他方を放電しようとするため、選択されたRAMセルの状態に応じ
て主ピットライン44.44’の一方の電圧か他方の電圧より高速にV DT+
から低下する。選択された主ヒッ1−ライン対44.44’ と信号ピットライ
ン45.45’との間に電流が流れ、信号ビットライン対45.45’の電圧上
昇に差を生じる。信号ピットライン45.45’の一方又は他方の上昇電圧かD
L I 10のしきい値を越えると、DLIの出力は急速に“1”又は”0”に
ラッチされる。換言すれば、出力27か高論理レベルになり、出力27′か低論
理レベルになるか、出力27′が高論理レベルになり、出力27が低論理レベル
になる。
後に詳述するように、全てのDLIの出力27は一緒にゲーI・(ORゲート)
することができる。その理由は、駆動されてない全てのDLIは第3状態にある
ためである。従って、後に詳述するように、駆動されたDLIの出力を続出レジ
スタに入れ、チップ出力として供給することかできる。
DLIかラッチされ、データか読み出されると同時に、MOP入力28(図1)
か低論理信号で駆動されてDLIが直ちにそのアイドル状態に戻ることによりR
AMがアイドル状態に急速にリセットされる。同時に、データが読み出されると
同時に、高論理信号か入力端子53から供給され、第2結合手段か再び駆動され
て信号ピットラインを接地点に結合すると共に、高論理信号が入力端子55に供
給され、主ビットライン44.44’を信号ビットラインン45.45’から切
り離す。斯かる後にMOP入力28が再び高レベルにされ、第2プルアップ回路
29が不作動になる。これはこの時点ではDLIがリセット状態にあるためであ
る。読出動作後にRAMをリセットさせる制御回路の動作については後に詳述す
る。
上述の説明から、読出動作は自己同期であるとみなせる。換言すれば、データの
読み出し終了と同時に、RAMがリセットクロックパルスを必要とすることなく
アイドル状態に自己リセットする。従って、クロック制御の要件により速度が犠
牲になることかなく、高信頼度のデータ読み出しと矛盾することなく動作をでき
るだけ高速に生じるさせることができる。更にDLIは高速度での高信頼度のデ
ータ読み出しを提供するため、RAM40の高速動作を得ることかできる。
書込動作においては、列デコーダが入力端子51a〜51nの選択された一つに
高論理信号を供給して関連する第1結合手段46を不作動にし、関連する主ビッ
トライン対44.44’をV DDから切り離す。同時に高論理信号を入力端子
57a〜57nの選択された一つに供給して選択された主ビットライン44.4
4’を対応する信号ビットライン45.45’に結合する。信号ピットライン4
5.45’の一方を低レベルにクランプさせ、選択された主ビットラインの一方
を接地電位にさせる。
これにより選択されたRAMセルの一端を接地電位にさせ、他端を上昇させて選
択セルにデータを記憶させる。書込動作中はトランジスタ54をオフに維持する
と共に、トランジスタ52をターンオフさせて信号ピットラインを接地点から切
り離す。
書込動作か満足に実行された後、書き込まれたデータが関連するDLIにより自
動的に検出されると共に読出動作につき述へたようにリセットされる。書込動作
後にRAMをリセットさせる制御回路の動作については後に詳述する。
本発明のRAMの全体的な動作を説明したが、以下にRAMの動作を制御する回
路の詳細について説明する。
続出及び書込制御回路
図5には、P個の信号ビット対45a、45a’ 〜45p。
45p′をDLlloa−10pにそれぞれ結合すると共に各DLIの出力27
.27’をデータ出力レジスタに結合する回路の回路図が示されている。信号ビ
ットライン対45a、45a′〜45p、45p’を接地電位に基準化する回路
も、選択されたRAMセル41に所定の信号ビットライン対から書き込まれる2
進値を制御する回路と一緒に示されている。
図5につき説明すると、DLIIOの出力端子27.27’、例えはDLllo
pの出力端子27p、27p’の各々をP−人力コンプリメンタリ論理入力並列
クロックORゲート61゜61’ (CLIP−CORゲートとも称す)に結合
する。CLIP−CORゲートは同時係属出願出願第07/648219号、名
称「コンプリメンタリ ロジック インプット パラレル(CLIP)ロジック
サーキット フ了ミリイ」 (発明者のアルバート ダブリュ ビナルから本
出願人に諌渡されている)、に詳細に記載されており、その記載を参照されたい
。
慣例の縦続接続ORゲートを用いることもできるが、上記の同時係属出願に記載
されているように、単−CLIP−CORゲートは多数の入力を高速度及び低電
力で処理することかできる。
図に示すように、他のDL1回路10+〜10.−1の出力27I〜27−1及
び27′、〜 27’、−、はこれらのCLIP−CORゲートの他の入力端子
を駆動する。各CLIP−CORゲートの論理出カフ8.78’は結合トランジ
スタ63.63’を介して、■対の交差結合コンプリメンタリインバータから成
る転送メモリ(TRAM)出力セル62の入力端子を駆動する。図に示すように
、DLIlOpの出力27pが高レベルである場合には、Nチャネルトランジス
タ63がターンオンされ、TRAMセル62の左側か低レベルに駆動される。
また、DLllopの出力27′が高レベルである場合には、CLIP−COR
ゲートを経てNチャネルトランジスタ63′かターンオンされ、TRAMセル6
2の出力が高レベルになる。
CLIP−CORゲート61.61’へのクロック人カフ5゜75′については
図7と関連して後に説明する。ORゲート61.6ビの出カフ8.78’は後に
述へるように、図7の回路88をリセットさせるためにライン77.77’にも
供給する。
図に示すように、T R,A Mセル62の出力端子64を4つの段を有するリ
ングセグメントバッファ65に結合して、TRAN4セル出力かオフチップ又は
オンチップ負荷容量を規定の電圧上昇及び遅延時間で急速に駆動し得るようにす
る。リングセグメントバッファは発明者のアルバート ダブリュ ビネルから本
出願人に壌渡された[ハイスピード ロジック アンド メモリ )了ミリイ
ユージング リング セグメント バッファ」なる名称の米国出願第07/49
7103号(米国特許第5030853号)に記載されており、その記載を参照
されたい。リングセグメントバッファ65の出力端子66はメモリアレイのディ
ジタルデータ出力端子である。
従って、読出動作時に一つのDLIの一つの出力か関連する信号ピットラインの
電圧上昇差の関数として高レベルになる。
これによりORゲート61の一つの入力又はORゲート6ビの一つの入力か高レ
ベルになる。そしてORゲート61.61’の出カフ8又は78′の一方が高レ
ベルになり、TRAM62をセット又はリセットさせる。そしてTRAM62の
出力がリングセグメントバッファ65を駆動し、高又は低データ出力を出力させ
る。リングセグメントバッファ65はチップ選択信号で制御されるトライステー
トドライバとして構成して複数のRAM出力を単一バスに収容させることもてき
る。
図5につき更に説明すると、RAMかアイドル状態のときは、MOP入力28か
低レベルで、コンプリメンタリインバータ69の出力53を高レベルにするため
にトランジスタ52p、52p′のゲートが高しベになる。インバータ69内の
トランジスタのゲート入力端子はMOP入力28により駆動される。MOP信号
の発生については後に詳述する。MOP入力28がない場合には、全ての信号ビ
ットライン対の各ビットラインがトランジスタ52.52’により連続的に接地
電位に基準化される。電圧基準化はMOP入力か駆動されるときにのみ終了する
。
書込インバータ中、トランジスタ67.67’が選択されたRAMセルに書込ま
れる2進状態を制御する手段を提供する。
RAMセルの選択は選択されたワードライン42と選択されたヒツトライン対4
5との交点て生ずる(図4)。トランジスタ67.67’のゲート入力端子は論
理ANDゲート(図示せず)を経て、図6につき後述する2進データ入力レジス
タの“l”及び“0”出力端子にそれぞれ接続する。
書込みインターバル中、トランジスタ71のゲート入力68が高レベルにされ、
これによりトランジスタ67及び67′間の共通ソース接続点を接地電位にクラ
ンプする。トランジスタ71は、トランジスタ67又は67′のどちらにゲート
電圧か供給さオ]るかに!、+’、:Lyて、(N号ビットライ:)対の一方又
は他方のピッl−ラインをt妾1if!、、r#、にり−7ンンブすることかで
きる。データ入力1/ジスタか2進値“じを含む場合には−、1〜ランジスタロ
7及び71が導通し2、信号ヒ“ンI−ライン対のビットライン2oを接地点に
クランプする。同時に、信号ビットライン対のビットう・イン20′は接地点に
クランプされない。データ入力lノジスタかトランジスタロ7′のゲートに高レ
ベル電圧を、トランジスタ67のゲートに低レベル電圧を供給する場合には反対
の状態か生ずる。
図6はデータ入力レジスタ7oを示す。図に示すように、RAMアレイのデータ
入力端子76を転送メモリ出力セル73に結合し、その“0”出力端子を第1リ
ングセグメントバツフア74に結合すると共にその“l“出力端子を第2リング
セグメントバツフア74′に結合して、図5の入力端子72.72’に結合され
る“0“出カフ2′又は“1“出カフ2を発生させる。リングセグメントバッフ
ァは前述の米国特許第07/497.103号に記載されている。
このバッファは所定の負荷を所定の立上り時間及び最小の遅延で駆動することか
できる。
データ入力レジスタ回路70は遅い立上り時間の入力を速いvll−り時間の真
及び補数出力に、最小の遅延で変換することができる。従−)で、図6の回路は
遅い立」−り時間のRAM(例えばアl” l/ス入力又は選択入力)をRAM
アレ、イ用にバッファするのにも使用することかできる。
書込動作を再び図4を参照して更に説明する。特定の主ピッ[・ライン44.4
4’かビットラインデコーダにより駆動されているものとする。このビン1−ラ
イン対のトランジスタ49゜49′が、書込サイクル中その入力+=T−5iが
ピッI〜ラインデコーダにより駆動されてターンオフされる。同時に、このビッ
トライン対の結合トランジスタ56.56’かターンオンされる。信号ビットラ
イン対45.45’の一方又は他方のラインがデ・−夕入カレジスタによりトラ
ンジスタ67.67’ (図5)を介して接地点にクランプされる。、二のとき
関連するトランジスタ5f3.56’ (図4)が一方の主ビットライン44.
44′を接地電位へプルダウンさせる。クランプされなかった信号ビットライン
の電圧はこの電圧と主ヒツトラインにおける電圧降丁との和か電源電圧VDDに
等しくなるまで急速に上昇する。
RAMセルはクランプされなかった信号ビットラインの電圧の上昇が主ビット電
圧の低下に等しくなるよう設計するのが好ましい。
書込みサイクル中、m個のワードライン42の一つも行デコーダ43(図4)に
よりタン−オンされ、ゲート電圧をRAMセルのパストランジスタに供給する。
これにより選択されたRAMセルのパストランジスタが主ヒツトラインの電位を
RAMセル内の共通信号点に結合する。書込み中、接地電位近くに駆動された主
ビットラインか選択されたRAMセルの状態をセラ1へする。選択されたRAM
セルの状態がセットさると、後述するMOPゲー 1・信号か書込みゲート信号
68(図5)と−緒に終了すると共に、トランジスタ49.49’がターンオン
されて主ヒツトライン44.44’を電源電圧V DDに再充電する。
同時に、図5のトランジスタ71かターンオフされ、トランジスタ52.52’
がターンオンされて両信号ビットライン45゜45′を接地電位に復帰させる。
書込みインターバルにおいて、クランプされなかった信号ピッl−ラインの」1
昇電位は、関連するDLIをこの信号電圧がDLIのしきい値を超える瞬時にこ
の信号電圧に急速に応答させる。RAMセルに書込まれた2進状聾を、読出動作
につき子連(、またように、更に出力TRAM62 (図5)に転送し、出力端
子66に供給して誤り検出機能を実行させることができる。当業者てあれは、書
込動作中に選択されたRAMセルに書込まれた信号電圧の同時読出しにより外部
クロック制御の必要なしにRA Mに書込動作を終了させることかできる。書込
又は読出動作後のRA Mのリセットについては後に詳述する。
メモリ動作(MOP)タイミング制御
図7にはメモリ動作(〜10P)と総称する続出及び書込み動作のタイミングを
制御する回路が示されている。この回路は上述したRAM構造の種々の部分で使
用されるMOP信号を発生する。後述するようにMOP信号の活性化は続出又は
書込動作を開始させ、MOP信号の非活性化は読出又は書込み動作を終了せる。
内部MOP信号を発生させ、この信号を続出及び書込動作のタイミング制御に用
いることにより、メモリ動作は外部クロックと無関係になる。システム電力はM
OPインターバル中のみ消費され、主としてスイッチング電力に関係し、即ち容
量×電圧の2乗×スイッチング周波数に比例する。MOP信号かオフのとき、シ
ステムにより消費される電力はトランジスタリーク電流のみになる。メモリか読
出または書込モードで動作していないときは、チップ選択か活性であるかないか
と無関係に、システム内のとの回路もスタンバイ電力を消費しない。これにより
低電力、高速度のメモリが得られる。
更に、メモリは続出及び書込み動作用の自分専用のタイミング信号を生起するた
め、メモリ内の全てのタイミング及び論理機能が自動的に温度補償され、RAM
を広い温度範囲に亘って高信頼度に動作させることができる。高温度では、トラ
ンジスタの電流可能出力の減少により最大アクセス速度か室温値より低化する。
低温度では、トランジスタの電流可能出力の増大により最大アクセス速度か室温
値より増大する。
図7を参照するに、読出/書込操作タイミング回路8oは、周知の設計の1対の
交差結合インバータ及び1対のトランジスタを有するTRAMセル82により制
御する。アドレス変化検出装置か入力アドレスの変化を検出する際入力部85に
アドレス変化検出クロックパルスか発生すると、TRAMセルはターンオンしそ
の出力部83が高レベルになる。チップ選択遷移がアクティブになることまたは
書込イネーブル遷移がアクティブになることか図8に関連して説明されるTDL
Uによって検出されると、TRAMセルは同様にターンオンする。アドレス変化
検出装置は図8に関連して説明する。
RAMセル82の出力部83をリングセグメントバッファ86に結合し、その出
力部を一群のリングセグメントバッファ84に結合する。これらリングセグメン
トバッファは、ビット及びワードアドレス復号化ドライバ及びDLI検出装置の
ようなシステム論理セル及びクロックラインと関連する全負荷容量を駆動する機
構を構成する。これらリングセグメントバッファは、後述するように適切な遅延
を与えてRAM中の種々の内部回路を同期させる。
図7に示すように、5個の遅延リングセグメントバッファ84a〜84aを用い
るが、他のメモリアーキテクチャにおいては別の数のリングセグメントバッファ
を用いることもできる。
リングセグメントバッファ84a及び84bを用いる−次ピットライン対用のビ
ットデコーダ(図示せず)をクロック動作させ、リングセグメントバッファ84
c及び84dを用いる行デコーダ43(図4)をクロックする。各リングセグメ
ントバッファ84a〜84dの入力段は2個のCMO3NANDゲートを具える
。このNANDゲートの入力ゲート電極はmビットワードレジスタ及びnビット
アドレスレジスタの高次ビットの適切な出力により駆動する。他の入力部はMO
PORゲートり駆動する。このNANDゲートによりRAMの行及び列選択の総
数を少なくとも2個の半部にセグメント化する。第1半部はm/2個の低次アド
レス及びn/2個の高次アドレスを含む。
従って、低次グループ選択をアドレス指定するとき高次グループをクロックする
ことが阻止され、この逆の関係についても同様に適用される。この操作により、
続出又は書込メモリサイクル中において不要なスイッチング電力の消費が除去さ
れると共にクロック駆動回路の設計を簡単化することができる。しかしながら、
ワード及びビット復号化機能は必ずしもグループに分割する必要がないものであ
ると理解されるへきである。
遅延リングセグメントバッファ84eの出力をDL1入力部28(図1及び図5
)及びCLIP−COR回路75.75’のクロック入力部(図5)に供給する
。従って、アドレス変化時からその定めた時間期間が検出された後、D′LI入
力部28か起動しCLIP−CORゲートにクロックパルスか供給される。MO
P入力28を図1のDLIIOに供給することにより、DLIは第2のプルアッ
プ回路29.29’からの干渉を受けることなく一方又は他方の2進状態に直ち
にラッチされる。
MOP入力をCLIP−CORゲート75のクロック入力部に供給することによ
り、CLIP−CORゲートの出力を同期させるクロックパルスが発生する。
図7を参照するに、2個の入力CMO3ORゲート88はP入力CLIP−CO
Rゲート61.61’の出カフ7.77′により駆動する(図5)。このORゲ
ートのリセット出力81によりTRAM82をリセットし、これにより各リング
セグメントバッファの予め定めた遅延の後各リングセグメントバッファ84をリ
セットする。RAMセルが読み出された後(続出サイクルの期間中又は書込サイ
クルの終端時のいずれが)、一方又は他方(7)P入力CLIP−CORゲート
61,6ビ(図6)が出力部71又は71′に高論理電圧を出方し意図した操作
の終了を信号で示す。すなわち、DLIは、読み出されたビット値又は書き込ま
れたビット値を適切に記憶して書き込か行われていることを確認する。この操作
が生ずると、MOPORゲートはや必要でなくMOPゲートリセットドライバ8
8の動作により自動的に終了する。全てのクロックトライバはリングセグメント
バッファ84の伝搬遅延時間中に順次閉じる。
特に、リングセグメントバッファ84a及び84bはビットデコーダを閉じ、リ
ングセグメントバッファ84c及び84dはワードデコーダ43を閉じる(図4
)。リングセグメントバッフy84cはCLIP−CORゲート61,61’
(図5)を閉じるMOP信号を終端させると共に第2のプルアップ回路29.2
9’ (図1)によりDL I 10を直ちにそのリセット状態に移行させる(
両方の入力部を接地電位に移行させる)。
これにより、記憶動作(続出又は書込)は自動的に終了する。
上述した説明より、MOPの閉成は読出又は書込機能の完了かDLIによって検
出された後にだけ生ずるので、MOPゲート発生器のフィードバック閉成制御は
RAMが受ける広範囲に亘たる熱的環境条件に自動的に適合する。換言すれば、
MOPゲートは、アドレス変化、チップ選択又は書込イネーブルのいずれがか検
出された場合に初期化され、続出又は書込操作が開始され一旦適切な続出又は書
込機能が完了すると自動的に終了することを指示する。書込機能又は読出機能の
いずれも不要の場合、MOPORゲートオフレ、変化検出器の出力により再びタ
ーンオンするまでオフ状態に維持される。アドレス変化検出器の動作は図8と関
連して後述する。
アドレス変化検出装置
一般的に、ランダムアクセスメモリは少なくとも1個の入力アドレスヒツトの変
化を検出することによりメモリ動作(すなわち、読出動作又は書込動作)を開始
することかできる。通常のアドレス変化検出装置では、入力アドレスの変化を検
出するのに必要な時間はメモリサイクル時間を顕著に遅らせてしまう。
本発明では、改善されたアドレス変化検出装置により入力アドレスの変化を最小
時間で検出することかできる。この検出装置は図8に示す遷移検出論理ユニット
(TDLU)を用いる。TDLUの説明に先たって、通常のアドレス変化検出装
置について説明する。
通常のアドレス変化検出装置に必要な3個の基本的な素子かある。第1の素子は
、入力アドレスビットの立ち上がり時間を増大させるために用いるラッチである
。m行n列のメモリを用い場合、m十n個のラッチかm+n個のアドレスヒツト
の比較を行なうのを補償するためにm+n個のラッチ全体が必要である。通常の
アドレス変化検出装置の第2の基本素子は各ラッチ用の排他的OR回路である。
この↑JF他的OR回路は、以前のアドレスビットと現在のアドレスピットとか
相異するときはいつても出力を発生する。これら排他的ORゲートの全てが一緒
になってOR回路を形成し、排他的ORゲートのいずれかが高レベルの場合高論
理レベルを発生する。これにより、アドレス変化か検出される。
共にOR機能化される多数の入力があるため、入力アドレスの変化の検出におけ
る遅延の大部分は上述した排他的ORゲートおよびOR論理回路に起因する。例
えば、64にビットのRAMの場合アドレスビットの総数は16であり、256
にピッ)RAMの場合アドレスビット(m+n)の総数は18に等しい。通常の
CMOSゲートを用いる場合、16又は18人力ORゲートの機能を呈する縦続
接続CMOSゲートが必要となる。
通常の3人力CMO3ORゲートを用いる場合、18個のOR入力に対して9−
ORゲートツリー構造が必要である。このツリー構造の第ルベルにおいて6個の
ORゲートが18個の入力の全てを受信する。3個のゲートの各グループの出力
が第2レベルのORゲートに供給される。第2のレベルで2個のORゲートを用
い第ルベルからの全ての6個の出力を受信する。最終的に、第3のレベルにおい
て1個のORゲートにより2個の第2レベルのORゲートの出力を結合する。こ
の論理ツリー構造を通過する伝搬遅延時間は長すぎ、しかもこの機能を達成する
ために多くのトランジスタを必要とする。
図8を参照するに、本発明のアドレス変化検出装置90を示す。アドレス変化検
出装置はm+n個の遷移検出遅延ユニット(TDLU) 92 a 〜92 n
を有する。各アドレスピy l= 91a〜91nを各遷移検出遅延ユニット9
2a〜92nに対する入力信号として供給する。遷移検出遅延ユニット92a〜
92nの各出力を単−m+n入力相補論理入力並列(CLIP)0Rゲ−1−1
02に対する入力どして供ヰ合する。CLIP ORデーl−102の出力部8
5から図7のMOP発生回路80に供給されるアドレス変化検出信号を供給する
。CLIP OR回路102の構成及び動作は前述した特許出願第07/648
219号に記載されている。
各T L’) L、 U 92は、ぞの入カアトレスライン91にアドレス遷移
が検出されたどきクロックパルスをCLIP ORゲート102の入力部に供給
する。1のTDLUをチップ選択ラッチに結合し、lのTDLUを書込イネーブ
ルラッチ(図示せず)に結合する。これらの出力もCLIP ORゲート102
に入力する。TDLUの基本素子はラッチ94a〜94nであり、これらラッチ
の論理状態はRAMチップのアドレス入力部に接続した単一人力信号ライン91
a〜91nにより制御する。これらのラッチの1及びOの出力95a〜95m及
び95a′〜95n’は、入力信号91の遷移が発生したとき直ちに切り換わり
入力信号の真(1−ウルー)及び補数(コンブリメント)の関数を出力する。同
一のリングセグメントバッフ796a〜96n及び96a′〜96n′をラッチ
94a〜94nの真の出力部95a〜95n及び補数の出力部96a′〜96n
′に結合する。図8に示すように、リングセグメントバッファ96は反転遅延リ
ングセグメントバッファ(R3B−I)を構成する奇数の段を有する遅延リング
セグメントバッフアとする。この遅延リングセグメンI・バッファの構成及び動
作は特許出願第07、/497103号に記載されている。この特許出願に記載
されているよ・)に、このリングセグメントバッファの遅延特性は、リングセグ
メントバッファインバータを構成するために用いたPチャネル及びNヂャネルト
ランジスタに対するチャネル長の特性選択により制御される。リングセグメント
バッフ7・の出力部及びラッチの出力部+、t、図8に示1ように、縦続接続し
たNANDゲー198a−98nにそれぞれ接続してTDK−U92a〜92n
の出力部93a〜93nを構成する。
図9はTDLU92の別の構成を示す。この変形例では偶数のインバータ段を構
成する非反転遅延リングセグメントバッフ了を用いる。ラッチの電力部95+
95’はリングセグメントバッファの出力部に対して交差結合して縦続接続した
NANDゲート98に適切な入力信号を供給する。図1.0は入力アドレスピッ
l−91と図8又は図9のTDLU92,92’の各々の出力との間の関係を示
す。図示のように、アドレスビット91の正の遷移及び負の遷移により出力部9
3に予め定めた時間期間のクロックパルスが発生する。ラッチの出力部の遷移検
出の結果としてのクロックパルスの期間は、リングセグメントバッファ96に対
して設計された時間遅延により制御される。
図11A及び図11Bは図8のTDLU92の真理値及び図9のTDLU92’
の真理値の表をそれぞれ示す。図11A及びIIBを参照するに、両方のTDL
Uの構成により同一の入力関数に対して同一・の出力関数を発生する。
本発明のアドレス変化検出装置は構成が簡単であり入力電圧関数の変化を検出す
るに必要な伝搬遅延時間をほぼ除去し7、しかも高速計算機の設ii’l思想に
対して広範な機能的な用途を有している。いうまでもなくTDLU技術は温度効
果に対するMOPゲート発生器の要求に自動的に適合する。
図示の、ように−緒になって図12を構成する図12A及び図12Bは図8のア
ドレス変化検出回路線間を示す。図示のように、TRAM92はラッチ94及び
3段(反転)リングセグメントバッファの対96.96’を含む。相補論理入力
並列NANDゲート99.100及び1.01も示す。チャネル長が等しいもの
どじ、各トランジスタの相対的なチャネル幅は各トランジスタの範囲内のものと
して示す。
遷移検出遅延ユニット92からの出力信号は多重人力CL、IP ORゲート1
02への入力として供給する。他の遷移検出遅延ユニットからの対応する出力信
号もCLIF ORゲート!02への入力として供給する。チップ選択人力10
3もCLIP ORゲートへの入力として供給されるので、CLIPORゲート
102の出力85は、アト1./ス変化か検出されRAMチップか選択されると
きはついでも高論理レベルとなる。
RAM動作のタイミング
本発明の個々の構成素子及び詳細な動作について説明したが、図13のタイミン
グ線図に関連してメモリタイミングの概要について説明する。図13の時間軸は
n秒であり、その値は本発明のRAMのシュミレーションに基いており、FET
は0. 8μmのグランドルールを用いて作成した。
タイミング線図は、図8の入力アドレス91に変化か生ずる零に等しい時間から
スタートする。入力アドレスにおける変化か検出され、図8のアドレス変化検出
ユニットの出力85は11n秒後に発生する。この出力は図7のタイミング回路
80に供給され、リングセグメントバッファ841の出力部から約1゜75n秒
後にMOP信号を発生する。約3.5秒経過時に、ピントデコーダ及びワードデ
コーダか図7のリングセグメントノくソファ84a〜84dの出力を介してクロ
ック差動される。従って、続出又は書込期間は、入力アドレスの変化時から約3
゜5n秒後に開始する。
ちょうど5n秒後にDLIに出力か発生(15、その後直ちに図7のMOPリセ
ット信号81か発生する。続出/書込期間の開始後約2.7n秒で図5のデータ
出力信号66か発生する。リセット信号はリングセグメントバッファ84a−8
41を5n秒と6n秒の間で伝搬して図5のCLIP−CORゲート75.75
’をターンオフすると共にMOP入力28を介してDLIの第2のプルアップ回
路を誘起させる。従って約7n秒後に入力アドレスの新しい変化に基いて新しい
続出/書込ザイクルが開始する。
本発明のランダムアクセスメモリは“パース書込”と称せられる特有な書込モー
ドで動作することもできる。このバースト書込は、書込イネーブルかアクティブ
になり、チップ選択(103、図12)かアクティブになり、並びに遷移検出遅
延ユニット出力か検出されたアドレス変化でメモリサイクルを開始すると共にD
LI出力がMOPORゲート端させることにより達成される。このバースト書込
サイクルを有効に利用してメモリ全体の全て又はその一部を最小の時間で最小の
電力消費で十分にロードすることかできる。
一次ビットラインと信号ビットラインとの間の改善された結合図4A及び図4B
のメモリアーキテクチャは、ゲート人力51の制御のもとて一次ビットライン4
4をV d dに結合する第1の結合手段49を含んでいる。第3の結合手段4
8は少なくとも1個のビットライン対44を各信号ビットライン対45に結合す
る。第1及び第3の結合手段は一次ビットライン44の反対側の端部に位置する
。特に、各−次ビットラインは、信号ビットラインと相対的に近接する一端と信
号ビットラインと相対的に遠く離れた他端とを含んでいる。第1の結合手段は−
次ビノドラインの対向する端部(相対的に遠い側)に位置し、第3の結合手段は
一次ビットラインの信号ビットラインと隣接する一端(相対的に接近した例)に
位置する。
図4A及び図4Bの構成において、第1の結合手段を遠く離して位置決めするこ
とはRAMの性能を低下させるおそれがあることが判明している。特に、第3結
合手段の性能は一次ビットライン44の電気抵抗により低下するおそれがある。
第1の結合手段49が一次ビットラインの対向端部に位置する場合、ブツシュア
ップトランジスタはオンに維持され第3の結合手段の通過トランジスタ54のソ
ース電圧を制御するように作用する。これらの通過トランジスタは一次ビットラ
インからの電流をを一方の信号ビットライン対45へ切り換える。移動電量の量
はソース電圧か増大するに従って減少する。第3結合手段のPチャネルトランジ
スタ54のソース電圧の差は信号ビットラインを流れる電流の差動成分であると
考えられる。この差動電流成分はデータ続出動作中に選択されたRAMセルの結
果として一次ビットラインの一方の側又は他方の例からグランドに流れる電流に
よって発生する。シャ1−ルミ流中の差はDL I 10によって検出され選択
されたビットラインの電圧ランプアップ速度の差と考えられる。
図4の第1の結合手段か遠く離れて位置することにより、シャトル電流を一次ヒ
ットライン49に流すことができる。しかしなから、このシャトル電流により、
−次ビットライン49の抵抗に起因して第3の結合手段のトランジスタ54のソ
ース端子に別の電圧降下が生じてしまう。この別の電圧降下によりシャトル電流
か減少し、これにより信号ビットラインのラインアップ時間か増し、これにより
選択されたRAMセルの状態検出が遅延される。
さらに、製造上の欠陥により各メインビット対の一方のメインビットラインの抵
抗に顕著な不平衡が生ずるおそれがある。
この抵抗不平衡により、DLIによって検出される偽似信号の確立か増大するお
それもある。最後に第1の結合手段49を遠く離して位置させるためには、各−
次ビットライン対44の長さに亘って導体を形成して書込動作で選択されたビッ
トライン対土のプルアップ電流を終端させる必要がある。換言すれば、端子51
及び57はメインビットラインの全長に亘って導体ラインを形成することによっ
て接続される。これら導体ラインはRANのレイアウトの複雑な構造に付加され
る。
図14A及び図14Bは一緒になって図14を構成し、上述した課題の全てを解
決すものであ。図14A及び図14Bに示すように、第1の結合手段49は、−
次ビットライン44の反対側の端部65に信号ビットライン45から離れて位置
するのではなく、−次ビットライン44の信号ビットライン45に相対的に近接
する一端66に配置する。第1の結合手段を一次ビットラインの一端に第4の結
合手段に接近配置することにより、ビットラインの抵抗効果か除去される。この
結果、−次ビットラインの電圧降下による減少したシャトル電流は除去され、検
出における遅延か減少する。さらに、製造欠陥の結果としての一方又は他方の一
次ヒットラインの不平衡は選択されたRAMセルから読み出したデータの正確な
検知に不利な作用を及ぼすことはない。最後に、第1の結合手段を第3の結合手
段に隣接して配置することにより、端子51及び57を短い導体線を用いて電気
的に接続することができ、この結果−次ビットラインの全長に亘って導体線を延
在する必要がなくなる。
図14に示す構成において、主ビットライン44か反対側の端部65て終端しな
いスタブ伝送ラインとなることは、当業者にとって理解さる。従って、反対側端
部65に向いて位置するRAMセルは、伝送ラインの遅延時間により一方の端部
66において直ちに検知されない。この最大遅延時間Tdは次式で与ここて、全
シャトル電流か流れる第1結合トランジスタ49の電圧差動点てあり、典型的に
は0.5ボルトである。
V d d ”電力供給電圧
C1−主ヒツトライン44の全容量
Iア、、=RANセル41の電流
R,=主ヒツトライン44の電気抵抗
主ヒツトライン対44当り256個のRAMセル41を含むRAMアーキテクチ
ャの場合、遅延時間Tdは典型な場合200P秒である。この遅延は、最悪の主
ビットライン遅延時間Taに等しい時間により第3の結合手段により選択された
トランジスタ54を起動させる前に選択されワード線42を起動させることによ
り適合させることかできる。
第1及び第3の結合手段の種々の変形例を図15〜図19に示す。図4に図示し
たように、第1の結合手段が一部ビ・ノドライン44の反対側の遠い側の端部6
5に配置できることは当業者にとって理解できることである。一方、好ましくは
、第1の結合手段は、図14A及び図14Bに示すように一部ビ・ノドラインの
一方の(近い側の)端部66に配置することができる。
第1及び第3の結合手段の別の実施例は当業者にとって容易に想到される。
図15〜図19を簡単化するため、単一の第1の結合手段46及び単一の第3の
結合手段48だけを図示する。一方、複数の第1結合手段46及び第3結合手段
48を図14A及び図14Bの手段に置換できることは当業者にとって理解でき
ることである。
図15を参照するに、図示の実施例は図14に示す第3の結合手段と同一の第3
の結合手段48を含んでいる。一方、第1の結合手段46には一対の交差結合し
たP形トランジスタ61゜6ビが加えられており、これらトランジスタの制御さ
れる電極は電力供給電圧線VDDと各−次ビットライン44.44’の一方との
間に直列に結合する。トランジスタの制aat極はそれぞれ関連する信号ビット
ライン45.45’にそれぞれ交差結合する。これらPチャネルトランジスタ6
1,6ビ及び49゜49′のチャネル長及び幅は全て同一とする。
トランジスタ61.61’は信号ビットラインからの第1の結合手段での同様な
フィードバック経路を構成して主ビ・ノドラインから信号ビットラインに切り換
えられる差動信号成分が誘導されるRAMセルをエンハンスする。このフィート
ノくツク構造の効果は、RAMセル電流に起因して信号成分の差分を増倍するこ
とになる。このフィードバックにより、フィートノく・ツクを用いない場合に切
り換えられるRAM電流の半分ではなくほとんど全てのRAMt流が差動信号と
して信号ビットラインに切り換えられる。従って、DI20によって検知される
信号が増大し、低減した電流出力の一層小型なRAMセル設計41を用いること
かできる。
このフィードバック技術は、データ書込中に選択された対の各−次ビットライン
の電圧の制御において基本的作用も果たす。
特に、フィー ドパツク電圧信号は信号ビットラインから第1の結合手段のゲー
トへ交差結合され、選択された一部ビットラインの一方を供給電圧V。に継続し
他方の選択されたメモリビットラインを接地することができる。この信号ビット
ラインから第1の結合手段へのノイードパック制御を利用する技術は、データの
選択したR、AMセルへの書き込みの信頼性を大幅に改善する。
トランジスタロ1のゲート容量に起因して信号ビットラインに別の小さな容量性
負荷か発生ずることが理解される。しかしなから、米国特許第4990974号
及び4983043号(本発明の出願人に誼渡されている)に記載されているフ
ェルミしきい値電界効果トランジスタを用いれば、この容量性負荷はほとんど無
視することができるようになる。図15の実施例は、第1及び第3の結合手段を
一次ビットラインの第1の端部に形成する最良のモードであるど現在考えられる
。
図16を参照するに、第1及び第3の結合手段の別の変形例を示す。第3の結合
手段48は図15に示すものと同一である。
一方、第1の結合手段はトランジスタ61,6ビの交差結合対だけを用い図15
のトランジスタ49,49’の必要性を除いている。この実施例は、あるRAM
アーキテクチャで必要なフィー・ドパツクよりもより多くのフィードバックを形
成する。
図17の実施例を参照するに、本例では第3の結合手段48は〔4I6のものと
同一である。第1の結合手段46は、別のPチャネルI・ランジスタロ2が付加
されて書込動作中にトランジスタ6I、6ビをターンオフできる点を除いて図1
6のものと同一である。
図18は本発明の別の実施例を示す。第1の結合手段は図14のものと同一であ
る。一方、第2の結合手段48には1対の交差結合l・ランジスタロ3,63’
が結合されて付加的フィードバックが形成されこれにより差動信号を増幅する。
図18に示すように、付加的なトランジスタはl・ランジスタ54.54’と信
号ビットライン45.45’ との間に配置することができる1、或は、図19
に示すように、交差結合したトランジスタ63.63’は第1の結合手段46と
トランジスタ54.54’との間に配置することができる。
第1及び第3の結合手段の当業者に想到される別の実施例は、第1及び第3の結
合手段を一次ビットラインの信号ビットラインと隣接する一方の端部に配置する
ことである。この場合、第1の結合手段は一次ビットラインの反対側(遠い側)
端部に位置しない。−次ピットラインの遠い側の端部を非終端伝送ラインとして
作用させることは望ましいものでないと思われるが、第1の結合手段を一次ビッ
トラインの信号ビットラインン及び第3の結合手段と隣接する端部に移動した場
合改善した性能が得られることが予期せず経験的及び理論的に見い出されている
。
好適実施例の上述した説明より、差動ラッチイングインバータ、メモリアーキテ
クチャ、続出及び書込制御回路、メモリ動作同期制御回路及びアドレス変化検出
回路をそれぞれ個別に用いて通常のランダムアクセスメモリの動作を改善できる
ことは当業者によって理解されるであろう。一方、これらの構成要素を全て一緒
に組み合せて高速且つ低消費電力の特有のランダムアクセスメモリを構成するこ
とも当業者にとって理解されるであろう。例えは、これらの回路及び0.8μm
のMO3FET技術を用いて128にビットのSR,AMアレイについてのコン
ピュータシュミレーノヨンによ第1ば、8n秒の続出又は書込サイクル時間及び
室温で125mHzでの動作において200mWの電力消費か得られる。アイド
ル時においてメモリは200μWを消費する。、二の性能はSRAM設計の技術
の現段階において何ら知られていない。0.8μmのフェルミFET技術を用い
る場合、一層小さいパワーて200 m Hgの性能か容易に達成される。
図面及び明細書には本発明の典型的な好適実施例が開示されており、特有な用語
か用いられているか、これらの用語は一般的で記述的な意味においてだけ用いた
ものであり特許請求の範囲に記載されている本発明の範囲を限定するものではな
い。
真の清: TDltl ’?2 (図8)iのA:rot−u q2′ cra
q>フロントページの続き
(81)指定国 EP(AT、BE、CH,DE。
DK、ES、FR,GB、GR,IT、LU、MC,NL、SE)、0A(BF
、BJ、CF、CG、CI、CM、GA、GN、ML、MR,SN、TD、TG
)、AT、 AU、 BB、 BG、 BR,CA、 CH,C3,DE。
DK、 ES、 FI、 GB、 HU、JP、 KP、 KR,LK、LU、
MG、MN、MW、NL、No、PL、RO、RU、SD、SE
Claims (118)
- 1.メモリの第1および第2ビットラインの信号を感知するに当たり: 各々が第1および第2基準電圧間に接続されるとともに入力端子および出力端子 を含む第1および第2相補FETインバータと; これら第1および第2相補FETインバータの各々のFETによって前記第1お よび第2基準電圧の一方に向かってスキューされるインバータ伝達関数を生ぜし め;第1相補FETインバータの入力端子を第2相補FETインバータの出力端 子に接続し、且つ第2相補FETインバータの入力端子を第1相補FETインバ ータの出力端子に接続し; 第1ビットラインを第1相補FETインバータの入力端子に接続し、且つ第2ビ ットラインを第2相補FETインバータの入力端子に接続するようにしたことを 特徴とする電界効果トランジスタ型差動ラッチングインバータ回路。
- 2.前記第1および第2相補FETインバータはそれぞれ第1導電型の少なくと も1つのFETおよび第2導電型の少なくとも1つのFETを具え;正方チャネ ル飽和電流と第1導電型の少なくとも1つのFETの幅対長さの比との積を正方 チャネル飽和電流と第2導電型の少なくとも1つのFETの幅対長さの比との積 よりも充分に大きくしてスキューされたインバータ伝達関数を得るようにしたこ とを特徴とする請求項1に記載の差動ラッチングインバータ回路。
- 3.前記第1相補FETインバータは第1導電型の第1インバータFETと、第 2導電型の第2インバータFETとを具え、第1、第2および第3FETの制御 電極を第1および第2基準電圧間に直列に接続し、第1および第2FETの制御 電極を相互接続して第1相補FETインバータの入力端子を形成し; 前記第2相補FETインバータは第1導電型の第4インバータFETと、第2導 電型の第5および第6インバータFETとを具え、第4、第5および第6FET の制御電極を第1および第2基準電圧間に直列に接続し、第4および第5FET の制御電極を相互接続して第2相補FETインバータの入力端子を形成し; 前記第3FETの制御電極を前記第4FETの制御電極および前記第5および第 6FETの一方のFETの制御電極間に接続し、前記第6FETの制御電極を前 記第1FETの制御電極および前記第2および第3FETの一方のFETの制御 電極間に接続し; 正方チャネル飽和電流と前記第2,第3,第5,第6インバータFETのチャネ ル幅対長さの比との積を正方チャネル飽和電流と前記第1および第4インバータ FETのチャネル幅対長さの比との積よりも充分に大きくしてスキューされたイ ンバータ伝達関数を得るようにしたことを特徴とする請求項1に記載の差動ラッ チングインバータ回路。
- 4.前記第1および第2相補FETインバータのインバータ伝達関数を前記第1 および第2基準電圧の一方の基準電圧に向かって対称インバータよりも2・(1 /2)以下に亘りスキューするようにしたことを特徴とする請求項1に記載の差 動ラッチングインバータ回路。
- 5.前記第1基準電圧を5Vとし、第2基準電圧を接地電位とし、前記第1およ び第2相補FETインバータによって論理状態を約1Vで切換えるようにしたこ とを特徴とする請求項1に記載の差動ラッチングインバータ回路。
- 6.各々が入力端子および出力端子を含む第1および第2プルアップ回路をさら に具え; 第1プルアップ回路の入力端子を第2相補FETインバータの出力端子に接続し 、第1プルアップ回路の出力端子を第1相補FETインバータの出力端子に接続 し;第2プルアップ回路の入力端子を第1相補FETインバータの出力端子に接 続し、第2プルアップ回路の出力端子を第2相補FETインバータの出力端子に 接続するようにしたことを特徴とする請求項1に記載の差動ラッチングインバー タ回路。
- 7.第1および第2プルアップFETをさらに具え;第1プルアップFETの制 御電極を第1基準電圧および前記第1相補FETインバータの出力端子間に接続 し;第2プルアップFETの制御電極を第1基準電圧および前記第2相補FET インバータの出力端子間に接続し;第1プルアップFETの制御電極を前記第2 相補FETインバータの出力端子に接続し; 第2プルアップFETの制御電極を前記第1相補FETインバータの出力端子に 接続するようにしたことを特徴とする請求項1に記載の差動ラッチングインバー タ回路。
- 8.各々が入力端子および出力端子を含む第3および第4プルアップ回路をさら に具え; 第3プルアップ回路の出力端子を前記第1相補FETインバータの出力端子に接 続し、第4プルアップ回路の出力端子を前記第2相補FETインバータの出力端 子に接続し;第3および第4プルアップ回路の入力端子を選択的に作動させて第 1および第2インバータの出力端子を前記第1基準電圧に強制的に向けるように したことを特徴とする請求項1に記載の差動ラッチングインバータ回路。
- 9.第3および第4プルアップFETをさらに具え;前記第3プルアップFET を前記第1相補FETインバータの出力端子および前記第1基準電圧間に接続し 、前記第4プルアップFETを前記第2相補FETインバータの出力端子および 前記第1基準電圧間に接続し;第3および第4プルアップFETの制御電極を選 択的に作動させて第1および第2インバータの出力端子を前記第1基準電圧に強 制的に向けるようにしたことを特徴とする請求項1に記載の差動ラッチングイン バータ回路。
- 10.各々が第1および第2基準電圧間に接続され、且つ入力端子および出力端 子を含む第3および第4相補FETインバータをさらに具え; 前記第1相補FETインバータの出力端子を第3相補FETインバータの入力端 子に接続し、前記第2相補FETインバータの出力端子を第4相補FETインバ ータの入力端子に接続し; 第3および第4相補FETインバータの各々のFETによって前記第1および第 2基準電圧間で対称となるインバータ電圧伝達関数を発生させるようにしたこと を特徴とする請求項1に記載の差動ラッチングインバータ回路。
- 11.前記第3および第4相補FETインバータの各々は第1導電型の少なくと も1つのFETおよび第2導電型の少なくとも1つのFETを具え、正方チャネ ル飽和電流と第1導電型の少なくとも1つのFETの幅対長さの比との積を正方 チャネル飽和電流と第2導電型の少なくとも1つのFETの幅対長さの比との積 にほぼ等しくして前記対称インバータ伝達関数を得るようにしたことを特徴とす る請求項10に記載の差動ラッチングインバータ回路。
- 12.前記第3相補FETインバータは第1導電型の第1FETおよび第2導電 型の第2FETを具え、これら第1および第2FETの制御電極は第1および第 2基準電圧間に直列に接続するとともに前記第3相補インバータの入力端子とし 、これら第1および第2FETの制御電極間の接続部を第3相補インバータの出 力端子とし; 前記第4相補FETインバータは第1電型の第3FETおよび第2導電型の第4 FETを具え、これら第3および第4FETの制御電極は第1および第2基準電 圧間に直列に接続するとともに前記第4相補インバータの入力端子とし、これら 第3および第4FETの制御電極間の接続部を第4相補インバータの出力端子と することを特徴とする請求項11に記載の差動ラッチングインバータ回路。
- 13.複数の記憶セルを具え、その各々を前記第1および第2ビットライン間の 接続するようにしたことを特徴とする請求項1,2,3,4,5,6,7,8, 9,10,11,および12に記載の差動ラッチングインバータ回路。
- 14.メモリの第1および第2ビットラインの信号を感知するに当たり: 第1導電型の第1乃至第10FETおよび第2導電型の第11乃至第16FET を具え; 第1,第13および第14FETの制御電極は第1および第2基準電圧間に直列 に接続し、第1FETと第13および第14FETの一方のFETとの制御電極 間の直列接続部によって第1ノードを規定し; 第2,第15および第16FETの制御電極は第1および第2基準電圧間に直列 に接続し、第2FETと第15および第16FETの一方のFETとの制御電極 間の直列接続部によって第2ノードを規定し; 第3および第11FETの制御電極を第1および第2基準電圧間に直列に接続し ; 第4および第12FETの制御電極を第1および第2基準電圧間に直列に接続し ; 第5および第16FETの制御電極を第1基準電圧および前記第1ノード間に直 列に接続し; 第7および第8FETの制御電極を第1基準電圧および前記第2ノード間に直列 に接続し; 第9FETの制御電極を前記第1基準電圧および前記第1ノード間に接続し; 第10FETの制御電極を前記第1基準電圧および前記第2ノード間に接続し; 第3および第11FETの制御電極を前記第1ノードに接続し; 第4および第12FETの制御電極を前記第2ノードに接続し; 第1,第5および第13FETの制御電極を前記第1ビットラインに接続し; 第2,第7および第15FETの制御電極を前記第2ビットラインに接続し; 第6および第8FETの制御電極を相互接続し;第9FETの制御電極を第2ノ ードに接続し;第10FETの制御電極を第1ノードに接続し;正方チャネル飽 和電流と前記第13,第14,第15および第16インバータFETのチャネル 幅対長さの比との積を正方チャネル飽和電流と前記第1および第2FETのチャ ネル幅対長さの比との積よりも充分に大きくし;正方チャネル飽和電流と前記第 3および第4FETのチャネル幅対長さの比との積を正方チャネル飽和電流と前 記第11および第12FETのチャネル幅対長さの比との積にほぼ等しくするよ うにしたことを特徴とする電界効果トランジスタ型差動ラッチングインバータ回 路。
- 15.各々が第1および第2ビットライン間に接続された複数のメモリセルをさ らに具えることを特徴とする請求項14に記載の差動ラッチングインバータ回路 。
- 16.第1および第2基準電圧間に設けられたメモリの第1および第2ビットラ インの信号を感知するに当たり:複数の電界効果トランジスタ(FET)を具え 、これらFETは第1および第2基準電圧間に相互接続するとともに前記第1お よび第2基準電圧以外の基準電圧に自由に接続するようにし; 前記FETは前記第1および第2ビットライン間の比較的小さな電圧差に応答せ しめるとともに所定しきい値電圧以上の電圧にあるビットラインの一方のビット ラインに応答させ、前記しきい値電圧を前記第2基準電圧よりも第1基準電圧に ほぼ接近させて第1および第2ビットライン間の電圧差の方向に依存して第1お よび第2デジタル値の一方のデジタル値を迅速に生ぜしめるようにしたことを特 徴とする信号感知回路。
- 17.前記しきい値電圧を前記第2基準電圧よりも第1基準電圧に向かって対称 インバータよりも2・(1/2)以下に亘り近づけるようにしたことを特徴とす る請求項16に記載の信号感知回路。
- 18.各々が第1および第2ビットライン間に接続された複数のメモリセルをさ らに具えることを特徴とする請求項14に記載の信号感知回路。
- 19.書込作動中2進データを記憶し、アイドル作動中記憶された2進データを 保持し、読出作動中記憶された2進データをアクセスするランダムアクセスメモ リにおいて、第1複数行および第2複数列に配列され2進数字の記憶を行うメモ リセルのアレイと; 各々が前記メモリセルアレイの各行に接続された第1の複数のワードラインと; 各々が前記メモリセルアレイの各列に接続された第2の複数の一次ビットライン 対と; 各々が前記一次ビットライン少なくとも1つの各対に接続された第3の複数の信 号ビットライン対と;各々が信号ビットラインの各対間に接続され前記メモリセ ルの選択されたメモリセルに記憶された2進数字を読出す第3の複数の感知手段 と; アイドル作動中および読出作動中前記一次ビットラインを第1基準電圧に結合す るとともに書込作動中前記第1基準電圧から前記一次ビットラインの選択された ビットラインを減結合する第1手段と; アイドル作動中前記信号ビットラインを第2基準電圧に結合するとともに前記読 出作動中および書込作動中前記第2基準電圧から前記信号ビットラインを減結合 する第2手段と;前記読出作動中および書込作動中前記一次ビットラインの少な くとも1対のビットラインを前記信号ビットライン少なくとも1対のビットライ ンに結合するとともに前記アイドル作動中前記一次ビットラインおよび前記信号 ビットラインを相互に減結合する第3手段とを具えることを特徴とするランダム アクセスメモリ。
- 20.前記第1手段は第2の複数の電界効果トランジスタ対を具え、その少なく とも1つの制御電極を第1基準電圧および前記一次ビットラインの各ビットライ ン間に接続するようにしたことを特徴とする請求項19に記載のランダムアクセ スメモリ。
- 21.前記第2の複数の電界効果トランジスタ対の制御電極を作動状態にしてア イドル作動中および読出作動中前記一次ビットラインを前記第1基準電圧に結合 するとともに前記第2の複数の電界効果トランジスタ対の少なくとも1対の電界 効果トランジスタの制御電極を不作動状態として書込作動中前記第1基準電圧か ら前記一次ビットラインの関連する対のビットラインを減結合する手段をさらに 具えることを特徴とする請求項20に記載のランダムアクセスメモリ。
- 22.前記第2手段は第3の複数の電界効果トランジスタ対を具え、その各々の 電界効果トランジスタ対の制御電極を前記第2基準電圧および前記信号ビットラ インの各々との間に接続するようにしたことを特徴とする請求項19に記載のラ ンダムアクセスメモリ。
- 23.前記第3の複数の電界効果トランジスタ対の制御電極を作動状態にしてア イドル作動中前記信号ビットラインを前記第2基準電圧に結合するとともに前記 第3の複数の電界効果トランジスタ対の電界効果トランジスタの制御電極を不作 動状態として前記読出作動中および書込作動中前記第2基準電圧から前記信号ビ ットラインを減結合する手段をさらに具えることを特徴とする請求項22に記載 のランダムアクセスメモリ。
- 24.前記第3手段は第1導電型の第2の複数の電界効果トランジスタ対を具え 、その各々の電界効果トランジスタ対の制御電極を各一次ビットラインおよび各 信号ビットライン間に接続し、さらに第2導電型の第2の複数の電界効果トラン ジスタ対を具え、その各々の電界効果トランジスタ対の制御電極を各一次ビット ラインおよび各信号ビットライン間に接続するようにしたことを特徴とする請求 項19に記載のランダムアクセスメモリ。
- 25.読出作動中前記第1導電型の前記電界効果トランジスタの少なくとも1対 の電界効果トランジスタの制御電極を作動状態にして前記一次ビットラインの関 連する対のビットラインを前記信号ビットラインの関連する対のビットラインに 結合するとともに書込作動中およびアイドル作動中前記第1導電型の電界効果ト ランジスタの制御電極を不作動状態とする手段と;書込作動中第2導電型の前記 電界効果トランジスタの制御電極を作動状態にして前記各一次ビットラインを関 連する信号ビットラインの対に結合するとともに書込作動中およびアイドル作動 中前記第2導電型の電界効果トランジスタの制御電極を不作動状態とする手段と をさらに具えることを特徴とする請求項24に記載のランダムアクセスメモリ。
- 26.前記第3の複数の感知手段の各々は電界効果トランジスタ型差動ラッチン グインバータ回路を具え、この差動ラッチングインバータ回路は: 各々が第1および第2基準電圧間に接続されるとともに入力端子および出力端子 を含む第1および第2相補FETインバータと; 第1および第2相補FETインバータの各々のFETによって前記第1および第 2基準電圧の一方に向かってスキューされるインバータ伝達関数を生ぜしめ;第 1相補FETインバータの入力端子を第2相補FETインバータの出力端子に接 続し、且つ第2相補FETインバータの入力端子を第1相補FETインバータの 出力端子に接続し; 前記信号ビットライン対の各々の各第1ビットラインを第1相補FETインバー タの各々の入力端子に接続し、且つ前記信号ビットライン対の各々の各第2ビッ トラインを第2相補FETインバータの各々の入力端子に接続するようにしたこ とを特徴とする請求項19に記載のランダムアクセスメモリ。
- 27.前記第1および第2相補FETインバータの各々は第1導電型の少なくと も1つのFETおよび第2導電型の少なくとも1つのFETを具え; 正方チャネル飽和電流と第1導電型の少なくとも1つのFETの幅対長さの比と の積を正方チャネル飽和電流と第2導電型の少なくとも1つのFETの幅対長さ の比との積よりも充分に大きくしてスキューされたインバータ伝達関数を得るよ うにしたことを特徴とする請求項26に記載のランダムアクセスメモリ。
- 28.前記第1相補FETインバータは第1導電型の第1インバータFETと、 第2導電型の第2インバータFETとを具え、第1、第2および第3FETの制 御電極を第1および第2基準電圧間に直列に接続し、第1および第2FETの制 御電極を相互接続して第1相補FETインバータの入力端子を形成し; 前記第2相補FETインバータは第1導電型の第4インバータFETと、第2導 電型の第5および第6インバータFETとを具え、第4、第5および第6FET の制御電極を第1および第2基準電圧間に直列に接続し、第4および第5FET の制御電極を相互接続して第2相補FETインバータの入力端子を形成し; 前記第3FETの制御電極を前記第4FETの制御電極および前記第5および第 6FETの一方のFETの制御電極間に接続し、前記第6FETの制御電極を前 記第1FETの制御電極および前記第2および第3FETの一方のFETの制御 電極間に接続し; 正方チャネル飽和電流と前記第2,第3,第5,第6インバータFETのチャネ ル幅対長さの比との積を正方チャネル飽和電流と前記第1および第4インバータ FETのチャネル幅対長さの比との積よりも充分に大きくしてスキューされたイ ンバータ伝達関数を得るようにしたことを特徴とする請求項26に記載のランダ ムアクセスメモリ。
- 29.各々が入力端子および出力端子を含む第1および第2プルアップ回路具え ; 第1プルアップ回路の入力端子を前記第2相補FETインバータの出力端子に接 続し、第1プルアップ回路の出力端子を前記第1相補FETインバータの出力端 子に接続し;第2プルアップ回路の入力端子を前記第1相補FETインバータの 出力端子に接続し、第2プルアップ回路の出力端子を前記第2相補FETインバ ータの出力端子に接続するようにしたことを特徴とする請求項26に記載のラン ダムアクセスメモリ。
- 30.各々が入力端子および出力端子を含む第3および第4プルアップ回路具え ; 第3プルアップ回路の出力端子を前記第1相補FETインバータの出力端子に接 続し、第4プルアップ回路の出力端子を前記第2相補FETインバータの出力端 子に接続し;第3および第4プルアップ回路の入力端子を選択的に能動化して第 1および第2インバータの出力端子を強制的に第1基準電圧に向けるようにした ことを特徴とする請求項26に記載のランダムアクセスメモリ。
- 31.各々が第1および第2基準電圧間に接続され、且つ入力端子および出力端 子を含む第3および第4相補FETインバータをさらに具え; 前記第1相補FETインバータの出力端子を第3相補FETインバータの入力端 子に接続し、前記第2相補FETインバータの出力端子を第4相補FETインバ ータの入力端子に接続し; 第3および第4相補FETインバータの各々のFETによって前記第1および第 2基準電圧間で対称となるインバータ電圧伝達関数を発生させるようにしたこと を特徴とする請求項26に記載のランダムアクセスメモリ。
- 32.前記第3および第4相補FETインバータの各々は第1導電型の少なくと も1つのFETおよび第2導電型の少なくとも1つのFETを具え、正方チャネ ル飽和電流と第1導電型の少なくとも1つのFETの幅対長さの比との積を正方 チャネル飽和電流と第2導電型の少なくとも1つのFETの幅対長さの比との積 にほぼ等しくして前記対称インバータ伝達関数を得るようにしたことを特徴とす る請求項19に記載のランダムアクセスメモリ。
- 33.前記第3の複数の感知手段の各々は:複数の電界効果トランジスタ(FE T)を具え、これらFETは第1および第2基準電圧間に相互接続するとともに 前記第1および第2基準電圧以外の基準電圧に自由に接続するようにし; 前記FETは関連する信号ビットライン対の前記第1および第2信号ビットライ ン間の比較的小さな電圧差に応答せしめるとともに所定しきい値電圧以上の電圧 にあるビットラインの一方のビットラインに応答させ、前記しきい値電圧を前記 第1基準電圧よりも第2基準電圧にほぼ接近させて第1および第2信号ビットラ イン間の電圧差の方向に依存して第1および第2デジタル値の一方のデジタル値 を迅速に生ぜしめるようにしたことを特徴とする請求項19に記載のランダムア クセスメモリ。
- 34.第1および第2p入力ORゲート回路網を具え、第1p入力ORゲート回 路網の各入力端子を前記第1相補インバータの各々の出力端子に接続し、第2p 入力ORゲート回路網の各入力端子を前記第2相補インバータの各々の出力端子 に接続し、前記差動ラッチングインバータ回路の任意のものにより第1の2進数 字を感知する際前記前記第1p入力ORゲート回路網によってその出力側に信号 を発生し、前記差動ラッチングインバータ回路の任意のものにより第2の2進数 字を感知する際前記第2p入力ORゲート回路網によってその出力側に信号を発 生するようにしたことを特徴とする請求項26に記載のランダムアクセスメモリ 。
- 35.1対の入力端子および出力端子を有するラッチ回路を具え、その各入力端 子を第1および第2p入力ORゲート回路網の各出力端子に接続し、第1および 第2の2進値の一方の2進数字をこれらp入力ORゲート回路網にラッチするよ うにしたことを特徴とする請求項34に記載のランダムアクセスメモリ。
- 36.入力端子および出力端子を有するリングセグメントバッファをさらに具え 、その入力端子を前記バッファに接続し、出力端子にランダムアクセスメモリの 読出データ出力を発生するようにしたことを特徴とする請求項35に記載のラン ダムアクセスメモリ。
- 37.前記p入力ORゲート回路網の各々は単一p入力相補論理入力並列(CL IP)ORゲートを具えることを特徴とする請求項1に記載のランダムアクセス メモリ。
- 38.第1の複数の行および第2に複数の列に配列され各々が2進数字を記憶す るメモリセルのアレイと;各々が前記メモリセルアレイの各行に接続された第1 の複数のワードラインと;各々が前記メモリセルアレイの各列に接続された第2 の複数のビットライン対と;各々が少なくとも1対のビットライン間に接続され るとともにトゥルー(TRUE)出力端子およびコンプルメント(COMPLE MENT)出力端子を有する第3の複数の感知手段と;各々が第3の複数の入力 端子を有する第1および第2のORゲート回路網とを具え;第1のORゲート回 路網の各入力端子を第3の複数の感知手段の各トゥルー出力端子に接続し、第2 のORゲート回路網の各入力端子を第3の複数の感知手段の各コンプルメント出 力端子に接続し、前記感知手段の任意のものにより第1の2進数値を感知する際 前記第1のORゲート回路網によってその出力側に信号を発生し、前記感知手段 の任意のものにより第2の2進数値を感知する際前記第2のORゲート回路網に よってその出力側に信号を発生するようにしたことを特徴とするメモリ回路。
- 39.前記各感知手段は各々が第1および第2基準電圧間に接続されるとともに 入力端子および出力端子を含む第1および第2相補FETインバータと; これら第1および第2相補FETインバータの各々のFETによって前記第1お よび第2基準電圧の一方に向かってスキューされるインバータ伝達関数を生ぜし め;第1相補FETインバータの入力端子を第2相補FETインバータの出力端 子に接続し、且つ第2相補FETインバータの入力端子を第1相補FETインバ ータの出力端子に接続し; 前記第1および第2インバータの入力端子を少なくとも1つのビットライン対間 に接続し、これら第1および第2インバータの出力端子によってそれぞれトゥル ー出力端子およびコンプルメント出力端子を形成するようにしたことを特徴とす る請求項38に記載のメモリ回路。
- 40.前記第1および第2相補FETインバータはそれぞれ第1導電型の少なく とも1つのFETおよび第2導電型の少なくとも1つのFETを具え;正方チャ ネル飽和電流と第1導電型の少なくとも1つのFETの幅対長さの比との積を正 方チャネル飽和電流と第2導電型の少なくとも1つのFETの幅対長さの比との 積よりも充分に大きくしてスキューされたインバータ伝達関数を得るようにした ことを特徴とする請求項39に記載のメモリ回路。
- 41.前記各感知手段は補FETインバータの出力端子に接続し、第1プルアッ プ回路の出力端子を第1相補FETインバータの出力端子に接続し; 第2プルアップ回路の入力端子を第1相補FETインバータの出力端子に接続し 、第2プルアップ回路の出力端子を第2相補FETインバータの出力端子に接続 するようにしたことを特徴とする請求項39に記載のメモリ回路。
- 42.前記各感知手段は端々が入力端子および出力端子を含む第3および第4プ ルアップ回路をさらに具え;第3プルアップ回路の出力端子を前記第1相補FE Tインバータの出力端子に接続し、第4プルアップ回路の出力端子を前記第2相 補FETインバータの出力端子に接続し;第3および第4プルアップ回路の入力 端子を選択的に作動させて第1および第2インバータの出力端子を前記第1基準 電圧に強制的に向けるようにしたことを特徴とする請求項39に記載のメモリ回 路。
- 43.前記各感知回路は各々が第1および第2基準電圧間に接続され、且つ入力 端子および出力端子を含む第3および第4相補FETインバータをさらに具え; 前記第1相補FETインバータの出力端子を第3相補FETインバータの入力端 子に接続し、前記第2相補FETインバータの出力端子を第4相補FETインバ ータの入力端子に接続し; 第3および第4相補FETインバータの各々のFETによって前記第1および第 2基準電圧間で対称となるインバータ電圧伝達関数を発生させるようにしたこと を特徴とする請求項39に記載のメモリ回路。
- 44.前記第3および第4相補FETインバータの各々は第1導電型の少なくと も1つのFETおよび第2導電型の少なくとも1つのFETを具え、正方チャネ ル飽和電流と第1導電型の少なくとも1つのFETの幅対長さの比との積を正方 チャネル飽和電流と第2導電型の少なくとも1つのFETの幅対長さの比との積 にほぼ等しくして前記対称インバータ伝達関数を得るようにしたことを特徴とす る請求項43に記載のメモリ回路。
- 45.前記各感知回路は複数の電界効果トランジスタ(FET)をさらに具え、 これらFETは第1および第2基準電圧間に相互接続するとともに前記第1およ び第2基準電圧以外の基準電圧に自由に接続するようにし; 前記FETはビットライン対間の比較的小さな電圧差に応答せしめるとともに所 定しきい値電圧以上の電圧にあるビットラインの一方のビットラインに応答させ 、前記しきい値電圧を前記第2基準電圧よりも第1基準電圧にほぼ接近させて第 1および第2ビットライン間の電圧差の方向に依存して、第1および第2デジタ ル値の一方のデジタル値を前記トゥルー出力端子に迅速に生ぜしめるとともに第 1および第2デジタル値の他方のデジタル値を前記コンプルメント出力端子に生 ぜしめるようにしたことを特徴とする請求項38に記載のメモリ回路。
- 46.1対の入力端子および出力端子を有するラッチ回路を具え、その各入力端 子を第1および第2p入力ORゲート回路網の各出力端子に接続し、第1および 第2の2進値の一方の2進値をこれらp入力ORゲート回路網にラッチするよう にしたことを特徴とする請求項38に記載のメモリ回路。
- 47.入力端子および出力端子を有するリングセグメントバッファをさらに具え 、その入力端子を前記バッファに接続し、出力端子にランダムアクセスメモリの 読出データ出力を発生するようにしたことを特徴とする請求項46に記載のメモ リ回路。
- 48.前記p入力ORゲート回路網の各々は単一p入力相補論理入力並列(CL IP)ORゲートを具えることを特徴とする請求項38に記載のメモリ回路。
- 49.メモリにおける読出処理のタイミングを決定するタイミングシステムが、 読出処理を開始する手段と; 制御手段であって、その複数の制御入力端子における複数の制御信号に応答して 前記メモリの読出処理を制御する当該制御手段と; 複数の遅延リングセグメントバッファ(D−RSB)であって、各遅延リングセ グメントバッファが入力端子及び出力端子を有し、この出力端子の出力がこの入 力端子の入力を予め定めた遅延後に表わし、これら遅延リングセグメントバッフ ァの前記の入力端子の各々が前記の読出処理開始手段に応答し、前記の出力端子 の各1つが前記の制御手段の制御手段の制御入力端子の各1つにそれぞれ接続さ れ、これにより、読出処理を制御するために予め決定したタイミング関係で前記 の複数の制御信号を生ぜしめるようにするこれら遅延リングセグメントバッファ と を具えていることを特徴とするタイミングシステム。
- 50.更に、読出処理が良好に行われたことを表わす指示手段を具え、前記の複 数の遅延リングセグメントバッファが前記の指示手段に応答し、読出処理が良好 に行われた後に前記の制御手段を不作動とするようになっていることを特徴とす る請求項49に記載のタイミングシステム。
- 51.前記の制御手段が少なくとも1つのワードデコーダと少なくとも1つのビ ットデコーダとを有していることを特徴とする請求項49に記載のタイミングシ ステム。
- 52.前記の制御手段が更に少なくとも1つの検出手段を有していることを特徴 とする請求項51に記載のタイミングシステム。
- 53.前記のメモリがメモリセルのアレイと、メモリセルのこのアレイに接続さ れ、前記のセルのうち選択された1つに記憶された2進データを検出する複数の 検出手段とを有し、前記の指示手段は、前記の検出手段の1つが前記のセルのう ちの選択された1つのセル内に記憶された2進データを良好に検出したことを表 わす手段を有していることを特徴とする請求項50に記載のタイミングシステム 。
- 54.前記の指示手段が複数の入力端子と1つの出力端子とを有するORゲート 回路網を具え、ORゲート回路網の各1つの入力端子が前記の検出手段の各1つ にそれぞれ接続され、前記のORゲート回路網の前記の出力端子の出力が、前記 の検出手段の1つが前記のセルのうちの選択された1つのセルに記憶された2進 データを良好に検出したということを表わすようになっていることを特徴とする 請求項53に記載のタイミングシステム。
- 55.前記のORゲート回路網が、前記の複数の入力端子を有する単一の相補論 理入力並列(CLIP)ORゲートを具えていることを特徴とする請求項54に 記載のタイミングシステム。
- 56.前記の指示手段がアドレス変更検出手段を具えていることを特徴とする請 求項49に記載のタイミングシステム。
- 57.ランダムアクセスメモリ(RAM)における書込処理のタイミングを決定 するタイミングシステムが、書込処理を開始する手段と; 制御手段であって、その複数の制御入力端子における複数の制御信号に応答して 前記RAMの書込処理を制御する当該制御手段と; 複数の遅延リングセグメントバッファ(D−RSB)であって、各遅延リングセ グメントバッファが入力端子及び出力端子を有し、この出力端子の出力がこの入 力端子の入力を予め定めた遅延後に表わし、これら遅延リングセグメントバッフ ァの前記の入力端子の各々が前記の書込処理開始手段に応答し、前記の出力端子 の各1つが前記の制御手段の制御入力端子の各1つにそれぞれ接続され、これに より、書込処理を制御するために予め決定したタイミング関係で前記の複数の制 御信号を生ぜしめるようにするこれら遅延リングセグメントバッファと を具えていることを特徴とするタイミングシステム。
- 58.更に、書込処理が良好に行われたことを表わす指示手段を具え、前記の複 数の遅延リングセグメントバッファが前記の指示手段に応答し、書込処理が良好 に行われた後に前記の制御手段を不作動とするようになっていることを特徴とす る請求項57に記載のタイミングシステム。
- 59.前記の制御手段が少なくとも1つのワードデコーダと少なくとも1つのビ ットデコーダとを有していることを特徴とする請求項57に記載のタイミングシ ステム。
- 60.更に、書込処理中に前記のRAM中に書込まれたデータを検出する検出手 段を具え、前記の指示手段がこの検出手段に応答して、書込処理が良好に行われ たことを表わすようにしたことを特徴とする請求項57に記載のタイミングシス テム。
- 61.前記のRAMがメモリセルのアレイと、メモリセルのこのアレイに接続さ れ、前記のセルのうち選択された1つに記憶された2進データを検出する複数の 検出手段とを有し、前記の指示手段は、前記の検出手段の1つが前記のセルのう ちの選択された1つのセル内に記憶された2進データを良好に検出したことを表 わす手段を有していることを特徴とする請求項60に記載のタイミングシステム 。
- 62.前記の指示手段が複数の入力端子と1つの出力端子とを有するORゲート 回路網を具え、ORゲート回路網の各1つの入力端子が前記の検出手段の各1つ にそれぞれ接続され、前記のORゲート回路網の前記の出力端子の出力が、前記 の検出手段の1つが前記のセルのうちの選択された1つのセルに記憶された2准 データを良好に検出したということを表わすようになっていることを特徴とする 請求項61に記載のタイミングシステム。
- 63.前記のORゲート回路網が、前記の複数の入力端子を有する単一の相補論 理入力並列(CLIP)ORゲートを具えていることを特徴とする請求項62に 記載のタイミングシステム。
- 64.前記の指示手段がアドレス変更検出手段を具えていることを特徴とする請 求項57に記載のタイミングシステム。
- 65.複数の2進値入力の少なくとも1つの変更を検出する入力変更検出システ ムが複数の遷移検出遅延ユニット(TDLU)を具え、各遷移検出遅延ユニット が入力端子と出力端子とを有し、各遷移検出遅延ユニットの入力端子には前記2 進値入力の1つがそれぞれ供給され、各遷移検出遅延ユニットは、前記の遷移検 出遅延ユニットの入力端子となる入力端子とトゥルー(TRUE)及びコンプリ メント(COMPLEMENT)出力端子とを有するラッチと;第1及び第2遅 延リングセグメントバッファ(D−RSB)であって、各遅延リングセグメント バッファが入力端子及び出力端子を有し、これら遅延リングセグメントバッファ が前記入力端子から前記出力端子へ予め決定された遅延を導入し、前記の第1遅 延リングセグメントバッファの入力端子が前記のトゥルー出力端子に接続され、 前記の第2遅延リングセグメントバッファの入力端子が前記のコンプリメント出 力端子に接続されているこれら第1及び第2遅延リングセグメントバッファと; 第1,第2,第3及び第4入力端子と1つの出力端子とを有する論理ゲート回路 網であって、これら第1,第2,第3及び第4入力端子が前記のトゥルー出力端 子、前記のコンプリメント出力端子、前記の第1遅延リングセグメントバッファ の出力端子及び前記の第2遅延リングセグメントバッファの出力端子にそれぞれ 接続され、前記の論理ゲート回路網の出力端子が前記の遷移検出遅延ユニットの 出力端子となっている当該論理ゲート回路網と を具えており、入力変更検出システムが更に前記複数の入力端子と1つの出力端 子とを有するORゲート回路網を具え、各前記遷移検出遅延ユニットの出力端子 が前記ORゲート回路網の入力端子にそれぞれ接続され、前記複数の入力端子の 少なくとも1つにおける入力変更が検出された際に前記のORゲート回路網の出 力端子に前記の予め決定された遅延に相当する持続時間を有する信号を化じるよ うになっていることを特徴とする入力変更検出システム。
- 66.前記のORゲート回路網が、前記複数の入力端子と1つの出力端子とを有 する1つの相補論理入力並列(CLIP)ORゲートを具えていることを特徴と する請求項65に記載の入力変更検出システム。
- 67.前記複数の入力端子がメモリの複数のアドレス入力端子を具えていること を特徴とする請求項66に記載の入力変更検出システム。
- 68.前記の論理ゲート回路網が第1,第2及び第3の2入力NANDゲートを 具え、第1及び第2の2入力NANDゲートの出力端子が第3の2入力NAND ゲートの入力端子にそれぞれ接続され、第3の2入力NANDゲートの出力端子 が前記の遷移検出遅延ユニットの出力端子となっていることを特徴とする請求項 65に記載の入力変更検出システム。
- 69.前記の遅延リングセグメントバッファ(D−RSB)が反転遅延リングセ グメントバッファであり、前記のトゥルー出力端子と第1反転遅延リングセグメ ントバッファの出力端子とが前記の第1の2入力NANDゲートの入力端子にそ れぞれ接続され、前記のコンプリメント出力端子と第2反転遅延リングセグメン トバッファの出力端子とが前記の第2の2入力NANDゲートの入力端子にそれ ぞれ接続されていることを特徴とする請求項68に記載の入力変更検出システム 。
- 70.前記の遅延リングセグメントバッファが非反転遅延リングセグメントバッ ファであり、前記のトゥルー出力端子と第2非反転遅延リングセグメントバッフ ァの出力端子とが前記の第2の2入力NANDゲートの入力端子にそれぞれ接続 され、前記のコンプリメント出力端子と第1非反転遅延リングセグメントバッフ ァの出力端子とが前記の第1の2入力NANDゲートの入力端子にそれぞれ接続 されていることを特徴とする入力変更検出システム。
- 71.立上り時間が比較的遅い2進入力信号から立上り時間が比較的早いトゥル ー(TRUE)及びコンプリメント(COMPLEMENT)2進信号を生ぜし める回路が、入力端子とトゥルー及びコンプリメント出力端子とを有するらッチ であって、このラッチの入力端子に立上り時間が比較的遅い前記の2進入力信号 が供給されるようになっている当該ラッチと; 第1及び第2リングセグメントバッファ(RSB)とを具え、各リングセグメン トバッファが入力端子と出力端子とを有し、各リングセグメントバッファの入力 端子が前記のトゥルー及びコンプリメント出力端子のうちの一方にそれぞれ接続 され、各リングセグメントバッファの出力端子が前記のトゥルー及びコンプリメ ント2進信号を比較的早い立上り時間で生ぜしめるようになっていることを特徴 とする回路。
- 72.前記のリングセグメントバッファが、前記のトゥルー及びコンプリメント 2進信号を予め定めた遅延後に生ぜしめる遅延リングセグメントバッファを具え ていることを特徴とする請求項71に記載の回路。
- 73.前記のリングセグメントバッファが反転リングセグメントバッファ及び非 反転リングセグメントバッファのうちのいずれか一方を具えていることを特徴と する請求項71に記載の回路。
- 74.前記のラッチが、交差結合された一対の相補電界効果トランジスタインバ ータを具えていることを特徴とする請求項71に記載の回路。
- 75.前記のラッチが、スタティックランダムアクセスメモリセルを具えている ことを特徴とする請求項71に記載の回路。
- 76.読出処理中記憶された2進データがアクセスされ、アイドル処理中記憶さ れた2進データがそのまま維持されるメモリが、 各メモリセルが2進数字を記憶するこれらメモリのアレイと; 読出処理を開始する手段と; この読出処理開始手段に応答し、前記アレイのメモリセルをアドレスする手段と ; アドレスされたメモリセル中に記憶された2進数字を感知する手段と; この感知手段に応答し、前記の2進数字が感知されたことを検出する検出手段と ; この検出手段に応答し、読出処理を終了させるとともにアイドル処理を開始して 自己同期メモリを得る手段とを具えていることを特徴とするメモリ。
- 77.前記の読出処理開始手段が、前記メモリヘの変更されたアドレス入力に応 答して読出処理を開始するためにアドレス変更検出手段を具えていることを特徴 とする請求項76に記載のメモリ。
- 78.前記の読出処理開始手段が、前記メモリヘのチップ選択信号に応答して読 出処理を開始するためにチップ選択検出手段を具えていることを特徴とする請求 項76に記載のメモリ。
- 79.前記の感知手段が複数の感知回路を具え、これら感知回路の各々が前記ア レイの少なくとも1つのメモリセルに記憶された2進数字をそれぞれ感知するよ うになっており、前記の検出手段が、前記複数の感知回路に応答して前記感知回 路が2進数字を感知したことを検出する手段を具えていることを特徴とする請求 項76に記載のメモリ。
- 80.前記の感知回路の各々が差動ラッチインバータ(DLI)を具えているこ とを特徴とする請求項79に記載のメモリ。
- 81.読出処理を終了させる前記の手段が前記複数の感知回路をリセットする手 段を具えていることを特徴とする請求項79に記載のメモリ。
- 82.前記の検出手段が、前記複数の入力端子を有するORゲート回路網を具え 、これら入力端子の各々が前記感知回路の各1つにそれぞれ接続されていること を特徴とする請求項79に記載のメモリ。
- 83.書込処理中2進データを記憶し、読出処理中記憶されている2進データが アクセスされ、アイドル処理中記憶された2進データがそのまま維持されるラン ダムアクセスメモリ(RAM)が、 各RAMセルが2進数字を記憶するようになっているこれらRAMセルのアレイ と; 読出処理及び書込処理のいずれか一方を開始する手段と、この開始手段に応答し 前記アレイのRAMセルをアドレスする手段と; 書込処理中アドレスされたRAMセルに2進数字を記憶し、読出処理及び書込処 理中アドレスされたRAMセルに記憶されている2進数字を感知する手段と、 2進数字を感知するこの手段に応答し、前記2進数字が感知されたことを検出す る検出手段と; この感知手段に応答し、読出処理及び書込処理を終了させるとともにアイドル処 理を開始して自己同期RAMを得る手段と を具えていることを特徴とするランダムアクセスメモリ。
- 84.読出処理及び書込処理のいずれか一方を開始する前記の手段が、前記のR AMへの変更されたアドレス入力に応答して読出処理及び書込処理のいずれか一 方を開始するためにアドレス変更検出手段を具えていることを特徴とする請求項 83に記載のランダムアクセスメモリ。
- 85.読出処理及び書込処理のいずれか一方を開始する前記の手段が、前記のR AMへのチップ選択信号に応答して読出処理及び書込処理のいずれか一方を開始 するためにチップ選択検出手段を具えていることを特徴とする請求項83に記載 のランダムアクセスメモリ。
- 86.読出処理及び書込処理のいずれか一方を開始する前記の手段が、前記のR AMへの書込イネーブル信号に応答して書込処理を開始するために書込イネーブ ル検出手段を具えていることを特徴とする請求項83に記載のランダムアクセス メモリ。
- 87.2進数字を感知する前記の手段が複数の感知回路を具え、これら感知回路 の各々が前記アレイの少なくとも1つのRAMセルに記憶された2進数字をそれ ぞれ感知するようになつており、前記の検出手段が、前記複数の感知回路に応答 して前記感知回路が2進数字を感知したことを検出する手段を具えていることを 特徴とする請求項83に記載のランダムアクセスメモリ。
- 88.前記の感知回路の各々が差動ラッチインバータ(DLI)を具えているこ とを特徴とする請求項87に記載のランダムアクセスメモリ。
- 89.読出処理を終了させる前記の手段が前記複数の感知回路をリセットする手 段を具えていることを特徴とする請求項87に記載のランダムアクセスメモリ。
- 90.前記の検出手段が、前記複数の入力端子を有するORゲート回路網を具え 、これら入力端子の各々が前記感知回路の各1つにそれぞれ接続されていること を特徴とする請求項87に記載のランダムアクセスメモリ。
- 91.書込処理中2進データを記憶し、アイドル処理中記憶されている2進デー タをそのまま維持し、読出処理中記憶されている2進データがアクセスされるラ ンダムアクセスメモリ(RAM)が、 第1の複数の行と第2の複数の列とに配置されたメモリセルのアレイであって、 各メモリセルは2進数字を記憶するようになっている当該アレイと; 第1の複数のワードラインであって、各ワードラインが前記のメモリセルのアレ イの各行にそれぞれ接続されているこれらワードラインと; 第2の複数の対の一次ビットラインであって、各対が前記のメモリセルのアレイ の各列にそれぞれ接続されているこれら一次ビットラインと; 第3の複数の対の信号ビットラインであって、各対が前記の一次ビットラインの 一端でこれら一次ビットラインの少なくとも一対にそれぞれ接続されているこれ ら信号ビットラインと; 第3の複数の感知手段であって、各感知手段が各対の信号ビットライン間に接続 され、前記のメモリセルのうちの選択された1つに記憶された2進数字を読出す ようにするこれら感知手段と; アイドル処理中及び読出処理中前記の一次ビットラインを第1基準電圧点に結合 するとともに、書込処理中前記の一次ビットラインのうちの選択された少なくと も1つを前記の第1基準電圧点から分離させる第1手段と;アイドル処理中前記 の信号ビットラインを第2基準電圧点に結合するとともに、読出処理及び書込処 理中前記の信号ビットラインを前記の第2基準電圧点から減結合する第2手段と ; 読出処理及び書込処理中前記の一次ビットラインの少なくとも一対を前記の信号 ビットラインの少なくとも一対に結合する第3手段と を具え、前記の第1手段及び第3手段の双方が前記の一次ビットラインにその前 記の一端で接続されていることを特徴とするランダムアクセスメモリ。
- 92.前記の第1手段が第2の複数の対の電界効果トランジスタを具え、これら 電界効果トランジスタの各1つの制御電極が前記の第1基準電圧点と前記の一次 ビットラインの各1つの前記の一端との間に接続されていることを特徴とする請 求項91に記載のランダムアクセスメモリ。
- 93.アイドル処理及び読出処理中前記の第2の複数の対の電界効果トランジス タの制御電極を駆動して前記の一次ビットラインを前記の第1基準電圧点に結合 するとともに、書込処理中前記の第2の複数の対の電界効果トランジスタのうち の少なくとも一対の電界効果トランジスタの制御電極の駆動を解除して関連の一 次ビットラインの対を前記の第1基準電圧点から分離させる手段を具えているこ とを特徴とする請求項92に記載のランダムアクセスメモリ。
- 94.前記第2の複数の対の電界効果トランジスタの各制御電極が前記の信号ビ ットラインの各ラインの1つに接続されており、前記の信号ビットラインから前 記の第1手段に帰還を行うようになっていることを特徴とする請求項92に記載 のランダムアクセスメモリ。
- 95.前記第2の複数の対の電界効果トランジスタの制御電極が前記の信号ビッ トラインの各対にそれぞれ交差結合されていることを特徴とする請求項94に記 載のランダムアクセスメモリ。
- 96.前記の第1手段が第2の複数の対の電界効果トランジスタを具え、これら 電界効果トランジスタの各1つの制御電極が前記の第1基準電圧点と前記の一次 ビットラインの各1つの前記の一端との間に接続され、前記の電界効果トランジ スタの対の各制御電極が前記の信号ビットラインの各1つにそれぞれ接続され、 前記の信号ビットラインから前記の第1手段に帰還を行うようになっていること を特徴とする請求項91に記載のランダムアクセスメモリ。
- 97.前記の電界効果トランジスタの各対の制御電極が前記の信号ビットライン の各対に交差結合されていることを特徴とする請求項96に記載のランダムアク セスメモリ。
- 98.前記第2の複数の対の電界効果トランジスタの制御電極を前記の基準電圧 点に接続するための、第2の複数の他の対の電界効果トランジスタを具えている ことを特徴とする請求項92に記載のランダムアクセスメモリ。
- 99.前記の第2手段が第3の複数の対の電界効果トランジスタを有し、これら 電界効果トランジスタの各1つの制御電極が前記の第2基準電圧点と前記の信号 ビットラインの各1つとの間に接続されていることを特徴とする請求項91に記 載のランダムアクセスメモリ。
- 100.アイドル処理中前記の第3の複数の対の電界効果トランジスタの制御電 極を駆動して前記の信号ビットラインを前記の第2基準電圧点に結合するととも に、読出処理及び書込処理中前記の第3の複数の対の電界効果トランジスタの制 御電極の駆動を解除して前記の信号ビットラインを前記の第2基準電圧点から分 離させる手段を具えていることを特徴とする請求項99に記載のランダムアクセ スメモリ。
- 101.前記の第3手段が第1導電型の第2の複数の対の電界効果トランジスタ を具え、これら電界効果トランジスタの各1つの制御電極が各一次ビットライン の第1端と各信号ビットラインとの間に接続され、前記の第3手段が更に第2導 電型の第2の複数の対の電界効果トランジスタを具え、第2導電型のこれら電界 効果トランジスタの各1つの制御電極が各一次ビットラインの第1端と各信号ビ ットラインとの間に接続されていることを特徴とする請求項91に記載のランダ ムアクセスメモリ。
- 102.読出処理中第1導電型の前記電界効果トランジスタのうちの少なくとも 一対の制御電極を駆動して一次ビットラインの関連の対を信号ビットラインの関 連の対に結合させるとともに、書込処理及びアイドル処理中第1導電型の前記電 界効果トランジスタの制御電極の駆動を解除する手段と、書込処理中第2導電型 の前記電界効果トランジスタの制御電極を駆動して各一次ビットライン対を関連 の信号ビットライン対に結合するとともに、読出処理及びアイドル処理中第2導 電型の前記電界効果トランジスタの制御電極の駆動を解除する手段とを具えてい ることを特徴とする請求項101に記載のランダムアクセスメモリ。
- 103.前記第3手段が更に、前記の第1導電型の前記第2の複数の対の電界効 果トランジスタの各制御電極を各信号ビットラインに結合するために、前記の第 1導電型の第2の複数の他の対の電界効果トランジスタを具えており、これら他 の対の電界効果トランジスタの各対の制御電極が信号ビットラインの各対に交差 結合されて信号ビットラインから前記の第3手段に帰還を行うようになっている ことを特徴とする請求項101に記載のランダムアクセスメモリ。
- 104.前記第3手段が更に、前記の第1導電型の前記第2の複数の対の電界効 果トランジスタの各制御電極を各一次ビットラインに結合するために、前記の第 1導電型の第2の複数の他の対の電界効果トランジスタを具えており、これら他 の対の電界効果トランジスタの各対の制御電極が信号ビットラインの各対に交差 結合されて信号ビットラインから前記の第3手段に帰還を行うようになっている ことを特徴とする請求項101に記載のランダムアクセスメモリ。
- 105.前記第3の複数の感知手段の各々が電界効果トランジスタ(FET)差 動ラッチングインバータ(DLI)回路を具え、 この各回路が、第1及び第2相補FETインバータを具え、各インバータが前記 の第1及び第2基準電圧点間に接続され、且つ入力端子及び出力端子を有してお り、前記第1及び第2相補FETインバータのうちの各インバータのFETが前 記第2基準電圧点の第2基準電圧の方向にスキューされるインバータ伝達関数を 生じ、前記第1相補FETインバータの入力端子が前記第2相補FETインバー タの出力端子に接続され、前記第2相補FETインバータの入力端子が前記第1 相補FETインバータの出力端子に接続され、 前記の信号ビットライン対の各対の一方の信号ビットラインが前記第1相補FE Tインバータの各1つの入力端子にそれぞれ接続され、前記の信号ビットライン 対の各対の他方の信号ビットラインが前記第2相補FETインバータの各1つの 入力端子にそれぞれ接続されていることを特徴とする請求項91に記載のランダ ムアクセスメモリ。
- 106.前記第1及び第2相補FETインバータの各々が第1導電型の少なくと も1つのFETと第2導電型の少なくとも1つのFETとを具え、 前記の第1導電型の前記の少なくとも1つのFETの正方チャネル飽和電流とそ のチャネル幅対チャネル長の比との積が、前記の第2導電型の前記の少なくとも 1つのFETの正方チャネル飽和電流とそのチャネル幅対チャネル長の比との積 よりも著しく大きく、これにより前記のスキューされたインバータ伝達関数を生 じるようになっていることを特徴とする請求項105に記載のランダムアクセス メモリ。
- 107.前記の第1相補FETインバータが第1導電型の第1インバータFET と、第2導電型の第2及び第3インバータFETとを具え、これら第1,第2及 び第3インバータFETの制御電極は前記の第1及び第2基準電圧点間に直列に 接続され、第1及び第2インバータFETの制御電極が互いに接続されて前記の 第1相補FETインバータの入力端子を構成しており、 前記の第2相補FETインバータが第1導電型の第4インバータFETと、第2 導電型の第5及び第6インバータFETとを具え、これら第4,第5及び第6イ ンバータFETの制御電極が前記の第1及び第2基準電圧点間に直列に接続され 、前記の第4及び第5インバータFETの制御電極が互いに接続されて前記の第 2相補FETインバータの入力端子を構成しており、 前記の第3インバータFETの制御電極が前記の第4インバータFETの制御電 極と前記の第5及び第6インバータFETのうちのいずれか一方の制御電極との 間に接続され、前記の第6インバータFETの制御電極が前記の第1インバータ FETの制御電極と、前記の第2及び第3インバータFETのうちのいずれか一 方の制御電極との間に接続され、前記の第2,第3,第5及び第6インバータF ETの正方チャネル飽和電流とそのチャネル幅対チャネル長の比との積が前記の 第1及び第4インバータFETの正方正方チャネル飽和電流とそのチャネル幅対 チャネル長の比との積よりも著しく大きく、これにより、前記のスキューされた インバータ伝達関数を生じるようになっていることを特徴とする請求項105に 記載のランダムアクセスメモリ。
- 108.第1及び第2プルアップ回路が設けられ、これらの各プルアップ回路が 入力端子と出力端子とを有し、第1プルアップ回路の入力端子が前記の第2相補 FETインバータの出力端子に接続され、前記第1プルアップ回路の出力端子が 前記の第1相補FETインバータの出力端子に接続され、 前記第2プルアップ回路の入力端子が前記の第1相補FETインバータの出力端 子に接続され、前記第2プルアップ回路の出力端子が前記の第2相補FETイン バータの出力端子に接続されていることを特徴とする請求項105に記載のラン ダムアクセスメモリ。
- 109.第3及び第4プルアップ回路が設けられ、これらの各プルアップ回路が 入力端子及び出力端子を有し、前記第3プルアップ回路の出力端子が前記の第1 相補FETインバータの出力端子に接続され、前記第4プルアップ回路の出力端 子が前記の第2相補FETインバータの出力端子に接続され、 前記第3及び第4プルアップ回路の入力端子が選択的に駆動されて前記の第1及 び第2相補FETインバータの出力を前記の第1基準電圧点の第1基準電圧の方 向にスキューさせるようになっていることを特徴とする請求項105に記載のラ ンダムアクセスメモリ。
- 110.第3及び第4相補FETインバータが設けられ、これらの各インバータ が前記の第1及び第2基準電圧点間に接続され、且つ入力端子及び出力端子を有 し、前記の第1相補FETインバータの出力端子が前記の第3相補FETインバ ータの入力端子に接続され、前記の第2相補FETインバータの出力端子が前記 の第4相補FETインバータの入力端子に接続され、 前記の第3及び第4相補FETインバータの各インバータのFETが前記の第1 及び第2基準電圧点の基準電圧間で対称となるインバータ電圧伝達関数を生じる ようになっていることを特徴とする請求項105に記載のランダムアクセスメモ リ。
- 111.前記の第3及び第4相補FETインバータの各々が第1導電型の少なく とも1つのFETと、第2導電型の少なくとも1つのFETとを具え、 前記の第1導電型の前記の少なくとも1つのFETの正方チャネル飽和電流とそ のチャネル幅対チャネル長の比との積が、前記の第2導電型の前記の少なくとも 1つのFETの正方チャネル飽和電流とそのチャネル幅対チャネル長の比との積 にほぼ等しく、これにより前記の対称的なインバータ伝達関数を生じるようにな っていることを特徴とする請求項110に記載のランダムアクセスメモリ。
- 112.前記第3の複数の感知手段の各々が複数の電界効果トランジスタ(FE T)を具え、これらFETが前記の第1及び第2基準電圧点間で相互接続されて いるもこれら第1及び第2基準電圧点以外の基準電圧点には接続されておらず、 これらFETは関連の信号ビットライン対の第1及び第2信号ビットライン間の 差である比較的小さな電圧に応答し且つ予め定めたしきい値電圧よりも大きな電 圧にある前記の信号ビットラインの一方に応答し、このしきい値電圧は前記の第 1基準電圧点の基準電圧に対するよりも前記の第2基準電圧点の基準電圧に可成 り接近しており、前記の第1及び第2信号ビットライン間の差である前記の電圧 の方向に依存して第1及び第2デジタル値の一方を迅速に生じるようになってい ることを特徴とする請求項91に記載のランダムアクセスメモリ。
- 113.第1及び第2p入力ORゲート回路網が設けられ、この第1p入力OR ゲート回路網の各入力端子が前記の第1相補FETインバータの各1つの出力端 子にそれぞれ接続され、前記第2p入力ORゲート回路網の各入力端子が前記の 第2相補FETインバータの各1つの出力端子にそれぞれ接続され、前記の差動 ラッチングインバータ(DLI)のいずれかによる第1の2進値の感知時に前記 の第1p入力ORゲート回路網がその出力端子に信号を生じ、前記の差動ラッチ ングインバータのいずれかによる第2の2進値の感知時に前記の第2p入力OR ゲート回路網がその出力端子に信号を生じるようになっていることを特徴とする 請求項105に記載のランダムアクセスメモリ。
- 114.一対の入力端子と1つの出力端子とを有するラッチが設けられ、このラ ッチの各入力端子が前記の第1及び第2p入力ORゲート回路網の各出力端子に それぞれ接続され、このラッチが前記の第1及び第2の2進値の1つをラッチン グするようになっていることを特徴とする請求項113に記載のランダムアクセ スメモリ。
- 115.入力端子及び出力端子を有するリングセグメントバッファが設けられ、 この入力端子が前記のラッチに接続され、前記の出力端子が前記のランダムアク セスメモリに対する読出データ出力を生じるようにしたことを特徴とする請求項 114に記載のランダムアクセスメモリ。
- 116.前記のp入力ORゲート回路網の各々が1つのp入力相補論理入力並列 (CLIP)ORゲートを具えていることを特徴とする請求項113に記載のラ ンダムアクセスメモリ。
- 117.書込処理中2進データを記憶し、アイドル処理中記憶されている2進デ ータを維持し、読出処理中記憶されている2進データがアクセスされるランダム アクセスメモリ(RAM)が、 第1の複数の行及び第2の複数の列に配置されたメモリセルのアレイであって、 各メモリセルが2進数字を記憶するように構成されている当該アレイと; 第1の複数のワードラインであって、各ワードラインが前記のアレイの各行にそ れぞれ接続されている当該ワードラインと; 第2の複数の対の一次ビットラインであって、各対が前記のアレイの各列にそれ ぞれ接続されている当該一次ビットラインと; 第3の複数の対の信号ビットラインであって、各対が前記の一次ビットラインの 一端でこれら一次ビットラインの少なくとも1つの対に接続されている当該信号 ビットラインと;前記の一次ビットラインの前記の一端に位置し、アイドル処理 及び読出処理中前記の一次ビットラインを第1基準電圧点に結合する手段と; 前記の一次ビットラインの前記の一端に位置し、読出及び書込処理中前記の一次 ビットラインの少なくとも一対を前記の信号ビットラインの少なくとも一対に結 合する手段とを具えていることを特徴とするランダムアクセスメモリ。
- 118.前記の一次ビットラインがその他端で電気接続されておらず、これら一 次ビットラインがランダムアクセスメモリの動作中非成端伝送ラインを構成する ようになっていることを特徴とする請求項117に記載のランダムアクセスメモ リ。
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