JPH06508233A - 差動ラッチングインバータ及びこれを用いるランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 差動ラッチングインバータ及びこれを用いるランダムアクセスメモリ 発明の分野 本発明は半導体メモリ装置、特に高速、高密度、低電カランダムアクセスメモリ に関するものである。

発明の背景 ランダムアクセスメモリ（ＲＡＭ）とも称される続出／書込メモリは、マイクロ プロセッサ及び他の電子装置用のプログラム及びデータを記憶するのに広く用い られている。高速、高密度、低電力ＲＡＭ装置の有用性はパーソナルコンピュー タの価格の低減化及び消費者用電子装置へのコンピュータ技術の統合に大きな役 割を果たしている。

代表的なＲＡＭは行列アレイに配列された多数のメモリセル　゛を具えている。

各メモリセルは一般に２進数、即ち２進数の１又は２進数の０を記憶することか できる。各メモリセルアレイの各行は一般にワードラインに接続し、又、メモリ セルアレイの各列は一般に一対のヒツトラインに接続する。続出及び書込動作は 、アレイの適切な行をワードラインを用いてアドレス指定すると共に、このアド レス指定された行における適切なセルをヒツトラインを用いてアドレス指定する ことによりメモリの個々のセルにて行われる。ＲＡＭに２進データを記憶させる 書込動作、又はＲＡＭに記憶されている２進データをアクセスする読出動作は、 ビットラインに供給される信号に応じて行なうことかできる。ＲＡＭは一般に続 出及び書込動作か行われない場合にはアイドル動作状態に持たらされ、それに記 憶しである２進データを保持する。

ＲＡＭは一般にアイドル状態の期間中にＲＡＭに記憶しであるデータをリフレッ シュする必要性に応じて２つの一般的なりラスに分けられる。特にダイナミック ランダムアクセスメモリ（ＤＲＡＭ）では、アイドル動作期間中にメモリを周期 的にリフレッシュしない限りメモリに記憶しであるデータが失われてしまう。こ れに対し、静的ランダムアクセスメモリ（ＳＲＡＭ）では、アイドル動作期間中 にデータをリフレッシュする必要がなく、これはＳＲＡＭに電力が供給されてい る限り、これに記憶しであるデータが維持されるからである。現在の技術状況で は一般に、ＤＲＡＭの個々のメモリセルに含まれるトランジスタの個数かＳＲＡ Ｍの個々のメモリセルに含まれるトランジスタの数よりも少ないから、ＤＲＡＭ アレイはＳＲＡＭアレイよりも高密度に作ることができる。しかし、ＳＲＡＭは それに・　記憶しであるデータをリフレッシュする必要がないので、ＤＲＡＭり も高速に動作するようになっている。従って、ＳＲＡＭ及びＤＲＡＭは一般にコ ンピュータシステムに用いられ、ＳＲＡＭは高速メモリ（「キャッシュ」メモリ と称されることもある）用に用いられ、又ＤＲＡＭは一般は低速、低コストの大 容量メモリ用に用いられる。

３つの一般的な設計基準かランダムアクセスメモリの性能を決定している。これ らの基準とは記憶密度、動作速度及び電力消費量のことである。密度は所定の集 積回路チップ上に形成し得るメモリセルの個数を規定する。一般に、超大規模集 積化（ＶＬＳ　Ｉ）チップに製造するセルの数を多くするにつれて、コストか低 下し、しかも動作速度か向上する。

ランダムアクセスメモリの性能は、その電力消費量によっても制約される。電力 消費量が多いと、集積回路が高電力を消費できるように一層精巧なパッケージを 行なう必要かある。さらに、高電力回路は高価な電源を必要とし、携帯式又はバ ッテリ附勢の装置への適用を制限する。

最後に、メモリからデータを確実にアクセスしたり、データをメモリに書込むの にかかる時間はシステムの全体的な速度にとって重要なパラメータであるから、 速度もランダムアクセスメモリの動作にとって考慮すべき重要な事柄である。速 度、密度及び電力消費量のパラメータは一般に相互関係にあり、その１つを改善 するには一般に他の１つ以上のものとのかね合いをとる必要があることは当業者 に明らかである。

高密度、高速、低電カランダムアクセスメモリを設計するに当っては、２つの一 般的な設計事項を追求するのが良い。その第１はメモリセルそのものの設計にあ る。例えば、静的ランダムアクセスメモリては、低電力消費で高速メモリ動作を させるようにメモリセルを改良することかできる。このような改善設計法につい ては、本願の発明者アルバート・ダブリューによるもので、本発明の譲渡人に譲 渡された［フェルミしきい値電界効果トランジスタを具えている静的ランダムア クセスメモリ（ＳＲＡ〜１）」なる名称の同時係属出願の第０７／６１９，１０ １号に記載されている。これには高密度、高速、低電力ＳＲＡＭセルについて説 明されている。

高速、高密度、低電カランダムアクセスメモリを設計する上での第２の要点は、 ランダムアクセスメモリアレイからのデータの読出し、それへのデータの書込み 及びその動作を制御する補助回路の設計にある。こうしたＲＡＭセルアレイの読 出し、書込み及び動作制御用の回路が高速、高密度、低電カランダムアクセスメ モリの設計に当りしばしば重大な制約となっている。

ランダムアクセスメモリの設計に当り特に重要なものは、読出動作中にランダム アクセスメモリの１つ以上のセルから２進数の１又は２進数のＯを検出するのに 用いられる感知回路である。従来設計の感知回路は動作が遅く、電力消費量が大 きく、しかも不相応な大きさのチップ「実容積」　（面積）を要していた。特に 、メモリにおける選択した各セルからの信号を増幅して、例えばその選択したセ ルの出力端子における特定の電圧レベルにより表される２進数の１又は２進数の Ｏを検出するためには、線形のアナログ感知増幅器が用いられる。

成る特定のセルの出力端子における２つの電圧レベルの内の一方の電圧レベルを 適切に検知するために線形のアナログ感知増幅器は一般に、２つの電圧レベルの 中間の基準電圧、又はバイアス電圧を必要とする。（これについては、例えばア クルート他１名によるｒｃＭＯｓメモリ用基準電圧基準電圧発生器称の米国特許 第４．９１４．６３４号参照）。しかし、不都合なことに、基準電圧発生回路は 一般に集積回路にて比較的多量の電力を消費し、しかもかなりのチップ面積を必 要とする。

線形アナログ感知増幅器は、ビットラインの不平衡により誤ったデータ値となら ないようにするために、信号を検知する前にビットラインを等化させる必要もあ る。（これについては例えは発明者イト−による「相補データライン用の予備充 電／等化回路を含む半導体メモリ装置」なる名称の米国特許第４，８９３．２７ ８号参照）。しかし、不都合なことに、ビットラインの等化を図るにはメモリに おける回路を複雑としなければならない。ビットラインを等化させるには一般に 全メモリにおけるトランジスタを平衡させる必要があり、これにはトランジスタ の公差を一層厳しくする必要かあり、集積回路装置の生産性を下げる、−とにな る。

高利得、高速線形感知増幅器はビットラインの不平衡性のため（ご許容公差を下 げ、このために感知増幅器に結合させることのできるセル数を減らし、さらにメ モリアレイの密度を制限している。線形感知増幅器は所定の利得と帯域幅との積 によっても制限されることからして、この感知増幅器はメモリの動作速度も制限 し、必要とされる利得が高くなればなる程、線形感知増幅器の動作速度が遅くな り、又その逆も成立する。

線形感知増幅器は高電力を消費するから、多くのメモリでは読出動作か行われな い時には感知増幅器を不作動にする。しかし、不都合なことに、このように不作 動にすることはメモリ装置の動作速度を下げることになり、これは読出動作の前 に感知増幅器を再始動させなければならないからである。

最後に、続出信号を線形増幅する途中で、線形増幅信号を２進数の１又は０に非 直線的に変換しなければならない。従って、一般に感知増幅器の出力をラッチ回 路に接続して一方又は他方の２進状態を発生させている。（これについては例え ばガルブレイスによるｒｃＭＯ３静的ＲＡＭ用のダイナミック感知増幅器」なる 名称の米国特許第４，８４３．２６４号及びゴーラブによる［ラッチング感知増 幅器」なる名称の米国特許第４゜８３１．２８７号参照）。しかしながら、線形 アナログ感知増幅器と線形ラッチとの組合せを含む感知増幅器は、その構成か複 雑で、しかも高速動作のために正確に制御するのが困難であるという不都合かあ る。

従って、本発明の目的はメモリに使用するための改良された感知回路を提供する ことにある。

本発明の他の目的は高速度で、しかも低い消費電力にて２進データを検知できる 感知回路を提供すること（７ある。

さらに本発明の目的は、高速、低電カランダムアクセスメモリを提供することに ある。

に述したような目的及び他の目的を達成するために、本発明による差動ラッヂン グインバータ（ＤＬＩ）はメモリの一対の差動入力端子における電圧にＬｔ−答 するように構成する。差動ラッチングインバータ（ＤＬＲ）は選択したメモリセ ルの２進状態を検知するためにメモリアレイにおける−・対のビットラインに接 続することができる。ＤＬＩへの入力信号の１つが予定したしきい値以上に上昇 すると、ＤＬＩはそれに供給された信号間の僅かな差分成分に応答して、直ちに インバータの出力を一方の論理状態か、又は他方の論理状態にラッチする。例え ば、５ボルトの電圧及び接地基準電圧を用いるメモリでは、ＤＬＩへの入力信号 が１ボルト以上となり、しかも入力信号間に少なくとも２ミリボルトの入力電圧 差かあると、ＤＬＩはどちらの入力端子か高い入力差分値を有しているかに応じ て迅速に第１又は第２論理値にまでラッチする。

本発明による差動ラッチングインバータは後に説明するように最少数の電界効果 ｌ・ランジスタを用いて作製することができ、しかも別個の基準電圧を発生させ る必要もなく、又動作用の高利得アナログ線形感知増幅器も必要でない。従って 、ランダムアクセスメモリに記憶されている信号を高速に、低電力で、高密度に 検出することかできる。

本発明による差動ラッチングインバータの基本的なものは、一対の相補電界効果 １−ランジスタから成るインバータを具えており、これらの各インバータは第１ 基準電圧と第２基準電圧との間、例えば電源電圧ＶＤｏと接地点との間に接続し 、又各インバータは入力端子と出力端子を具えている。本発明によれば、各第１ 及び第２相補器インバータのＦＥＴが、第１か、又は第２基準電圧の方へと傾く （スキューする）インバータ伝達関数を呈するように構成する。換言するに、イ ンバータは第１及び第２基準電圧に対して対称のンバータ伝達関数を発生せず、 むしろ伝達関数は一方の基準電圧の方へとスキューする。好適例においては、電 圧伝達関数を対称インバータよりも２％以下のファクタたけ接地電位の方へとス キューさせて、約２ミリボルトの電圧差を検知する際に約１ボルトの電圧しきい 値によってインバータの状態を迅速に変化させる。

本発明による第１及び第２スキユーインバータは、第１インバータの入力端子を 第２インバータの出力端子に接続し、且つ第２インバータの入力端子を第１イン バータの出力端子に接続することにより交差結合させて、ラッチを構成するよう にする。

第１ヒツトラインは第１インバータの入力端子に接続し、第２ピクトラインは第 ２インバータの入力端子に接続する。

本発明による差動ラッチングインバータ（ＤＬＩ）は３つの状態を呈する。ＤＬ Ｉへの一方又は他方の入力端子かしきい値電圧以上に上昇し、且つ２つのピッ１ 〜ラインの入力端子間の電工差か２ミリボルト又はそれ以上となる場合に、ＤＬ Ｉは２進数の１又は２進数の０状態にラッチする。第３状態、即ちす七ソト状態 においては、双方のビットラインへの入力かＤＬＩのしきい値電圧以下となり、 ＤＬＩの両出力は０となる。ＤＬＩの３つの安定状態のいずれにおいてもＤＬＩ によっては直流電力か消費されず、又、ＤＩ、■が一方の状態から他方の状態に 切り換わる際にＤＩ、■によって消費される電力は最小である。

ＤＬＩのスキュー伝達関数を呈する第１及び第２相補インバータは第１４電型Ｆ ＥＴの正方（スクエア）チャネル飽和電流とチャネル幅対長さの比との積が第２ 導電型Ｆ　Ｅ　Ｔの正方チャネル飽和電流とチャネル幅対長さの比との積よりも 十分に大きくなるようにスキューインバータの相補ＦＥ　Ｔ　ｌ−ランジスタの 寸法を制御することにより形成することができる。正方チャネル飽和電流とチャ ネル幅対長さの比との前記２つの積は１０倍相違させるのか好適である。

ＤＬＩの特定例では、一対のブルーアップＦＥＴも設け、第１ブルーアツプＦＥ Ｔの被制！１電極（ソース及びトレイン）を第１基準電圧と第１相補ＦＥＴイン バータの出力端子との間に接続し、第２ブルーアツプルＦＥＴの被制御電極を第 １基準電圧と第２相補ＦＥＴインバータの出力端子との間に接続することができ る。第１ブルーアツプＦＥＴ０制ｉｔ極（ゲート）は第２相補ＦＥＴインバータ の出力端子に接続し、第２ブルーアツプＦＥＴの制＠電極は第１相補ＦＥＴイン バータの出力端子に接続する。これらの交差結合させたブルーアップＦＥＴはＤ Ｌｌのラッチング速度を高める。

第１及び第２相補インバータの出方端子は第３及び第４相補ＦＥＴインバータに それぞれ結合させることができる。第３及び第４インバータは第１と第２基準電 圧間にて対称のインバータ電圧伝達関数を発生する。差動ラッチングインバータ の出方端子は第３及び第４相補ＦＥＴインバータの出力端子である。

ＤＬＩには第２ブルーアップ回路も設け、これを第１及び第２スキユー伝達関数 のインバータの出力端子に接続して、供給される入力信号に応答して、第１及び 第２インバータの出力を第１基準電圧（Ｖ、、）に持たらし、これにより第３及 び第４の対称伝達関数のインバータの出力を第２基準電圧（接地点）に持たらす ことができる。入力信号は首尾良いデータ続出時又は首尾良いデータ書込の検証 時に直ちに供給されて、ＤＬＩを直ちに第３（リセット）状態にし、このＤＬＩ を次の続出又は書込動作に備えさせる。リセットの設定はむしろ、続出又は書込 動作の完了時に内部的に開始させる。

本発明による差動ラッチングインバータは次のような高速、高密度、低電カラン ダムアクセスメモリのアーキテクチャに用いることができる。メモリセルのアレ イは多数の行と列とに配列し、ワードラインを各行に接続し、各列には一対の主 ビットラインを接続する。主ビットラインに直交して信号ビットラインを設け、 信号ヒツトラインの各対を主ビットラインの一端にて少なくとも１つのビットラ インの各対に接続する。ＤＬＩは信号ビットラインンの各対間に接続する。

主ビットラインは、アイドル動作中には第１基準電圧、例えば電源電圧Ｖ。、に 結合され、主ビットライン対の内の選択された方のラインは書込動作中に第１基 準電圧から切り離される。

信号ヒツトラインは、アイドル動作中には第２基準電圧、好ましくは接地点に結 合され、又、続出又は書込動作中には第２基準電圧から切り離される。主ビット ライン及び信号ビットラインは続出及び書込動作中には互いに結合され、アイド ル動作中には切り離される。

主ビットラインは第１結合手段を用いて第１基準電圧に結合させることかできる 。信号ビットラインは第２結合手段を用いて第２基準電圧に結合させることがで き、主ビットラインと信号ビットラインは第３結合手段を用いて互いに結合させ ることができる。−例として、第３結合手段は信号ビットラインに隣接して、主 ビットラインの一端に位置させ、第１結合手段は信号ビットラインから離して、 主ビットラインの反対側の端部に位置させる。

本発明によれば、第１及び第３結合手段の双方を信号ビットラインに隣接して主 ビットラインの一端に位置させる場合に改善結果が得られることを確めた。又、 主ビットラインの抵抗による電圧降下がな（なり、ランダムアクセスメモリの速 度が増大する。この構成では、主ビットラインが非成端伝送ラインとして作動す る。信号ビットラインと第１結合手段か、第２結合手段、又はこれら双方との間 の帰還によってもランダムアクセスメモリの速度が向上する。

従って、アイドル動作期間中には各主ビットライン対をｖＤＤと比較し、信号ヒ ツトライン対の各々を接地電位と比較する。

ＤＬＩはいずれも第３状態、即ちリセット状態をとる。読出動作をするためには 、信号ビットラインを第２基準電源（接地点）から切り離し、主ビットラインを 第１基準電圧源（ＶＤＤ）に結合させたままとする。ワードデコーダは所定の行 を選択する。

ビットデコーダは選択料における主ビットライン対をそれに関連する信号ビット ライン対に結合させる。選択された主ビットライン対の内の一方のビットライン 又は他方のビットラインに伝導される電圧量は、読出される選択メモリセルの状 態により制御されるので、メモリセルのパストランジスタの１つが導通ずること による電流のために他のビットラインに伝導される電圧量よりもずっと早く降下 する。これによる電流差か、関連する信号ビットライン対の一方か、他方の信号 ビットラインにおける電圧差となる。信号ビットラインの一方の電圧差がＤＬＩ のしきい値電圧以上になると、ＤＬＩは高い電圧を存していた信号ヒツトライン に応じて直ちに一方の状態が、他方の状態にラッチする。従って、最少数の回路 でランダムアクセスメモリからデータを高速に読出すことができる。

全てのＤＬＴの出力端子は一対のＯＲゲートに直接接続することかでき、一方の ＯＲゲートの出力は論理ｌが読取られたことを示し、他方のＯＲゲー訃の出力は 論理０が読取られたことを示す。読取られていないＤＬＩはいずれも第３状態、 即ちリセット状態にあり、これらの出力端子は共に接地電位にあるから、ＤＬＩ は全て読出し用の単−ＯＲゲートに接続することができる。駆動ＤＬＩの出力端 子は続出レジスタ内に設け、これをメモリの出力端子として州立てることができ る。ＤＬＩが一旦ラッチされて、データが読出されると、メモリは駆動ＤＬＩを アイドル状態に戻すことにより直ちにアイドル状態となる。

信号ビットラインは接地点に再結合され、主ビットラインはＶｔ１Ｄに結合され たままで、信号ビットラインと主ビットラインは互いに切り離される。従って、 自己タイミング動作が行われる。

書込動作では、ワードデコーダが所定の行を選択し、主ビットラインの選択され た対が、デコードされた書込ゲートによりＶ　ＤＤから切り離され、１つの選択 された主ビットライン対か適当な信号ビットライン対に結合される。信号ビット ラインの１つは低レベルにクランプされ、これにより関連する主ビットラインを 接地電位レベルにする。これにより、選択されたメモリセルの片側か強制的に接 地電位レベルにされ、反対側かＶＤＤ／２よりも大きくなることにより、データ が選択ＲＡＭセルに記憶される。これと同時に、この選択メモリセルに書込まれ たデータは上述したように関連するＤＬＩによっても読出される。

首尾良い続出は上述したようにメモリをアイドル状態にリセットさせる。

本発明の他の見地によれば、上述したようなりＬＩ及びメモリアーキテクチャと 一緒に、メモリ入力端子におけるアドレス変更を検出すると共に続出又は書込動 作を開始させる回路を用いることができる。アドレス変更検出系はメモリの各ア ドレスビットに対する遷移検出遅延ユニットを用いる。遷移遅延ユニットは、そ の関連するアドレスビットの変化に応答して予定した持続時間のクロック出力パ ルスを発生する。

遷移検出遅延ユニットは、関連するアドレスビットに結合されるラッチと、各々 がラッチの各出方端子に結合される一対の遅延リングセグメントバッファとを具 えている。遅延リングセグメントバッファの構成及び動作については、本発明の 誼渡人に譲渡した本発明者であるアルバート・ダブリュ・ビナールによる「リン グセグメントバッファを用いる高速ロジック兼メモリファミリー」なる名称の同 時係属出願第０７／４９７，１０３号に記載されている。遅延リングセグメント バッファの出力は縦続接続したＮＡＮＤゲートに供給して、遷移検出遅延ユニッ トの出力を形成する。

全ての遷移検出遅延ユニットの出力はＯＲゲートに供給し、このＯＲゲートは本 発明の譲渡人に譲渡した本発明者であるアルバート・ダプリュ・ビナールによる ［相補ロジック入山並列（ＣＬＩＰ）ロジック回路ファミリー」なる名称の出願 番号第０７／６４８．２１９号に記載されているような相補ロジック入力並列（ ＣＬ　ＩＰ）ＯＲゲートとするのが好適である。ＣＬＩ　Ｐ−ＯＲゲートの出力 はアドレス変更の指示を与える。従って、遷移検出遅延ユニットは、従来のアド レス変更検出回路よりも短い時間遅れでアドレス変更を検出する簡単な回路を用 いる。こうした遷移検出遅延ユニットの出力端子もＣＬＩＰ−ＯＲゲートに結合 させて、メモリサイクルを駆動させるのにも用いる。

一旦ア１〜レスの変更か検出されたり、又はチップ選択或いは書込イネーブル信 号が検出されると、一連の遅延リングセグメントバッファによりメモリの内部タ イミングをとることができる。遅延リングセグメントバッファは必要なタイミン グ信号を上述したようにワード及びピッ１へデコーダと、ＤＬＩに供給する。デ ータが一旦読出されるか、又はデータか書込まれて、検証されると、タイミング 回路はリセット信号を発生して、メモリをアイドル状態にする。これによりメモ リの自己タイミング動作か行われる。

本発明による差動ラッチングインバータは、ここで述べた以外の他のメモリアー キテクチャと一緒に用いることができることは当業者に明らかである。同様に、 ここで述べたメモリアーキテクチャは差動ラッチングインバータ以外の感知回路 と一緒に用いることかできる。最後に、アドレス変更検出回路及びリングセグメ ントバッファを用いるタイミング回路の如き独特な制御回路は、ここで述へた以 外のメモリを制御するのに用いることかできる。しかし、ここで述べたＤＬＩ、 メモリアーキテクチャ及び支援制御回路の特有な組合わせが、電力消費量の極め て低い高密度、高速ランダムアクセスメモリを提供することも当業者には明らか である。

図面の簡単な説明 図１は本発明による差動ラッチングインバータの概略回路図である。

図２は図１の差動ラッヂングイ′ンバ・−タにおける対称インバータ及びスキュ ーインバータのインバータ伝達関数を示す図である。

図３Ａ〜図３Ｄは図１の差動ラッチングインバータの動作タイミング図を示す図 である。

図４Ａ及び図４Ｂは、これらを指示通りに互いに隣接して配置した場合に図４を 成すものであり、これは図１の差動ラッチングインバータを内蔵する本発明によ るランダムアクセスメ千りの構成を示すブロック図である。

図５は本発明によるランダムアクセスメモリ用の続出及び書込制御回路の概略回 路図である。

図６は本発明によるランダムアクセスメモリ用のデータ入力レジスタの概略回路 図である。

図７は本発明によるランダムアクセスメモリ用のタイミング制御回路の概略回路 図である。

図８は本発明によるアドレス変更検出回路のブロック図である。

図９は本発明によるアドレス変更検出回路の変形例を示すブロック図である。

図１Ｏは図８及び図９のアト［ノス変更検出回路の動作タイミング図である。

図１１Ａ及び図１１Ｂは図８及び図９のアドレス変更検出回路の動作を説明する ための真理値表である。

図１２は図９のアドレス変更検出回路の概略回路図である。

図１３は本発明によるランダムアクセスメモリのタイミング図である。

図１４Ａ及び図１４Ｂは、これらを指示通りに互いに隣接して配置した場合に図 １４を成すものであり、これは主ビットラインと信号ヒツトラインとの間にそれ ぞれ位置させる第１及び第３結合手段を内蔵している本発明によるランダムアク セスメモリの変形例の構成を示すブロック図である。

図１５〜図１９は図１４の第１及び第３結合手段の変形例をそれぞれ示すブロッ ク図である。

好適実施例の説明 以下、本発明の好適実施例を示している添付図面を参照して本発明の詳細な説明 する。しかし、本発明は多数の種々の形態にて具体化することができ、ここて述 へる実施例のみに限定されるものでなく、幾多の変更を加え得ること勿論である 。図面全体を通して、同様な機能をするものには同様な参照番号を付して示しで ある。

本発明のランダムアクセスメモリの構成及び作動を先ず差動ラッチングインバー タ（ＤＬＩ）につき説明しながら説明する。次いて差動ラッチングインバータを 含むメモリアレイの全体の構成を説明してから、アイドル、続出及び書込サイク ル中のメモリの動作につき説明する。そして、続出、書込及びアイドル動作を行 わせる制御回路につき説明する。

差動ラッチングインバータ 図１を参照しながら本発明による差動ラッチングインバータ（ＤＬＩ）につき説 明する。図１に示すように、ＤＬ　Ｉ　１０は一対の交差結合させたスキュー伝 達関数を呈する相補電界効果トランジスタインバータＩＩ、１ビを具えている。

スキュー伝達関数インバータを設計する方法につき以下説明する。ヒツトライン ２０か、２０′のいずれか一方における入力信号かＤＬＩのしいき値以上に十昇 し７、これらのビットライン間に、例えば少なくとも２ミリボルトのような、僅 かな差分信号成分が残存する場合には、直ちに２進出力ラツチアツプ状態となり 、ＤＬＩの出力端子２７．２７’の一方に２進数の１の値が発生し、ＤＬＩの出 力端子２７．２７’の他方に２進数の０の値が発生する。読出される選択ＲＡＭ セルの２進信号状態は、ＤＬＩのとちからの出力端子２７．２７’か高レベルで あるかにより決定される。

スキューインバータ１１．１１’は第１基準電圧（ここでは電源電圧Ｖ　Ｄ　Ｄ として示しである）と、第２基準電圧１５（ここでは接地電位として示しである ）との間に接続する。各インバータ１１．１１’の入力端子１２．１２’は一対 のビットライン２０．２０’の１つにそれぞれ接続する。図１に示すように、ス キュー相補インバータ１１．１１’は、インバータｌｌの出力端子１３をインバ ータ１１’の入力端子に接続し、且つインバータ１ビの出力端子１３’をインバ ータｌＩの入力端子に接続するようにして交差結合させる。

スキュー相補インバータ１１，１ビは、一対の相補（即ち、ＮチャネルとＰチャ ネル）電界効果トランジスタを用い、これらのトランジスタのゲートをインバー タの入力端子とすると共に、ソース及びトレインを電源と接地点との間に直列に 接続し、且つ前記一対の電界効果トランジスタの接続点をインバータの出力端子 とすることにより形成することができることは当業者に明らかである。しかし、 スキューインバータ１１，１ビの好適実施例は図１に図示したようにする。図示 のように、各インバータは第１導電型（Ｐ−チャネル）トランジスタ２Ｉ、２ド と、一対の第２導電型（Ｎ−チャネル）トランジスタ２２゜２２′及び２３．２ ３’　とをぞ第１ぞオｉ具えている。これらのｌ・ランノスタの被制１ａｌｌｉ 極（Ｆレイン及びソース）は電源１４ど接地点１５との間に直列に接続する。ｌ ・ランジスタ２１及び２２のゲートはヒツトライン２０に結合さぜ、インバータ １１の出力端子１３はＰチャネルトランジスタ２１とＮチャネルトラ：ノジスタ ２２どの接続点とする。同様な接続はインパーク１１’についても云えること° Ｃある。インバータを交差結合させるために、インバータ１１の出力端子’１３ を１−ランジスタ２３′のゲートに結合させ、インバータｌビの出力端子１３’ をトランジスタ２３のゲートに結合させる。

ＤＬＩＩＯはオペｌノーシタナル対の対称伝達関数のインバータ１６．１６’　 も具えており、これらの各対称インバータ１６゜１６’は電源１４と接地点１５ との間に接続した一対の相補トランジスタ２４．２４’及び２５．２５’を具え ている。対称インバータ１６．＋６’の入力端子１７．１７’はスキューインバ ータ１１，１ビの各出力端子１３．１３’に接続する。

対称インバータ１６．１６’の出力端子１８．１８’はＤＬＩの出力端子２７． ２７’を形成する。対称インバータ１６．１６′を設計する方法については後に 説明する。

ＤＬＩＩＯは任意のブルーアップ回路１９も具えている。図示のように、このブ ルーアップ回路のｉ−ランジスタ２６，２６’は電源１４ど、スキューインバー タ１１．１ビの各出力端子１３．１３’　との間に接続する。ブルーアップトラ ンジスタ２６．２６’のゲートはスート１−インバータ１１，１ビの各出力端子 １３．１３’に交差結合する。

図１につき更に説明すると、任意の第２のプルアップドランノスタセツト２９． ２９’か設けられている。任意の各第２プルアップ回路２９．２９’は、電源電 圧１４とスキューインバータ１１．１１’のそれぞれの出力端子１３．１３’　 との間に直列に結合されたｌ幻のｌ・ランジスタ３０，３０’及び３１゜３１’ を含んでいる。図に示すように、一方のトランジスタ３０．３０’のゲートをそ れぞれのピッ１−ライン２０．２０’に接続し、他方のトランジスタ３１．３１ ’のゲートを互いに結合して記憶動作（ＭＯＰ）入力端子２８を形成する。この ＭＯＰ入力の動作については後に詳述する。簡単に説明すると、続出又は書込動 作中はＭＯＰ入力２８は高いためにＤＬＩの動作に何の影響も与えない。しかし 、続出又は書込動作の終了時に、ＭＯＰ入力２８は低くなってプルアップ回路２ ９．２９’をターンオンし、ノード１３，１３’を急速にＶＤＤにせしめ、ＤＬ ｌの出力端子２７．２７’を接地せしめる。

図２は対称インバータ１６．１６’及びスキューインバータ１１．１１’のイン バータ伝達関数を示す。図に示されているように、スキューインバータ１１．１ ビの出力電圧（ノード１３．１３’の電圧）はその入力電圧（ノード１２，１２ ’の電圧）に対し基準電位１５（即ち、接地点）側にスキューしている。特に、 ５ボルト及び接地点の基準電圧に対し、スキューインバータ１１．１１’の出力 電圧は約１ボルトの入力電圧で状態を急速に変化する。換言すれば、出力電圧が 対称インバータの場合の２．５分の１の入力端子に対し変化する。この点は対称 インバータ１６．１６’のインバータ伝達関数と著しく相違し、対称インバータ １６．１６’の出力電圧（ノード１８゜１８′）は第１基準電圧１４と第２基準 電圧１５との間のほぼ中間の入力電圧（ノード１７，１７’）を中心に対称に状 態を変化する。５ボルト及び接地点基準電圧に対し、対称インバータは約２．５ ボルトで状態を切り換える。

インバータ１１，１１’の左側スキュー特性は２つの重要な結果をもたらす。第 １に、このスキュー特性は、ＤＬＩがピットラ・イン２０．２０’上の電圧差を 、これらビットラインの一方か雑音１ノベルを越えた直後に検出することを可能 にする。即ち、ヒツトう・インか電源電圧の半値まで」−昇するのを待たずに検 出することかできる。第２に、このスキュー特性は、スキュー切換点における伝 達関数の傾き（電圧利得）を切換点が中間＋ｉ　（こある場合より著しく大きく する。図２の２つの曲線を比較されたい。これにより高速ラッチアップが得られ る。

インバータ１１，１１’の電圧伝達関数の左側スキュー特性は、Ｎチャネルトラ ンジスタ（２２，２２’、２３．２３′）の正方チャネル飽和電流（Ｔ”ｓ、ａ ｔＮ）とこのＮチャネルトランジスタのチャネル幅対長さ比との積をＰチャネル トランジスタ２１．２１’の正方チャネル飽和電流（Ｉ”５ａｔＰ）とこのＰチ ャネルトランジスタのチャネル幅対長さ比との積より相当大きくすることにより 達成される。当業者であれば、正方チャネル飽和電流は長さと幅か等しいチャネ ルにより発生し得る最大電流を意味するものと理解される。正方チャネル飽和電 流は各別のトランジスタのキャリア移動度、即ちＮチャネルトランジスタの電子 移動度及びＰチャネルトランジスタの正孔移動度に比例する。代表的な集積回路 内の全てのＦＥＴ）ランジスタのチャネル長は一般に等しくするため、上述の関 係は一般に （Ｉ″　５ａｔＮ）　（ＺＮ）：＞（１’　５ａｔＰ）　（Ｚｐ）と表すことか できる。Ｎチャネル装置の飽和電流とチャネル幅の積はＰチャネル装置の斯かる 積の１０倍にするのが好ましい。

等しいチャネル長を有するシリコン装置に対して、Ｐチャネル装置２１，２ビと Ｎチャネル装置２２．２２’、２３．２３’の相対チャネル幅を図１のそれぞれ のトランジスタの内部に示しである。これらチャネル幅は所望の規則に従ってス ケーリングすることかできる。

図２にも示されているように、インバータ１６．１６’は対称電圧伝達関数を有 している。これは、Ｐチャネルトランジスタの正方チャネル飽和電流とそのチャ ネルの幅対長さ比との積をＮチャネルトランジスタの斯かる積にほぼ等しくする ことにより得られる。シリコン装置の場合にはＰチャネルトランジスタはＮチャ ネルトランジスタの約半分の正方チャネル飽和電流を有するため、Ｐチャネルト ランジスタのチャネル幅をＮチャネルトランジスタのチャネル幅の２倍にするこ とにより対称伝達関数か得られる。相対寸法を図１の各トランジスタ内に示し図 １の差動ラッチインバータ（ＤＬＩ）１０の動作について以下に説明する。概し て、ビットライン２０．２０’の一方の入力信号かＤＬＩのしきい値電圧を越え るとき、ＤＬＩ出力２７．２７’か一方又は他方の２進信号状態にラッチされる 。もっと詳しく説明すると、ビットライン２０．２０’上の信号の一方がＤＬＩ のしきい値電圧を越え且つ例えば少なくとも２ミリホルＩ−の小さな差信号成分 か存在すると、２進出力ラツチアツプ状態か急速に発生してＤＬＩの一方の出力 端子２７．２７’に２進“ｌ”信号を発生すると共に他方の出力端子２７．２７ ’に２進“０”　（低レベル）信号を発生する。読み出し中の選択されたメモリ セルの２進信号状態はＤＬＩのどちらの出力端子２７．２７’か高いかにより決 まる。例えば、出力２７がｖＤＤになるとき、メモリから２進値“ｌ”が読み出 され、出力２７′がＶＤＤになるときメモリから２進値“Ｏ”が読み出されたこ とになる。

ＤＬＩは、両出力２７及び２７′が低レベル（即ち接地電位レベル又はほぼ接地 電位レベル）にあるときに発生する第３の状態、即ちリセット状態を有する。第 ３状態はビットライン２０．２０’がともに接地電位又はほぼ接地電位にあると きに自動的に設定される。ＤＬＩか続出又は書込要求されていないときは、ビッ トライン２０．２０’の両方とも接地電位にあるため、両出力端子２７．２７’ は低出力状態、即ち接地電位になる。当業者であれば、３つの安定状態のどの状 態でもＤＬＩＩＯは殆ど何の直流電力も消費しないことが理解されるであろう。

電力はスイッチング中、即ち一方の状態から他方の状態への切り換わり時にのみ 極く僅かに消費されるだけである。消費電力量はスイッチング周波数の関数にな る。

読み出し動作時に、選択されたビットライン対がワードラインにより選択された 単一のメモリセルに結合される。この結合と同時に、ビットライン２０．２０’ 上の電圧か両方とも接地電位から上昇する。しかし、その上昇速度は選択された メモリセルが２進値“１“を記憶するのか“０”を記憶するのかに応じて一方の ビットラインの方か他方のビットラインより速くなる。

インバータ１１．１ビのインバータ伝達関数は接地電位側にスキューされている ことを思い出していただきたい。例えば、出力電圧レベルの遷移は約１ボルトで 発生し得る。今、ビットライン２０．２０’上の電圧は接地電位から増大するが 、選択されたＲＡＭセルに記憶されている２進値のためにビットライン２０上の 電圧がビットライン２０’上の電圧より僅かに速い速度で接地電位から増大する ものとする。ビットライン２０上の電圧が１ボルトを越えると、インバータ１１ の出力が急速に低状態（接地電位）に切り換わり、これにより出力１３’が高状 態（はぼＶＤＤ）に維持せしめられる。出力１３は接地電位になるため、交差結 合トランジスタ２３′の入力も接地電位になってこのトランジスタをターンオフ し、これによりノード１３’をＶＤＤにせしめる。従ってラッチアップが高速に 生ずる。

要するに、ＤＬＩは入力（ビットライン）の電圧上昇速度の不平衡により決まる 高利得高速ラッチ状態を生ずる帰還動作モードを含んでいる。所望のラッチアッ プ状態を生じさせるには、しきい値より上で入力信号間に２ミリボルトの差が生 ずれば十分である。読取サイクル中に差信号成分を生起させるＲＡＭセル状態に 対するＤＬＩの感度は、主としてインバータ１１．１１′の強く左側にスキュー した電圧伝達関数による。

第１プルアップ回路１９はＤＬＩＩＯのラッチアップ速度を増大させる。特に、 ビットライン２０が最初にしきい値を越え、スキューインバータ１１の出力１３ が最初に接地電位になる場合、プルアップ回路１９のトランジスタ２６′がター ンオンし、これによりノード１３’か急速にＶＤＤにされる。ノード１３’か高 レベルになるとトランジスタ２６がターンオフし、ノード１３をプルアップしな い。従って、プルアップ回路１９はラッチアップの発生速度を増大する。

今のところ、ＭＯＰ入力端子２８は高論理レベルにあってトランジスタ３０．３ ０’、３１及び３ビはオフであり、第２プルアツプ回路２９．２９’は不作動で あるものとする。第２プルアツプ回路２９．２９’は、後に詳述するように、続 出又は書込動作の終了時にＤＬＩの第３、即ちリセット状態を回復するのに使用 される。

当業者であれば、対称インバータ１６．１６’は、検出信号の（コンブリメント 出力ではなく）真（トウルー）出力である出力２７．２７’をＤＬＩに与えるた めに設けられていることも理解されるであろう。換言すれば、ビットライン２０ の電圧かビットライン２０′より高速に増大する場合、これらインバータは出力 ２７を高レベルに、出力２７′を低レベルにラッチアップする。更に、これらイ ンバータ１６．１６’は、スキューインバータの出力ノード１３，１３’が状態 を変化する際に急速にラッチアップするように対称電圧伝達関数を有するものと すべきであることも理解されるであろう。

ここで図３Ａ〜３Ｄを参照して上述した動作を説明する。ビットライン２０及び ２０′及びスキューインバータ１１．１１’の出力２７．２７’の電圧波形が示 されている。図３Ａ〜３Ｄの第１時間間隔に示すように、ビットライン２０．２ ０’の入力か約１ボルトより小さいときは出力２７．２７’は接地電位のままで ある。しかし、図３Ａの第１時間間隔に示すように、ビットライン２０′の電位 か約１ボルトより大きく且つビットライン２０の電圧を約２ミリボルト越えると 、出力２７′が急速に５ボルトにラッチされると共に、出力２７の僅かな上昇が 帰還作用により直ちに抑圧される。データ読出動作時に、ラッチアップはワード パルスの開始から約１．６５ナノ秒内に生ずる。

図３Ａ〜３Ｄの第２時間間隔はビットライン２０′の電圧より高いビットライン ２０の電圧に応答して生ずる出力２７のラッチアップを示す。記憶データの検出 後、両出力電圧は後述するＭＯＰ入力２８の動作により急速に接地電位にされる 。

ＤＬＩを含むメモリ構造 上述した設計及び動作のＤＬＩを用いる高速、低電力、高密度メモリ構造につい て以下に説明する。この構造はＳＲＡＭについて説明するが、当業者であればこ の構造はＤＲＡＭにも使用できること明らかである。

図４Ａ及び４Ｂ（つなげると図４になる）につき説明すると、ランダムアクセス メモリ（ＲＡＭ）４０はＲＡＭセル４１のアレイを具えている。当業者であれば 、ＲＡＭセル４１はＳＲＡＭセル又はＤＲＡＭセルとすることができ、且つ当業 者に公知のセル設計を使用し得ること明らかである。図４に示すように、ＲＡＭ セル４１はｍ行×ｎ列のアレイに構成する。例えば、１２８　ＫビットＲＡＭで は２５６行×５１２列のＲＡＭセルを用いることができる。更に図に示すように 、ｍ個のワードライン４２ａ〜４２ｍをワードライン４２　ａ−−−−４２ｍの 一つをアクセスする１オフｍ行デコーダ４３に結合する。更に図に示すように、 ｎ対のビットライン４４ａ、４４ａ’〜４４ｎ、４４ｎ’をアレイのｎ個のそれ ぞれの行に接続する。後に述べるように、２組のビットラインをＲＡＭ４０に使 用するため、ビットライン４４は“主”ビットラインと称す。

図４につき更に説明すると、ｐ対の“信号”ビットライン４５ａ、４５ａ’〜４ ５ｐ、４５ｐ’を設け、主ビットラインをｐ対ごとに信号ビットライン４５に接 続する。図示の例では、ｐ＝１６、即ち１６対の信号ビットライン４５．４５’ が設けられ、主ビットラインが１６対ごとに１６対のビットラインのそれぞれに 接続されている。換言すれば、ビットライン対４４１゜４４＋　’　；　４４１ ７．４４＋ｔ’−−−−−−４４８１７，４４ａｓｔ　’がビソトうぞン４５ａ 、４５ａ’ｆご、ビットライン４４　＋１　４４　＋＠；　４４＝２．４４２２ ’−−−−４４＋＋ｔ−４４ｓ＋＊　’かビットライン４５ｐ、４５ｐ’にそれ ぞれ接続されている。信号ピッ１−ラインは一１ニヒットラインに対しほぼ直交 する。

信号ビットライン対の数の選択はいくつかのファクタに依存する。特に、主ビッ トライン４４に負荷する総容量を信号ビット・う・イ：ノに負荷する総容量に等 しいかそれより大きくする必要かあることが確かめられた。信号ピッ１−ライン ４５に負荷する総容量は、以ｔにのべるように、主として主ビットラインと信号 ピッＩ・ラインを結合する結合トランジスタの拡散容量による。

この負荷容量は最大メモリクロック速度及び最小データアクセス時間を達成する ために最小にする必要かあり、この容量はシステムを構成するのに使用するＤＬ Ｉの数に反比例することが確かめられた。最後に、ｍ（行数）、ｎ（列数）及び ｐ（ＤＬＩ数）の関係はＲＡＭ４０の全体構造にも依存する。

図４につき説明を続けると、ＤＬｌｌｏａ−−−−−１０ｐをそれぞれの信号ヒ ツトライン４５　ａ−−−−−４５ｐに接続する。第１、第２及び第３結合手段 ４６．４７及び４８を用いて、主ビットライン４４を第１基準電位１４　（Ｖｎ 、）に、信号ビ・ソトライン４５を第２基準電圧２８（接地点）に、及び主ビッ トライン４４を信号ビットラインン４５にそれぞれ選択的に結合させる。

特に、第１結合手段４６は、ゲート人力５１　ａ−−−−−５１ｎの制御の下− Ｃそオ］ぞれの丁ビットライン４４ａ、４４　ａ　’　−−−−−４４ｎ、４４ ｎ’をＶ。ｌｌに結合するｎ対のＰチャネルトランジスタ４９ａ、４９ａ’〜４ ９ｎ、４９ｎ’を具えている。第２結合手段４７は、ゲート人力５３の制御の下 でそれぞれのイｊ号ヒツト→イン４５ａ、４５ａ’〜４５ｐ、４５ｐ’を接地点 ２８に結合するｐ対のＮチャネルＦＥＴ５２　ａ、５２　ａ’　＝５２ｐ、５２ ｐ’を貝えている。最後に、第３結合手段４８は、ゲート入力！５５ａ・−５５ ｎの制御の下でそれぞれの主ビットライン４４ａ、４４ａ’−４４ｎ、４４ｎ’ をそれぞれの信号ピットライン４５ａ、４５ａ’　〜４５ｐ、４５ｐ’に結合す るＰチャ老ルトランジスタ５４ａ、５４ａ’へ一５４ｎ、５４ｎ’を具え、更に データ人力５７ａ〜５７ｎの制御の下でそれぞれの主ビットライン４４ａ、４４ ａ’〜４４ｎ、４４ｎ’をそれぞれの信号ビットラインン４５ａ、４５ａ’〜４ ５ｐ、４５ｐ’に結合するＮチャネルトランジスタ５６ａ、５６ａ’　〜５６ｎ 、５６ｎ　’　も具えている。

以下の動作の説明から明らかとなるように、第１結合手段４６はアイドル動作中 及び読出動作中主ビットラインをＶＤＤに結合し、書込動作中上ヒッ１−ライン 対の少な（とも一つをＶ。から切り離す。第２結合手段４７はアイドル動作中信 号ビットラインを接地点に結合し、読出動作中及び書込動作中信号ビットライン を接地点から切り離す。第３結合手段４８は読出動作中及び書込動作中主ビット ラインを信号ヒツトラインに結合し、アイドル動作中主ヒツトラインと信号ビッ トを互いに切り離す。

特に読出動作中Ｐヂャネノ１Ｎ・ランジスタ５４か主ビットラインを信号ビット ラインに結合し、書込動作中Ｎチャネル１〜ランジスタ５６か主ビットラインを 信号ヒ／トラインに結合する。

ランダムアクセスメモリの動作 ランダムアクセスメモリ４０（図４）の動作を以下に詳細に説明する。最初にア イドル状態について説明し、次いて読出状態及び書込状態について説明する。

アイドル状態では、低論理レベルか第１結合手段４６のゲート５１に供給され、 全ての１・−ランジスタ４９かターンオンして主ビットライン４４に電源７πＥ ＥレヘルＶＤｌｌ＋を供給する。同時に、高論理レベルか第２結合手段４７の入 力端子５３に供給され、４この結合手段かターンオンして全ての信号し一ツトラ インを接地点に結合する。更に高論理レベルか第３結合手段の入力端子５５に供 給されると共に低論理レベルかこの結合手段の入力端子５７に供給され、Ｉ・ラ ンジスタ５４及び５６かターンオフして主ビットライン４４を信号ピットライン ４５から切り離す。従って、全ての信号ヒツトライン４５が接地電位になるため １、全てのＤＬＩＩＯか第３状態、即ちアイドル状態になり、全ての出力２７及 び２７′か接地電位になる。アイドル状態中この回路は何の電力も消費しない。

読出動作中は行デコーダ４３かワードライン４２　ａ　−−−−−４２ｍの一つ を選択して特定の行のＲＡＭセル４Ｉをアクセスする。更に低論理信号か入力端 子５３に供給され、第２結合手段４７かターンオフして信号ピットライン４５を 接地点から切り離す。このとき接地点から切り離されるが、信号ピットラインの 容量か信号ヒツトラインをほぼ接地電位に維持する。更に低論理信号かゲート５ １に維持され、主ビットラインがＶ　ＤＤに結合されたままにする。更に列デコ ーダ（図４に示してない）が読出すべき列に応して入力端子５５ａ〜５５ｎの選 択した一つに低論理レベルを供給する。これによりトランジスタ対５４゜５・１ ′かターンオンして、関連する主ビットラインと信号ピットラインンとの間に電 流か流れる。

ＦＥＴ５４は電流制御装置として接続され、これを流れる電流はそのソース電圧 により制御される点に注意されたい。従って、高電圧にある主ピットラインの方 か低電圧にある主ビットラインよりも大きな電流を発生（１，て信号ピットライ ンをプルアップする。選択されたＲＡＭセルの電流は主ビットライン４４゜４４ ′の一方又は他方を放電しようとするため、選択されたＲＡＭセルの状態に応じ て主ピットライン４４．４４’の一方の電圧か他方の電圧より高速にＶ　ＤＴ＋ から低下する。選択された主ヒッ１−ライン対４４．４４’　と信号ピットライ ン４５．４５’との間に電流が流れ、信号ビットライン対４５．４５’の電圧上 昇に差を生じる。信号ピットライン４５．４５’の一方又は他方の上昇電圧かＤ Ｌ　Ｉ　１０のしきい値を越えると、ＤＬＩの出力は急速に“１”又は”０”に ラッチされる。換言すれば、出力２７か高論理レベルになり、出力２７′か低論 理レベルになるか、出力２７′が高論理レベルになり、出力２７が低論理レベル になる。

後に詳述するように、全てのＤＬＩの出力２７は一緒にゲーＩ・（ＯＲゲート） することができる。その理由は、駆動されてない全てのＤＬＩは第３状態にある ためである。従って、後に詳述するように、駆動されたＤＬＩの出力を続出レジ スタに入れ、チップ出力として供給することかできる。

ＤＬＩかラッチされ、データか読み出されると同時に、ＭＯＰ入力２８（図１） か低論理信号で駆動されてＤＬＩが直ちにそのアイドル状態に戻ることによりＲ ＡＭがアイドル状態に急速にリセットされる。同時に、データが読み出されると 同時に、高論理信号か入力端子５３から供給され、第２結合手段か再び駆動され て信号ピットラインを接地点に結合すると共に、高論理信号が入力端子５５に供 給され、主ビットライン４４．４４’を信号ビットラインン４５．４５’から切 り離す。斯かる後にＭＯＰ入力２８が再び高レベルにされ、第２プルアップ回路 ２９が不作動になる。これはこの時点ではＤＬＩがリセット状態にあるためであ る。読出動作後にＲＡＭをリセットさせる制御回路の動作については後に詳述す る。

上述の説明から、読出動作は自己同期であるとみなせる。換言すれば、データの 読み出し終了と同時に、ＲＡＭがリセットクロックパルスを必要とすることなく アイドル状態に自己リセットする。従って、クロック制御の要件により速度が犠 牲になることかなく、高信頼度のデータ読み出しと矛盾することなく動作をでき るだけ高速に生じるさせることができる。更にＤＬＩは高速度での高信頼度のデ ータ読み出しを提供するため、ＲＡＭ４０の高速動作を得ることかできる。

書込動作においては、列デコーダが入力端子５１ａ〜５１ｎの選択された一つに 高論理信号を供給して関連する第１結合手段４６を不作動にし、関連する主ビッ トライン対４４．４４’をＶ　ＤＤから切り離す。同時に高論理信号を入力端子 ５７ａ〜５７ｎの選択された一つに供給して選択された主ビットライン４４．４ ４’を対応する信号ビットライン４５．４５’に結合する。信号ピットライン４ ５．４５’の一方を低レベルにクランプさせ、選択された主ビットラインの一方 を接地電位にさせる。

これにより選択されたＲＡＭセルの一端を接地電位にさせ、他端を上昇させて選 択セルにデータを記憶させる。書込動作中はトランジスタ５４をオフに維持する と共に、トランジスタ５２をターンオフさせて信号ピットラインを接地点から切 り離す。

書込動作か満足に実行された後、書き込まれたデータが関連するＤＬＩにより自 動的に検出されると共に読出動作につき述へたようにリセットされる。書込動作 後にＲＡＭをリセットさせる制御回路の動作については後に詳述する。

本発明のＲＡＭの全体的な動作を説明したが、以下にＲＡＭの動作を制御する回 路の詳細について説明する。

続出及び書込制御回路 図５には、Ｐ個の信号ビット対４５ａ、４５ａ’　〜４５ｐ。

４５ｐ′をＤＬｌｌｏａ−１０ｐにそれぞれ結合すると共に各ＤＬＩの出力２７ ．２７’をデータ出力レジスタに結合する回路の回路図が示されている。信号ビ ットライン対４５ａ、４５ａ′〜４５ｐ、４５ｐ’を接地電位に基準化する回路 も、選択されたＲＡＭセル４１に所定の信号ビットライン対から書き込まれる２ 進値を制御する回路と一緒に示されている。

図５につき説明すると、ＤＬＩＩＯの出力端子２７．２７’、例えはＤＬｌｌｏ ｐの出力端子２７ｐ、２７ｐ’の各々をＰ−人力コンプリメンタリ論理入力並列 クロックＯＲゲート６１゜６１’　（ＣＬＩＰ−ＣＯＲゲートとも称す）に結合 する。ＣＬＩＰ−ＣＯＲゲートは同時係属出願出願第０７／６４８２１９号、名 称「コンプリメンタリ　ロジック　インプット　パラレル（ＣＬＩＰ）ロジック 　サーキット　フ了ミリイ」　（発明者のアルバート　ダブリュ　ビナルから本 出願人に諌渡されている）、に詳細に記載されており、その記載を参照されたい 。

慣例の縦続接続ＯＲゲートを用いることもできるが、上記の同時係属出願に記載 されているように、単−ＣＬＩＰ−ＣＯＲゲートは多数の入力を高速度及び低電 力で処理することかできる。

図に示すように、他のＤＬ１回路１０＋〜１０．−１の出力２７Ｉ〜２７−１及 び２７′、〜　２７’、−、はこれらのＣＬＩＰ−ＣＯＲゲートの他の入力端子 を駆動する。各ＣＬＩＰ−ＣＯＲゲートの論理出カフ８．７８’は結合トランジ スタ６３．６３’を介して、■対の交差結合コンプリメンタリインバータから成 る転送メモリ（ＴＲＡＭ）出力セル６２の入力端子を駆動する。図に示すように 、ＤＬＩｌＯｐの出力２７ｐが高レベルである場合には、Ｎチャネルトランジス タ６３がターンオンされ、ＴＲＡＭセル６２の左側か低レベルに駆動される。

また、ＤＬｌｌｏｐの出力２７′が高レベルである場合には、ＣＬＩＰ−ＣＯＲ ゲートを経てＮチャネルトランジスタ６３′かターンオンされ、ＴＲＡＭセル６ ２の出力が高レベルになる。

ＣＬＩＰ−ＣＯＲゲート６１．６１’へのクロック人カフ５゜７５′については 図７と関連して後に説明する。ＯＲゲート６１．６ビの出カフ８．７８’は後に 述へるように、図７の回路８８をリセットさせるためにライン７７．７７’にも 供給する。

図に示すように、Ｔ　Ｒ，Ａ　Ｍセル６２の出力端子６４を４つの段を有するリ ングセグメントバッファ６５に結合して、ＴＲＡＮ４セル出力かオフチップ又は オンチップ負荷容量を規定の電圧上昇及び遅延時間で急速に駆動し得るようにす る。リングセグメントバッファは発明者のアルバート　ダブリュ　ビネルから本 出願人に壌渡された［ハイスピード　ロジック　アンド　メモリ　）了ミリイ　 ユージング　リング　セグメント　バッファ」なる名称の米国出願第０７／４９ ７１０３号（米国特許第５０３０８５３号）に記載されており、その記載を参照 されたい。リングセグメントバッファ６５の出力端子６６はメモリアレイのディ ジタルデータ出力端子である。

従って、読出動作時に一つのＤＬＩの一つの出力か関連する信号ピットラインの 電圧上昇差の関数として高レベルになる。

これによりＯＲゲート６１の一つの入力又はＯＲゲート６ビの一つの入力か高レ ベルになる。そしてＯＲゲート６１．６１’の出カフ８又は７８′の一方が高レ ベルになり、ＴＲＡＭ６２をセット又はリセットさせる。そしてＴＲＡＭ６２の 出力がリングセグメントバッファ６５を駆動し、高又は低データ出力を出力させ る。リングセグメントバッファ６５はチップ選択信号で制御されるトライステー トドライバとして構成して複数のＲＡＭ出力を単一バスに収容させることもてき る。

図５につき更に説明すると、ＲＡＭかアイドル状態のときは、ＭＯＰ入力２８か 低レベルで、コンプリメンタリインバータ６９の出力５３を高レベルにするため にトランジスタ５２ｐ、５２ｐ′のゲートが高しベになる。インバータ６９内の トランジスタのゲート入力端子はＭＯＰ入力２８により駆動される。ＭＯＰ信号 の発生については後に詳述する。ＭＯＰ入力２８がない場合には、全ての信号ビ ットライン対の各ビットラインがトランジスタ５２．５２’により連続的に接地 電位に基準化される。電圧基準化はＭＯＰ入力か駆動されるときにのみ終了する 。

書込インバータ中、トランジスタ６７．６７’が選択されたＲＡＭセルに書込ま れる２進状態を制御する手段を提供する。

ＲＡＭセルの選択は選択されたワードライン４２と選択されたヒツトライン対４ ５との交点て生ずる（図４）。トランジスタ６７．６７’のゲート入力端子は論 理ＡＮＤゲート（図示せず）を経て、図６につき後述する２進データ入力レジス タの“ｌ”及び“０”出力端子にそれぞれ接続する。

書込みインターバル中、トランジスタ７１のゲート入力６８が高レベルにされ、 これによりトランジスタ６７及び６７′間の共通ソース接続点を接地電位にクラ ンプする。トランジスタ７１は、トランジスタ６７又は６７′のどちらにゲート 電圧か供給さオ］るかに！、＋’、：Ｌｙて、（Ｎ号ビットライ：）対の一方又 は他方のピッｌ−ラインをｔ妾１ｉｆ！、、ｒ＃、にり−７ンンブすることかで きる。データ入力１／ジスタか２進値“じを含む場合には−、１〜ランジスタロ ７及び７１が導通し２、信号ヒ“ンＩ−ライン対のビットライン２ｏを接地点に クランプする。同時に、信号ビットライン対のビットう・イン２０′は接地点に クランプされない。データ入力ｌノジスタかトランジスタロ７′のゲートに高レ ベル電圧を、トランジスタ６７のゲートに低レベル電圧を供給する場合には反対 の状態か生ずる。

図６はデータ入力レジスタ７ｏを示す。図に示すように、ＲＡＭアレイのデータ 入力端子７６を転送メモリ出力セル７３に結合し、その“０”出力端子を第１リ ングセグメントバツフア７４に結合すると共にその“ｌ“出力端子を第２リング セグメントバツフア７４′に結合して、図５の入力端子７２．７２’に結合され る“０“出カフ２′又は“１“出カフ２を発生させる。リングセグメントバッフ ァは前述の米国特許第０７／４９７．１０３号に記載されている。

このバッファは所定の負荷を所定の立上り時間及び最小の遅延で駆動することか できる。

データ入力レジスタ回路７０は遅い立上り時間の入力を速いｖｌｌ−り時間の真 及び補数出力に、最小の遅延で変換することができる。従−）で、図６の回路は 遅い立」−り時間のＲＡＭ（例えばアｌ”　ｌ／ス入力又は選択入力）をＲＡＭ アレ、イ用にバッファするのにも使用することかできる。

書込動作を再び図４を参照して更に説明する。特定の主ピッ［・ライン４４．４ ４’かビットラインデコーダにより駆動されているものとする。このビン１−ラ イン対のトランジスタ４９゜４９′が、書込サイクル中その入力＋＝Ｔ−５ｉが ピッＩ〜ラインデコーダにより駆動されてターンオフされる。同時に、このビッ トライン対の結合トランジスタ５６．５６’かターンオンされる。信号ビットラ イン対４５．４５’の一方又は他方のラインがデ・−夕入カレジスタによりトラ ンジスタ６７．６７’　（図５）を介して接地点にクランプされる。、二のとき 関連するトランジスタ５ｆ３．５６’　（図４）が一方の主ビットライン４４． ４４′を接地電位へプルダウンさせる。クランプされなかった信号ビットライン の電圧はこの電圧と主ヒツトラインにおける電圧降丁との和か電源電圧ＶＤＤに 等しくなるまで急速に上昇する。

ＲＡＭセルはクランプされなかった信号ビットラインの電圧の上昇が主ビット電 圧の低下に等しくなるよう設計するのが好ましい。

書込みサイクル中、ｍ個のワードライン４２の一つも行デコーダ４３（図４）に よりタン−オンされ、ゲート電圧をＲＡＭセルのパストランジスタに供給する。

これにより選択されたＲＡＭセルのパストランジスタが主ヒツトラインの電位を ＲＡＭセル内の共通信号点に結合する。書込み中、接地電位近くに駆動された主 ビットラインか選択されたＲＡＭセルの状態をセラ１へする。選択されたＲＡＭ セルの状態がセットさると、後述するＭＯＰゲー　１・信号か書込みゲート信号 ６８（図５）と−緒に終了すると共に、トランジスタ４９．４９’がターンオン されて主ヒツトライン４４．４４’を電源電圧Ｖ　ＤＤに再充電する。

同時に、図５のトランジスタ７１かターンオフされ、トランジスタ５２．５２’ がターンオンされて両信号ビットライン４５゜４５′を接地電位に復帰させる。

書込みインターバルにおいて、クランプされなかった信号ピッｌ−ラインの」１ 昇電位は、関連するＤＬＩをこの信号電圧がＤＬＩのしきい値を超える瞬時にこ の信号電圧に急速に応答させる。ＲＡＭセルに書込まれた２進状聾を、読出動作 につき子連（、またように、更に出力ＴＲＡＭ６２　（図５）に転送し、出力端 子６６に供給して誤り検出機能を実行させることができる。当業者てあれは、書 込動作中に選択されたＲＡＭセルに書込まれた信号電圧の同時読出しにより外部 クロック制御の必要なしにＲＡ　Ｍに書込動作を終了させることかできる。書込 又は読出動作後のＲＡ　Ｍのリセットについては後に詳述する。

メモリ動作（ＭＯＰ）タイミング制御 図７にはメモリ動作（〜１０Ｐ）と総称する続出及び書込み動作のタイミングを 制御する回路が示されている。この回路は上述したＲＡＭ構造の種々の部分で使 用されるＭＯＰ信号を発生する。後述するようにＭＯＰ信号の活性化は続出又は 書込動作を開始させ、ＭＯＰ信号の非活性化は読出又は書込み動作を終了せる。

内部ＭＯＰ信号を発生させ、この信号を続出及び書込動作のタイミング制御に用 いることにより、メモリ動作は外部クロックと無関係になる。システム電力はＭ ＯＰインターバル中のみ消費され、主としてスイッチング電力に関係し、即ち容 量×電圧の２乗×スイッチング周波数に比例する。ＭＯＰ信号かオフのとき、シ ステムにより消費される電力はトランジスタリーク電流のみになる。メモリか読 出または書込モードで動作していないときは、チップ選択か活性であるかないか と無関係に、システム内のとの回路もスタンバイ電力を消費しない。これにより 低電力、高速度のメモリが得られる。

更に、メモリは続出及び書込み動作用の自分専用のタイミング信号を生起するた め、メモリ内の全てのタイミング及び論理機能が自動的に温度補償され、ＲＡＭ を広い温度範囲に亘って高信頼度に動作させることができる。高温度では、トラ ンジスタの電流可能出力の減少により最大アクセス速度か室温値より低化する。

低温度では、トランジスタの電流可能出力の増大により最大アクセス速度か室温 値より増大する。

図７を参照するに、読出／書込操作タイミング回路８ｏは、周知の設計の１対の 交差結合インバータ及び１対のトランジスタを有するＴＲＡＭセル８２により制 御する。アドレス変化検出装置か入力アドレスの変化を検出する際入力部８５に アドレス変化検出クロックパルスか発生すると、ＴＲＡＭセルはターンオンしそ の出力部８３が高レベルになる。チップ選択遷移がアクティブになることまたは 書込イネーブル遷移がアクティブになることか図８に関連して説明されるＴＤＬ Ｕによって検出されると、ＴＲＡＭセルは同様にターンオンする。アドレス変化 検出装置は図８に関連して説明する。

ＲＡＭセル８２の出力部８３をリングセグメントバッファ８６に結合し、その出 力部を一群のリングセグメントバッファ８４に結合する。これらリングセグメン トバッファは、ビット及びワードアドレス復号化ドライバ及びＤＬＩ検出装置の ようなシステム論理セル及びクロックラインと関連する全負荷容量を駆動する機 構を構成する。これらリングセグメントバッファは、後述するように適切な遅延 を与えてＲＡＭ中の種々の内部回路を同期させる。

図７に示すように、５個の遅延リングセグメントバッファ８４ａ〜８４ａを用い るが、他のメモリアーキテクチャにおいては別の数のリングセグメントバッファ を用いることもできる。

リングセグメントバッファ８４ａ及び８４ｂを用いる−次ピットライン対用のビ ットデコーダ（図示せず）をクロック動作させ、リングセグメントバッファ８４ ｃ及び８４ｄを用いる行デコーダ４３（図４）をクロックする。各リングセグメ ントバッファ８４ａ〜８４ｄの入力段は２個のＣＭＯ３ＮＡＮＤゲートを具える 。このＮＡＮＤゲートの入力ゲート電極はｍビットワードレジスタ及びｎビット アドレスレジスタの高次ビットの適切な出力により駆動する。他の入力部はＭＯ ＰＯＲゲートり駆動する。このＮＡＮＤゲートによりＲＡＭの行及び列選択の総 数を少なくとも２個の半部にセグメント化する。第１半部はｍ／２個の低次アド レス及びｎ／２個の高次アドレスを含む。

従って、低次グループ選択をアドレス指定するとき高次グループをクロックする ことが阻止され、この逆の関係についても同様に適用される。この操作により、 続出又は書込メモリサイクル中において不要なスイッチング電力の消費が除去さ れると共にクロック駆動回路の設計を簡単化することができる。しかしながら、 ワード及びビット復号化機能は必ずしもグループに分割する必要がないものであ ると理解されるへきである。

遅延リングセグメントバッファ８４ｅの出力をＤＬ１入力部２８（図１及び図５ ）及びＣＬＩＰ−ＣＯＲ回路７５．７５’のクロック入力部（図５）に供給する 。従って、アドレス変化時からその定めた時間期間が検出された後、Ｄ′ＬＩ入 力部２８か起動しＣＬＩＰ−ＣＯＲゲートにクロックパルスか供給される。ＭＯ Ｐ入力２８を図１のＤＬＩＩＯに供給することにより、ＤＬＩは第２のプルアッ プ回路２９．２９’からの干渉を受けることなく一方又は他方の２進状態に直ち にラッチされる。

ＭＯＰ入力をＣＬＩＰ−ＣＯＲゲート７５のクロック入力部に供給することによ り、ＣＬＩＰ−ＣＯＲゲートの出力を同期させるクロックパルスが発生する。

図７を参照するに、２個の入力ＣＭＯ３ＯＲゲート８８はＰ入力ＣＬＩＰ−ＣＯ Ｒゲート６１．６１’の出カフ７．７７′により駆動する（図５）。このＯＲゲ ートのリセット出力８１によりＴＲＡＭ８２をリセットし、これにより各リング セグメントバッファの予め定めた遅延の後各リングセグメントバッファ８４をリ セットする。ＲＡＭセルが読み出された後（続出サイクルの期間中又は書込サイ クルの終端時のいずれが）、一方又は他方（７）Ｐ入力ＣＬＩＰ−ＣＯＲゲート ６１，６ビ（図６）が出力部７１又は７１′に高論理電圧を出方し意図した操作 の終了を信号で示す。すなわち、ＤＬＩは、読み出されたビット値又は書き込ま れたビット値を適切に記憶して書き込か行われていることを確認する。この操作 が生ずると、ＭＯＰＯＲゲートはや必要でなくＭＯＰゲートリセットドライバ８ ８の動作により自動的に終了する。全てのクロックトライバはリングセグメント バッファ８４の伝搬遅延時間中に順次閉じる。

特に、リングセグメントバッファ８４ａ及び８４ｂはビットデコーダを閉じ、リ ングセグメントバッファ８４ｃ及び８４ｄはワードデコーダ４３を閉じる（図４ ）。リングセグメントバッフｙ８４ｃはＣＬＩＰ−ＣＯＲゲート６１，６１’　 （図５）を閉じるＭＯＰ信号を終端させると共に第２のプルアップ回路２９．２ ９’　（図１）によりＤＬ　Ｉ　１０を直ちにそのリセット状態に移行させる（ 両方の入力部を接地電位に移行させる）。

これにより、記憶動作（続出又は書込）は自動的に終了する。

上述した説明より、ＭＯＰの閉成は読出又は書込機能の完了かＤＬＩによって検 出された後にだけ生ずるので、ＭＯＰゲート発生器のフィードバック閉成制御は ＲＡＭが受ける広範囲に亘たる熱的環境条件に自動的に適合する。換言すれば、 ＭＯＰゲートは、アドレス変化、チップ選択又は書込イネーブルのいずれがか検 出された場合に初期化され、続出又は書込操作が開始され一旦適切な続出又は書 込機能が完了すると自動的に終了することを指示する。書込機能又は読出機能の いずれも不要の場合、ＭＯＰＯＲゲートオフレ、変化検出器の出力により再びタ ーンオンするまでオフ状態に維持される。アドレス変化検出器の動作は図８と関 連して後述する。

アドレス変化検出装置 一般的に、ランダムアクセスメモリは少なくとも１個の入力アドレスヒツトの変 化を検出することによりメモリ動作（すなわち、読出動作又は書込動作）を開始 することかできる。通常のアドレス変化検出装置では、入力アドレスの変化を検 出するのに必要な時間はメモリサイクル時間を顕著に遅らせてしまう。

本発明では、改善されたアドレス変化検出装置により入力アドレスの変化を最小 時間で検出することかできる。この検出装置は図８に示す遷移検出論理ユニット （ＴＤＬＵ）を用いる。ＴＤＬＵの説明に先たって、通常のアドレス変化検出装 置について説明する。

通常のアドレス変化検出装置に必要な３個の基本的な素子かある。第１の素子は 、入力アドレスビットの立ち上がり時間を増大させるために用いるラッチである 。ｍ行ｎ列のメモリを用い場合、ｍ十ｎ個のラッチかｍ＋ｎ個のアドレスヒツト の比較を行なうのを補償するためにｍ＋ｎ個のラッチ全体が必要である。通常の アドレス変化検出装置の第２の基本素子は各ラッチ用の排他的ＯＲ回路である。

この↑ＪＦ他的ＯＲ回路は、以前のアドレスビットと現在のアドレスピットとか 相異するときはいつても出力を発生する。これら排他的ＯＲゲートの全てが一緒 になってＯＲ回路を形成し、排他的ＯＲゲートのいずれかが高レベルの場合高論 理レベルを発生する。これにより、アドレス変化か検出される。

共にＯＲ機能化される多数の入力があるため、入力アドレスの変化の検出におけ る遅延の大部分は上述した排他的ＯＲゲートおよびＯＲ論理回路に起因する。例 えば、６４にビットのＲＡＭの場合アドレスビットの総数は１６であり、２５６ にピッ）ＲＡＭの場合アドレスビット（ｍ＋ｎ）の総数は１８に等しい。通常の ＣＭＯＳゲートを用いる場合、１６又は１８人力ＯＲゲートの機能を呈する縦続 接続ＣＭＯＳゲートが必要となる。

通常の３人力ＣＭＯ３ＯＲゲートを用いる場合、１８個のＯＲ入力に対して９− ＯＲゲートツリー構造が必要である。このツリー構造の第ルベルにおいて６個の ＯＲゲートが１８個の入力の全てを受信する。３個のゲートの各グループの出力 が第２レベルのＯＲゲートに供給される。第２のレベルで２個のＯＲゲートを用 い第ルベルからの全ての６個の出力を受信する。最終的に、第３のレベルにおい て１個のＯＲゲートにより２個の第２レベルのＯＲゲートの出力を結合する。こ の論理ツリー構造を通過する伝搬遅延時間は長すぎ、しかもこの機能を達成する ために多くのトランジスタを必要とする。

図８を参照するに、本発明のアドレス変化検出装置９０を示す。アドレス変化検 出装置はｍ＋ｎ個の遷移検出遅延ユニット（ＴＤＬＵ）　９２　ａ　〜９２　ｎ を有する。各アドレスピｙ　ｌ＝　９１ａ〜９１ｎを各遷移検出遅延ユニット９ ２ａ〜９２ｎに対する入力信号として供給する。遷移検出遅延ユニット９２ａ〜 ９２ｎの各出力を単−ｍ＋ｎ入力相補論理入力並列（ＣＬＩＰ）０Ｒゲ−１−１ ０２に対する入力どして供ヰ合する。ＣＬＩＰ　ＯＲデーｌ−１０２の出力部８ ５から図７のＭＯＰ発生回路８０に供給されるアドレス変化検出信号を供給する 。ＣＬＩＰ　ＯＲ回路１０２の構成及び動作は前述した特許出願第０７／６４８ ２１９号に記載されている。

各Ｔ　Ｌ’）　Ｌ、　Ｕ　９２は、ぞの入カアトレスライン９１にアドレス遷移 が検出されたどきクロックパルスをＣＬＩＰ　ＯＲゲート１０２の入力部に供給 する。１のＴＤＬＵをチップ選択ラッチに結合し、ｌのＴＤＬＵを書込イネーブ ルラッチ（図示せず）に結合する。これらの出力もＣＬＩＰ　ＯＲゲート１０２ に入力する。ＴＤＬＵの基本素子はラッチ９４ａ〜９４ｎであり、これらラッチ の論理状態はＲＡＭチップのアドレス入力部に接続した単一人力信号ライン９１ ａ〜９１ｎにより制御する。これらのラッチの１及びＯの出力９５ａ〜９５ｍ及 び９５ａ′〜９５ｎ’は、入力信号９１の遷移が発生したとき直ちに切り換わり 入力信号の真（１−ウルー）及び補数（コンブリメント）の関数を出力する。同 一のリングセグメントバッフ７９６ａ〜９６ｎ及び９６ａ′〜９６ｎ′をラッチ ９４ａ〜９４ｎの真の出力部９５ａ〜９５ｎ及び補数の出力部９６ａ′〜９６ｎ ′に結合する。図８に示すように、リングセグメントバッファ９６は反転遅延リ ングセグメントバッファ（Ｒ３Ｂ−Ｉ）を構成する奇数の段を有する遅延リング セグメントバッフアとする。この遅延リングセグメンＩ・バッファの構成及び動 作は特許出願第０７、／４９７１０３号に記載されている。この特許出願に記載 されているよ・）に、このリングセグメントバッファの遅延特性は、リングセグ メントバッファインバータを構成するために用いたＰチャネル及びＮヂャネルト ランジスタに対するチャネル長の特性選択により制御される。リングセグメント バッフ７・の出力部及びラッチの出力部＋、ｔ、図８に示１ように、縦続接続し たＮＡＮＤゲー１９８ａ−９８ｎにそれぞれ接続してＴＤＫ−Ｕ９２ａ〜９２ｎ の出力部９３ａ〜９３ｎを構成する。

図９はＴＤＬＵ９２の別の構成を示す。この変形例では偶数のインバータ段を構 成する非反転遅延リングセグメントバッフ了を用いる。ラッチの電力部９５＋　 ９５’はリングセグメントバッファの出力部に対して交差結合して縦続接続した ＮＡＮＤゲート９８に適切な入力信号を供給する。図１．０は入力アドレスピッ ｌ−９１と図８又は図９のＴＤＬＵ９２，９２’の各々の出力との間の関係を示 す。図示のように、アドレスビット９１の正の遷移及び負の遷移により出力部９ ３に予め定めた時間期間のクロックパルスが発生する。ラッチの出力部の遷移検 出の結果としてのクロックパルスの期間は、リングセグメントバッファ９６に対 して設計された時間遅延により制御される。

図１１Ａ及び図１１Ｂは図８のＴＤＬＵ９２の真理値及び図９のＴＤＬＵ９２’ の真理値の表をそれぞれ示す。図１１Ａ及びＩＩＢを参照するに、両方のＴＤＬ Ｕの構成により同一の入力関数に対して同一・の出力関数を発生する。

本発明のアドレス変化検出装置は構成が簡単であり入力電圧関数の変化を検出す るに必要な伝搬遅延時間をほぼ除去し７、しかも高速計算機の設ｉｉ’ｌ思想に 対して広範な機能的な用途を有している。いうまでもなくＴＤＬＵ技術は温度効 果に対するＭＯＰゲート発生器の要求に自動的に適合する。

図示の、ように−緒になって図１２を構成する図１２Ａ及び図１２Ｂは図８のア ドレス変化検出回路線間を示す。図示のように、ＴＲＡＭ９２はラッチ９４及び ３段（反転）リングセグメントバッファの対９６．９６’を含む。相補論理入力 並列ＮＡＮＤゲート９９．１００及び１．０１も示す。チャネル長が等しいもの どじ、各トランジスタの相対的なチャネル幅は各トランジスタの範囲内のものと して示す。

遷移検出遅延ユニット９２からの出力信号は多重人力ＣＬ、ＩＰ　ＯＲゲート１ ０２への入力として供給する。他の遷移検出遅延ユニットからの対応する出力信 号もＣＬＩＦ　ＯＲゲート！０２への入力として供給する。チップ選択人力１０ ３もＣＬＩＰ　ＯＲゲートへの入力として供給されるので、ＣＬＩＰＯＲゲート １０２の出力８５は、アト１．／ス変化か検出されＲＡＭチップか選択されると きはついでも高論理レベルとなる。

ＲＡＭ動作のタイミング 本発明の個々の構成素子及び詳細な動作について説明したが、図１３のタイミン グ線図に関連してメモリタイミングの概要について説明する。図１３の時間軸は ｎ秒であり、その値は本発明のＲＡＭのシュミレーションに基いており、ＦＥＴ は０．　８μｍのグランドルールを用いて作成した。

タイミング線図は、図８の入力アドレス９１に変化か生ずる零に等しい時間から スタートする。入力アドレスにおける変化か検出され、図８のアドレス変化検出 ユニットの出力８５は１１ｎ秒後に発生する。この出力は図７のタイミング回路 ８０に供給され、リングセグメントバッファ８４１の出力部から約１゜７５ｎ秒 後にＭＯＰ信号を発生する。約３．５秒経過時に、ピントデコーダ及びワードデ コーダか図７のリングセグメントノくソファ８４ａ〜８４ｄの出力を介してクロ ック差動される。従って、続出又は書込期間は、入力アドレスの変化時から約３ ゜５ｎ秒後に開始する。

ちょうど５ｎ秒後にＤＬＩに出力か発生（１５、その後直ちに図７のＭＯＰリセ ット信号８１か発生する。続出／書込期間の開始後約２．７ｎ秒で図５のデータ 出力信号６６か発生する。リセット信号はリングセグメントバッファ８４ａ−８ ４１を５ｎ秒と６ｎ秒の間で伝搬して図５のＣＬＩＰ−ＣＯＲゲート７５．７５ ’をターンオフすると共にＭＯＰ入力２８を介してＤＬＩの第２のプルアップ回 路を誘起させる。従って約７ｎ秒後に入力アドレスの新しい変化に基いて新しい 続出／書込ザイクルが開始する。

本発明のランダムアクセスメモリは“パース書込”と称せられる特有な書込モー ドで動作することもできる。このバースト書込は、書込イネーブルかアクティブ になり、チップ選択（１０３、図１２）かアクティブになり、並びに遷移検出遅 延ユニット出力か検出されたアドレス変化でメモリサイクルを開始すると共にＤ ＬＩ出力がＭＯＰＯＲゲート端させることにより達成される。このバースト書込 サイクルを有効に利用してメモリ全体の全て又はその一部を最小の時間で最小の 電力消費で十分にロードすることかできる。

一次ビットラインと信号ビットラインとの間の改善された結合図４Ａ及び図４Ｂ のメモリアーキテクチャは、ゲート人力５１の制御のもとて一次ビットライン４ ４をＶ　ｄ　ｄに結合する第１の結合手段４９を含んでいる。第３の結合手段４ ８は少なくとも１個のビットライン対４４を各信号ビットライン対４５に結合す る。第１及び第３の結合手段は一次ビットライン４４の反対側の端部に位置する 。特に、各−次ビットラインは、信号ビットラインと相対的に近接する一端と信 号ビットラインと相対的に遠く離れた他端とを含んでいる。第１の結合手段は− 次ビノドラインの対向する端部（相対的に遠い側）に位置し、第３の結合手段は 一次ビットラインの信号ビットラインと隣接する一端（相対的に接近した例）に 位置する。

図４Ａ及び図４Ｂの構成において、第１の結合手段を遠く離して位置決めするこ とはＲＡＭの性能を低下させるおそれがあることが判明している。特に、第３結 合手段の性能は一次ビットライン４４の電気抵抗により低下するおそれがある。

第１の結合手段４９が一次ビットラインの対向端部に位置する場合、ブツシュア ップトランジスタはオンに維持され第３の結合手段の通過トランジスタ５４のソ ース電圧を制御するように作用する。これらの通過トランジスタは一次ビットラ インからの電流をを一方の信号ビットライン対４５へ切り換える。移動電量の量 はソース電圧か増大するに従って減少する。第３結合手段のＰチャネルトランジ スタ５４のソース電圧の差は信号ビットラインを流れる電流の差動成分であると 考えられる。この差動電流成分はデータ続出動作中に選択されたＲＡＭセルの結 果として一次ビットラインの一方の側又は他方の例からグランドに流れる電流に よって発生する。シャ１−ルミ流中の差はＤＬ　Ｉ　１０によって検出され選択 されたビットラインの電圧ランプアップ速度の差と考えられる。

図４の第１の結合手段か遠く離れて位置することにより、シャトル電流を一次ヒ ットライン４９に流すことができる。しかしなから、このシャトル電流により、 −次ビットライン４９の抵抗に起因して第３の結合手段のトランジスタ５４のソ ース端子に別の電圧降下が生じてしまう。この別の電圧降下によりシャトル電流 か減少し、これにより信号ビットラインのラインアップ時間か増し、これにより 選択されたＲＡＭセルの状態検出が遅延される。

さらに、製造上の欠陥により各メインビット対の一方のメインビットラインの抵 抗に顕著な不平衡が生ずるおそれがある。

この抵抗不平衡により、ＤＬＩによって検出される偽似信号の確立か増大するお それもある。最後に第１の結合手段４９を遠く離して位置させるためには、各− 次ビットライン対４４の長さに亘って導体を形成して書込動作で選択されたビッ トライン対土のプルアップ電流を終端させる必要がある。換言すれば、端子５１ 及び５７はメインビットラインの全長に亘って導体ラインを形成することによっ て接続される。これら導体ラインはＲＡＮのレイアウトの複雑な構造に付加され る。

図１４Ａ及び図１４Ｂは一緒になって図１４を構成し、上述した課題の全てを解 決すものであ。図１４Ａ及び図１４Ｂに示すように、第１の結合手段４９は、− 次ビットライン４４の反対側の端部６５に信号ビットライン４５から離れて位置 するのではなく、−次ビットライン４４の信号ビットライン４５に相対的に近接 する一端６６に配置する。第１の結合手段を一次ビットラインの一端に第４の結 合手段に接近配置することにより、ビットラインの抵抗効果か除去される。この 結果、−次ビットラインの電圧降下による減少したシャトル電流は除去され、検 出における遅延か減少する。さらに、製造欠陥の結果としての一方又は他方の一 次ヒットラインの不平衡は選択されたＲＡＭセルから読み出したデータの正確な 検知に不利な作用を及ぼすことはない。最後に、第１の結合手段を第３の結合手 段に隣接して配置することにより、端子５１及び５７を短い導体線を用いて電気 的に接続することができ、この結果−次ビットラインの全長に亘って導体線を延 在する必要がなくなる。

図１４に示す構成において、主ビットライン４４か反対側の端部６５て終端しな いスタブ伝送ラインとなることは、当業者にとって理解さる。従って、反対側端 部６５に向いて位置するＲＡＭセルは、伝送ラインの遅延時間により一方の端部 ６６において直ちに検知されない。この最大遅延時間Ｔｄは次式で与ここて、全 シャトル電流か流れる第１結合トランジスタ４９の電圧差動点てあり、典型的に は０．５ボルトである。

Ｖ　ｄ　ｄ　”電力供給電圧 Ｃ１−主ヒツトライン４４の全容量 Ｉア、、＝ＲＡＮセル４１の電流 Ｒ，＝主ヒツトライン４４の電気抵抗 主ヒツトライン対４４当り２５６個のＲＡＭセル４１を含むＲＡＭアーキテクチ ャの場合、遅延時間Ｔｄは典型な場合２００Ｐ秒である。この遅延は、最悪の主 ビットライン遅延時間Ｔａに等しい時間により第３の結合手段により選択された トランジスタ５４を起動させる前に選択されワード線４２を起動させることによ り適合させることかできる。

第１及び第３の結合手段の種々の変形例を図１５〜図１９に示す。図４に図示し たように、第１の結合手段が一部ビ・ノドライン４４の反対側の遠い側の端部６ ５に配置できることは当業者にとって理解できることである。一方、好ましくは 、第１の結合手段は、図１４Ａ及び図１４Ｂに示すように一部ビ・ノドラインの 一方の（近い側の）端部６６に配置することができる。

第１及び第３の結合手段の別の実施例は当業者にとって容易に想到される。

図１５〜図１９を簡単化するため、単一の第１の結合手段４６及び単一の第３の 結合手段４８だけを図示する。一方、複数の第１結合手段４６及び第３結合手段 ４８を図１４Ａ及び図１４Ｂの手段に置換できることは当業者にとって理解でき ることである。

図１５を参照するに、図示の実施例は図１４に示す第３の結合手段と同一の第３ の結合手段４８を含んでいる。一方、第１の結合手段４６には一対の交差結合し たＰ形トランジスタ６１゜６ビが加えられており、これらトランジスタの制御さ れる電極は電力供給電圧線ＶＤＤと各−次ビットライン４４．４４’の一方との 間に直列に結合する。トランジスタの制ａａｔ極はそれぞれ関連する信号ビット ライン４５．４５’にそれぞれ交差結合する。これらＰチャネルトランジスタ６ １，６ビ及び４９゜４９′のチャネル長及び幅は全て同一とする。

トランジスタ６１．６１’は信号ビットラインからの第１の結合手段での同様な フィードバック経路を構成して主ビ・ノドラインから信号ビットラインに切り換 えられる差動信号成分が誘導されるＲＡＭセルをエンハンスする。このフィート ノくツク構造の効果は、ＲＡＭセル電流に起因して信号成分の差分を増倍するこ とになる。このフィードバックにより、フィートノく・ツクを用いない場合に切 り換えられるＲＡＭ電流の半分ではなくほとんど全てのＲＡＭｔ流が差動信号と して信号ビットラインに切り換えられる。従って、ＤＩ２０によって検知される 信号が増大し、低減した電流出力の一層小型なＲＡＭセル設計４１を用いること かできる。

このフィードバック技術は、データ書込中に選択された対の各−次ビットライン の電圧の制御において基本的作用も果たす。

特に、フィー　ドパツク電圧信号は信号ビットラインから第１の結合手段のゲー トへ交差結合され、選択された一部ビットラインの一方を供給電圧Ｖ。に継続し 他方の選択されたメモリビットラインを接地することができる。この信号ビット ラインから第１の結合手段へのノイードパック制御を利用する技術は、データの 選択したＲ、ＡＭセルへの書き込みの信頼性を大幅に改善する。

トランジスタロ１のゲート容量に起因して信号ビットラインに別の小さな容量性 負荷か発生ずることが理解される。しかしなから、米国特許第４９９０９７４号 及び４９８３０４３号（本発明の出願人に誼渡されている）に記載されているフ ェルミしきい値電界効果トランジスタを用いれば、この容量性負荷はほとんど無 視することができるようになる。図１５の実施例は、第１及び第３の結合手段を 一次ビットラインの第１の端部に形成する最良のモードであるど現在考えられる 。

図１６を参照するに、第１及び第３の結合手段の別の変形例を示す。第３の結合 手段４８は図１５に示すものと同一である。

一方、第１の結合手段はトランジスタ６１，６ビの交差結合対だけを用い図１５ のトランジスタ４９，４９’の必要性を除いている。この実施例は、あるＲＡＭ アーキテクチャで必要なフィー・ドパツクよりもより多くのフィードバックを形 成する。

図１７の実施例を参照するに、本例では第３の結合手段４８は〔４Ｉ６のものと 同一である。第１の結合手段４６は、別のＰチャネルＩ・ランジスタロ２が付加 されて書込動作中にトランジスタ６Ｉ、６ビをターンオフできる点を除いて図１ ６のものと同一である。

図１８は本発明の別の実施例を示す。第１の結合手段は図１４のものと同一であ る。一方、第２の結合手段４８には１対の交差結合ｌ・ランジスタロ３，６３’ が結合されて付加的フィードバックが形成されこれにより差動信号を増幅する。

図１８に示すように、付加的なトランジスタはｌ・ランジスタ５４．５４’と信 号ビットライン４５．４５’　との間に配置することができる１、或は、図１９ に示すように、交差結合したトランジスタ６３．６３’は第１の結合手段４６と トランジスタ５４．５４’との間に配置することができる。

第１及び第３の結合手段の当業者に想到される別の実施例は、第１及び第３の結 合手段を一次ビットラインの信号ビットラインと隣接する一方の端部に配置する ことである。この場合、第１の結合手段は一次ビットラインの反対側（遠い側） 端部に位置しない。−次ピットラインの遠い側の端部を非終端伝送ラインとして 作用させることは望ましいものでないと思われるが、第１の結合手段を一次ビッ トラインの信号ビットラインン及び第３の結合手段と隣接する端部に移動した場 合改善した性能が得られることが予期せず経験的及び理論的に見い出されている 。

好適実施例の上述した説明より、差動ラッチイングインバータ、メモリアーキテ クチャ、続出及び書込制御回路、メモリ動作同期制御回路及びアドレス変化検出 回路をそれぞれ個別に用いて通常のランダムアクセスメモリの動作を改善できる ことは当業者によって理解されるであろう。一方、これらの構成要素を全て一緒 に組み合せて高速且つ低消費電力の特有のランダムアクセスメモリを構成するこ とも当業者にとって理解されるであろう。例えは、これらの回路及び０．８μｍ のＭＯ３ＦＥＴ技術を用いて１２８にビットのＳＲ，ＡＭアレイについてのコン ピュータシュミレーノヨンによ第１ば、８ｎ秒の続出又は書込サイクル時間及び 室温で１２５ｍＨｚでの動作において２００ｍＷの電力消費か得られる。アイド ル時においてメモリは２００μＷを消費する。、二の性能はＳＲＡＭ設計の技術 の現段階において何ら知られていない。０．８μｍのフェルミＦＥＴ技術を用い る場合、一層小さいパワーて２００　ｍ　Ｈｇの性能か容易に達成される。

図面及び明細書には本発明の典型的な好適実施例が開示されており、特有な用語 か用いられているか、これらの用語は一般的で記述的な意味においてだけ用いた ものであり特許請求の範囲に記載されている本発明の範囲を限定するものではな い。

真の清：　ＴＤｌｔｌ　’？２　（図８）ｉのＡ：ｒｏｔ−ｕ　ｑ２′　ｃｒａ ｑ＞フロントページの続き （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＳＥ）、０Ａ（ＢＦ 、ＢＪ、ＣＦ、ＣＧ、ＣＩ、ＣＭ、ＧＡ、ＧＮ、ＭＬ、ＭＲ，ＳＮ、ＴＤ、ＴＧ ）、ＡＴ、　ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、　ＣＨ，Ｃ３，ＤＥ。

ＤＫ、　ＥＳ、　ＦＩ、　ＧＢ、　ＨＵ、ＪＰ、　ＫＰ、　ＫＲ，ＬＫ、ＬＵ、 ＭＧ、ＭＮ、ＭＷ、ＮＬ、Ｎｏ、ＰＬ、ＲＯ、ＲＵ、ＳＤ、ＳＥ

Claims (118)

【特許請求の範囲】
1. １．メモリの第１および第２ビットラインの信号を感知するに当たり： 各々が第１および第２基準電圧間に接続されるとともに入力端子および出力端子 を含む第１および第２相補ＦＥＴインバータと； これら第１および第２相補ＦＥＴインバータの各々のＦＥＴによって前記第１お よび第２基準電圧の一方に向かってスキューされるインバータ伝達関数を生ぜし め；第１相補ＦＥＴインバータの入力端子を第２相補ＦＥＴインバータの出力端 子に接続し、且つ第２相補ＦＥＴインバータの入力端子を第１相補ＦＥＴインバ ータの出力端子に接続し； 第１ビットラインを第１相補ＦＥＴインバータの入力端子に接続し、且つ第２ビ ットラインを第２相補ＦＥＴインバータの入力端子に接続するようにしたことを 特徴とする電界効果トランジスタ型差動ラッチングインバータ回路。
2. ２．前記第１および第２相補ＦＥＴインバータはそれぞれ第１導電型の少なくと も１つのＦＥＴおよび第２導電型の少なくとも１つのＦＥＴを具え；正方チャネ ル飽和電流と第１導電型の少なくとも１つのＦＥＴの幅対長さの比との積を正方 チャネル飽和電流と第２導電型の少なくとも１つのＦＥＴの幅対長さの比との積 よりも充分に大きくしてスキューされたインバータ伝達関数を得るようにしたこ とを特徴とする請求項１に記載の差動ラッチングインバータ回路。
3. ３．前記第１相補ＦＥＴインバータは第１導電型の第１インバータＦＥＴと、第 ２導電型の第２インバータＦＥＴとを具え、第１、第２および第３ＦＥＴの制御 電極を第１および第２基準電圧間に直列に接続し、第１および第２ＦＥＴの制御 電極を相互接続して第１相補ＦＥＴインバータの入力端子を形成し； 前記第２相補ＦＥＴインバータは第１導電型の第４インバータＦＥＴと、第２導 電型の第５および第６インバータＦＥＴとを具え、第４、第５および第６ＦＥＴ の制御電極を第１および第２基準電圧間に直列に接続し、第４および第５ＦＥＴ の制御電極を相互接続して第２相補ＦＥＴインバータの入力端子を形成し； 前記第３ＦＥＴの制御電極を前記第４ＦＥＴの制御電極および前記第５および第 ６ＦＥＴの一方のＦＥＴの制御電極間に接続し、前記第６ＦＥＴの制御電極を前 記第１ＦＥＴの制御電極および前記第２および第３ＦＥＴの一方のＦＥＴの制御 電極間に接続し； 正方チャネル飽和電流と前記第２，第３，第５，第６インバータＦＥＴのチャネ ル幅対長さの比との積を正方チャネル飽和電流と前記第１および第４インバータ ＦＥＴのチャネル幅対長さの比との積よりも充分に大きくしてスキューされたイ ンバータ伝達関数を得るようにしたことを特徴とする請求項１に記載の差動ラッ チングインバータ回路。
4. ４．前記第１および第２相補ＦＥＴインバータのインバータ伝達関数を前記第１ および第２基準電圧の一方の基準電圧に向かって対称インバータよりも２・（１ ／２）以下に亘りスキューするようにしたことを特徴とする請求項１に記載の差 動ラッチングインバータ回路。
5. ５．前記第１基準電圧を５Ｖとし、第２基準電圧を接地電位とし、前記第１およ び第２相補ＦＥＴインバータによって論理状態を約１Ｖで切換えるようにしたこ とを特徴とする請求項１に記載の差動ラッチングインバータ回路。
6. ６．各々が入力端子および出力端子を含む第１および第２プルアップ回路をさら に具え； 第１プルアップ回路の入力端子を第２相補ＦＥＴインバータの出力端子に接続し 、第１プルアップ回路の出力端子を第１相補ＦＥＴインバータの出力端子に接続 し；第２プルアップ回路の入力端子を第１相補ＦＥＴインバータの出力端子に接 続し、第２プルアップ回路の出力端子を第２相補ＦＥＴインバータの出力端子に 接続するようにしたことを特徴とする請求項１に記載の差動ラッチングインバー タ回路。
7. ７．第１および第２プルアップＦＥＴをさらに具え；第１プルアップＦＥＴの制 御電極を第１基準電圧および前記第１相補ＦＥＴインバータの出力端子間に接続 し；第２プルアップＦＥＴの制御電極を第１基準電圧および前記第２相補ＦＥＴ インバータの出力端子間に接続し；第１プルアップＦＥＴの制御電極を前記第２ 相補ＦＥＴインバータの出力端子に接続し； 第２プルアップＦＥＴの制御電極を前記第１相補ＦＥＴインバータの出力端子に 接続するようにしたことを特徴とする請求項１に記載の差動ラッチングインバー タ回路。
8. ８．各々が入力端子および出力端子を含む第３および第４プルアップ回路をさら に具え； 第３プルアップ回路の出力端子を前記第１相補ＦＥＴインバータの出力端子に接 続し、第４プルアップ回路の出力端子を前記第２相補ＦＥＴインバータの出力端 子に接続し；第３および第４プルアップ回路の入力端子を選択的に作動させて第 １および第２インバータの出力端子を前記第１基準電圧に強制的に向けるように したことを特徴とする請求項１に記載の差動ラッチングインバータ回路。
9. ９．第３および第４プルアップＦＥＴをさらに具え；前記第３プルアップＦＥＴ を前記第１相補ＦＥＴインバータの出力端子および前記第１基準電圧間に接続し 、前記第４プルアップＦＥＴを前記第２相補ＦＥＴインバータの出力端子および 前記第１基準電圧間に接続し；第３および第４プルアップＦＥＴの制御電極を選 択的に作動させて第１および第２インバータの出力端子を前記第１基準電圧に強 制的に向けるようにしたことを特徴とする請求項１に記載の差動ラッチングイン バータ回路。
10. １０．各々が第１および第２基準電圧間に接続され、且つ入力端子および出力端 子を含む第３および第４相補ＦＥＴインバータをさらに具え； 前記第１相補ＦＥＴインバータの出力端子を第３相補ＦＥＴインバータの入力端 子に接続し、前記第２相補ＦＥＴインバータの出力端子を第４相補ＦＥＴインバ ータの入力端子に接続し； 第３および第４相補ＦＥＴインバータの各々のＦＥＴによって前記第１および第 ２基準電圧間で対称となるインバータ電圧伝達関数を発生させるようにしたこと を特徴とする請求項１に記載の差動ラッチングインバータ回路。
11. １１．前記第３および第４相補ＦＥＴインバータの各々は第１導電型の少なくと も１つのＦＥＴおよび第２導電型の少なくとも１つのＦＥＴを具え、正方チャネ ル飽和電流と第１導電型の少なくとも１つのＦＥＴの幅対長さの比との積を正方 チャネル飽和電流と第２導電型の少なくとも１つのＦＥＴの幅対長さの比との積 にほぼ等しくして前記対称インバータ伝達関数を得るようにしたことを特徴とす る請求項１０に記載の差動ラッチングインバータ回路。
12. １２．前記第３相補ＦＥＴインバータは第１導電型の第１ＦＥＴおよび第２導電 型の第２ＦＥＴを具え、これら第１および第２ＦＥＴの制御電極は第１および第 ２基準電圧間に直列に接続するとともに前記第３相補インバータの入力端子とし 、これら第１および第２ＦＥＴの制御電極間の接続部を第３相補インバータの出 力端子とし； 前記第４相補ＦＥＴインバータは第１電型の第３ＦＥＴおよび第２導電型の第４ ＦＥＴを具え、これら第３および第４ＦＥＴの制御電極は第１および第２基準電 圧間に直列に接続するとともに前記第４相補インバータの入力端子とし、これら 第３および第４ＦＥＴの制御電極間の接続部を第４相補インバータの出力端子と することを特徴とする請求項１１に記載の差動ラッチングインバータ回路。
13. １３．複数の記憶セルを具え、その各々を前記第１および第２ビットライン間の 接続するようにしたことを特徴とする請求項１，２，３，４，５，６，７，８， ９，１０，１１，および１２に記載の差動ラッチングインバータ回路。
14. １４．メモリの第１および第２ビットラインの信号を感知するに当たり： 第１導電型の第１乃至第１０ＦＥＴおよび第２導電型の第１１乃至第１６ＦＥＴ を具え； 第１，第１３および第１４ＦＥＴの制御電極は第１および第２基準電圧間に直列 に接続し、第１ＦＥＴと第１３および第１４ＦＥＴの一方のＦＥＴとの制御電極 間の直列接続部によって第１ノードを規定し； 第２，第１５および第１６ＦＥＴの制御電極は第１および第２基準電圧間に直列 に接続し、第２ＦＥＴと第１５および第１６ＦＥＴの一方のＦＥＴとの制御電極 間の直列接続部によって第２ノードを規定し； 第３および第１１ＦＥＴの制御電極を第１および第２基準電圧間に直列に接続し ； 第４および第１２ＦＥＴの制御電極を第１および第２基準電圧間に直列に接続し ； 第５および第１６ＦＥＴの制御電極を第１基準電圧および前記第１ノード間に直 列に接続し； 第７および第８ＦＥＴの制御電極を第１基準電圧および前記第２ノード間に直列 に接続し； 第９ＦＥＴの制御電極を前記第１基準電圧および前記第１ノード間に接続し； 第１０ＦＥＴの制御電極を前記第１基準電圧および前記第２ノード間に接続し； 第３および第１１ＦＥＴの制御電極を前記第１ノードに接続し； 第４および第１２ＦＥＴの制御電極を前記第２ノードに接続し； 第１，第５および第１３ＦＥＴの制御電極を前記第１ビットラインに接続し； 第２，第７および第１５ＦＥＴの制御電極を前記第２ビットラインに接続し； 第６および第８ＦＥＴの制御電極を相互接続し；第９ＦＥＴの制御電極を第２ノ ードに接続し；第１０ＦＥＴの制御電極を第１ノードに接続し；正方チャネル飽 和電流と前記第１３，第１４，第１５および第１６インバータＦＥＴのチャネル 幅対長さの比との積を正方チャネル飽和電流と前記第１および第２ＦＥＴのチャ ネル幅対長さの比との積よりも充分に大きくし；正方チャネル飽和電流と前記第 ３および第４ＦＥＴのチャネル幅対長さの比との積を正方チャネル飽和電流と前 記第１１および第１２ＦＥＴのチャネル幅対長さの比との積にほぼ等しくするよ うにしたことを特徴とする電界効果トランジスタ型差動ラッチングインバータ回 路。
15. １５．各々が第１および第２ビットライン間に接続された複数のメモリセルをさ らに具えることを特徴とする請求項１４に記載の差動ラッチングインバータ回路 。
16. １６．第１および第２基準電圧間に設けられたメモリの第１および第２ビットラ インの信号を感知するに当たり：複数の電界効果トランジスタ（ＦＥＴ）を具え 、これらＦＥＴは第１および第２基準電圧間に相互接続するとともに前記第１お よび第２基準電圧以外の基準電圧に自由に接続するようにし； 前記ＦＥＴは前記第１および第２ビットライン間の比較的小さな電圧差に応答せ しめるとともに所定しきい値電圧以上の電圧にあるビットラインの一方のビット ラインに応答させ、前記しきい値電圧を前記第２基準電圧よりも第１基準電圧に ほぼ接近させて第１および第２ビットライン間の電圧差の方向に依存して第１お よび第２デジタル値の一方のデジタル値を迅速に生ぜしめるようにしたことを特 徴とする信号感知回路。
17. １７．前記しきい値電圧を前記第２基準電圧よりも第１基準電圧に向かって対称 インバータよりも２・（１／２）以下に亘り近づけるようにしたことを特徴とす る請求項１６に記載の信号感知回路。
18. １８．各々が第１および第２ビットライン間に接続された複数のメモリセルをさ らに具えることを特徴とする請求項１４に記載の信号感知回路。
19. １９．書込作動中２進データを記憶し、アイドル作動中記憶された２進データを 保持し、読出作動中記憶された２進データをアクセスするランダムアクセスメモ リにおいて、第１複数行および第２複数列に配列され２進数字の記憶を行うメモ リセルのアレイと； 各々が前記メモリセルアレイの各行に接続された第１の複数のワードラインと； 各々が前記メモリセルアレイの各列に接続された第２の複数の一次ビットライン 対と； 各々が前記一次ビットライン少なくとも１つの各対に接続された第３の複数の信 号ビットライン対と；各々が信号ビットラインの各対間に接続され前記メモリセ ルの選択されたメモリセルに記憶された２進数字を読出す第３の複数の感知手段 と； アイドル作動中および読出作動中前記一次ビットラインを第１基準電圧に結合す るとともに書込作動中前記第１基準電圧から前記一次ビットラインの選択された ビットラインを減結合する第１手段と； アイドル作動中前記信号ビットラインを第２基準電圧に結合するとともに前記読 出作動中および書込作動中前記第２基準電圧から前記信号ビットラインを減結合 する第２手段と；前記読出作動中および書込作動中前記一次ビットラインの少な くとも１対のビットラインを前記信号ビットライン少なくとも１対のビットライ ンに結合するとともに前記アイドル作動中前記一次ビットラインおよび前記信号 ビットラインを相互に減結合する第３手段とを具えることを特徴とするランダム アクセスメモリ。
20. ２０．前記第１手段は第２の複数の電界効果トランジスタ対を具え、その少なく とも１つの制御電極を第１基準電圧および前記一次ビットラインの各ビットライ ン間に接続するようにしたことを特徴とする請求項１９に記載のランダムアクセ スメモリ。
21. ２１．前記第２の複数の電界効果トランジスタ対の制御電極を作動状態にしてア イドル作動中および読出作動中前記一次ビットラインを前記第１基準電圧に結合 するとともに前記第２の複数の電界効果トランジスタ対の少なくとも１対の電界 効果トランジスタの制御電極を不作動状態として書込作動中前記第１基準電圧か ら前記一次ビットラインの関連する対のビットラインを減結合する手段をさらに 具えることを特徴とする請求項２０に記載のランダムアクセスメモリ。
22. ２２．前記第２手段は第３の複数の電界効果トランジスタ対を具え、その各々の 電界効果トランジスタ対の制御電極を前記第２基準電圧および前記信号ビットラ インの各々との間に接続するようにしたことを特徴とする請求項１９に記載のラ ンダムアクセスメモリ。
23. ２３．前記第３の複数の電界効果トランジスタ対の制御電極を作動状態にしてア イドル作動中前記信号ビットラインを前記第２基準電圧に結合するとともに前記 第３の複数の電界効果トランジスタ対の電界効果トランジスタの制御電極を不作 動状態として前記読出作動中および書込作動中前記第２基準電圧から前記信号ビ ットラインを減結合する手段をさらに具えることを特徴とする請求項２２に記載 のランダムアクセスメモリ。
24. ２４．前記第３手段は第１導電型の第２の複数の電界効果トランジスタ対を具え 、その各々の電界効果トランジスタ対の制御電極を各一次ビットラインおよび各 信号ビットライン間に接続し、さらに第２導電型の第２の複数の電界効果トラン ジスタ対を具え、その各々の電界効果トランジスタ対の制御電極を各一次ビット ラインおよび各信号ビットライン間に接続するようにしたことを特徴とする請求 項１９に記載のランダムアクセスメモリ。
25. ２５．読出作動中前記第１導電型の前記電界効果トランジスタの少なくとも１対 の電界効果トランジスタの制御電極を作動状態にして前記一次ビットラインの関 連する対のビットラインを前記信号ビットラインの関連する対のビットラインに 結合するとともに書込作動中およびアイドル作動中前記第１導電型の電界効果ト ランジスタの制御電極を不作動状態とする手段と；書込作動中第２導電型の前記 電界効果トランジスタの制御電極を作動状態にして前記各一次ビットラインを関 連する信号ビットラインの対に結合するとともに書込作動中およびアイドル作動 中前記第２導電型の電界効果トランジスタの制御電極を不作動状態とする手段と をさらに具えることを特徴とする請求項２４に記載のランダムアクセスメモリ。
26. ２６．前記第３の複数の感知手段の各々は電界効果トランジスタ型差動ラッチン グインバータ回路を具え、この差動ラッチングインバータ回路は： 各々が第１および第２基準電圧間に接続されるとともに入力端子および出力端子 を含む第１および第２相補ＦＥＴインバータと； 第１および第２相補ＦＥＴインバータの各々のＦＥＴによって前記第１および第 ２基準電圧の一方に向かってスキューされるインバータ伝達関数を生ぜしめ；第 １相補ＦＥＴインバータの入力端子を第２相補ＦＥＴインバータの出力端子に接 続し、且つ第２相補ＦＥＴインバータの入力端子を第１相補ＦＥＴインバータの 出力端子に接続し； 前記信号ビットライン対の各々の各第１ビットラインを第１相補ＦＥＴインバー タの各々の入力端子に接続し、且つ前記信号ビットライン対の各々の各第２ビッ トラインを第２相補ＦＥＴインバータの各々の入力端子に接続するようにしたこ とを特徴とする請求項１９に記載のランダムアクセスメモリ。
27. ２７．前記第１および第２相補ＦＥＴインバータの各々は第１導電型の少なくと も１つのＦＥＴおよび第２導電型の少なくとも１つのＦＥＴを具え； 正方チャネル飽和電流と第１導電型の少なくとも１つのＦＥＴの幅対長さの比と の積を正方チャネル飽和電流と第２導電型の少なくとも１つのＦＥＴの幅対長さ の比との積よりも充分に大きくしてスキューされたインバータ伝達関数を得るよ うにしたことを特徴とする請求項２６に記載のランダムアクセスメモリ。
28. ２８．前記第１相補ＦＥＴインバータは第１導電型の第１インバータＦＥＴと、 第２導電型の第２インバータＦＥＴとを具え、第１、第２および第３ＦＥＴの制 御電極を第１および第２基準電圧間に直列に接続し、第１および第２ＦＥＴの制 御電極を相互接続して第１相補ＦＥＴインバータの入力端子を形成し； 前記第２相補ＦＥＴインバータは第１導電型の第４インバータＦＥＴと、第２導 電型の第５および第６インバータＦＥＴとを具え、第４、第５および第６ＦＥＴ の制御電極を第１および第２基準電圧間に直列に接続し、第４および第５ＦＥＴ の制御電極を相互接続して第２相補ＦＥＴインバータの入力端子を形成し； 前記第３ＦＥＴの制御電極を前記第４ＦＥＴの制御電極および前記第５および第 ６ＦＥＴの一方のＦＥＴの制御電極間に接続し、前記第６ＦＥＴの制御電極を前 記第１ＦＥＴの制御電極および前記第２および第３ＦＥＴの一方のＦＥＴの制御 電極間に接続し； 正方チャネル飽和電流と前記第２，第３，第５，第６インバータＦＥＴのチャネ ル幅対長さの比との積を正方チャネル飽和電流と前記第１および第４インバータ ＦＥＴのチャネル幅対長さの比との積よりも充分に大きくしてスキューされたイ ンバータ伝達関数を得るようにしたことを特徴とする請求項２６に記載のランダ ムアクセスメモリ。
29. ２９．各々が入力端子および出力端子を含む第１および第２プルアップ回路具え ； 第１プルアップ回路の入力端子を前記第２相補ＦＥＴインバータの出力端子に接 続し、第１プルアップ回路の出力端子を前記第１相補ＦＥＴインバータの出力端 子に接続し；第２プルアップ回路の入力端子を前記第１相補ＦＥＴインバータの 出力端子に接続し、第２プルアップ回路の出力端子を前記第２相補ＦＥＴインバ ータの出力端子に接続するようにしたことを特徴とする請求項２６に記載のラン ダムアクセスメモリ。
30. ３０．各々が入力端子および出力端子を含む第３および第４プルアップ回路具え ； 第３プルアップ回路の出力端子を前記第１相補ＦＥＴインバータの出力端子に接 続し、第４プルアップ回路の出力端子を前記第２相補ＦＥＴインバータの出力端 子に接続し；第３および第４プルアップ回路の入力端子を選択的に能動化して第 １および第２インバータの出力端子を強制的に第１基準電圧に向けるようにした ことを特徴とする請求項２６に記載のランダムアクセスメモリ。
31. ３１．各々が第１および第２基準電圧間に接続され、且つ入力端子および出力端 子を含む第３および第４相補ＦＥＴインバータをさらに具え； 前記第１相補ＦＥＴインバータの出力端子を第３相補ＦＥＴインバータの入力端 子に接続し、前記第２相補ＦＥＴインバータの出力端子を第４相補ＦＥＴインバ ータの入力端子に接続し； 第３および第４相補ＦＥＴインバータの各々のＦＥＴによって前記第１および第 ２基準電圧間で対称となるインバータ電圧伝達関数を発生させるようにしたこと を特徴とする請求項２６に記載のランダムアクセスメモリ。
32. ３２．前記第３および第４相補ＦＥＴインバータの各々は第１導電型の少なくと も１つのＦＥＴおよび第２導電型の少なくとも１つのＦＥＴを具え、正方チャネ ル飽和電流と第１導電型の少なくとも１つのＦＥＴの幅対長さの比との積を正方 チャネル飽和電流と第２導電型の少なくとも１つのＦＥＴの幅対長さの比との積 にほぼ等しくして前記対称インバータ伝達関数を得るようにしたことを特徴とす る請求項１９に記載のランダムアクセスメモリ。
33. ３３．前記第３の複数の感知手段の各々は：複数の電界効果トランジスタ（ＦＥ Ｔ）を具え、これらＦＥＴは第１および第２基準電圧間に相互接続するとともに 前記第１および第２基準電圧以外の基準電圧に自由に接続するようにし； 前記ＦＥＴは関連する信号ビットライン対の前記第１および第２信号ビットライ ン間の比較的小さな電圧差に応答せしめるとともに所定しきい値電圧以上の電圧 にあるビットラインの一方のビットラインに応答させ、前記しきい値電圧を前記 第１基準電圧よりも第２基準電圧にほぼ接近させて第１および第２信号ビットラ イン間の電圧差の方向に依存して第１および第２デジタル値の一方のデジタル値 を迅速に生ぜしめるようにしたことを特徴とする請求項１９に記載のランダムア クセスメモリ。
34. ３４．第１および第２ｐ入力ＯＲゲート回路網を具え、第１ｐ入力ＯＲゲート回 路網の各入力端子を前記第１相補インバータの各々の出力端子に接続し、第２ｐ 入力ＯＲゲート回路網の各入力端子を前記第２相補インバータの各々の出力端子 に接続し、前記差動ラッチングインバータ回路の任意のものにより第１の２進数 字を感知する際前記前記第１ｐ入力ＯＲゲート回路網によってその出力側に信号 を発生し、前記差動ラッチングインバータ回路の任意のものにより第２の２進数 字を感知する際前記第２ｐ入力ＯＲゲート回路網によってその出力側に信号を発 生するようにしたことを特徴とする請求項２６に記載のランダムアクセスメモリ 。
35. ３５．１対の入力端子および出力端子を有するラッチ回路を具え、その各入力端 子を第１および第２ｐ入力ＯＲゲート回路網の各出力端子に接続し、第１および 第２の２進値の一方の２進数字をこれらｐ入力ＯＲゲート回路網にラッチするよ うにしたことを特徴とする請求項３４に記載のランダムアクセスメモリ。
36. ３６．入力端子および出力端子を有するリングセグメントバッファをさらに具え 、その入力端子を前記バッファに接続し、出力端子にランダムアクセスメモリの 読出データ出力を発生するようにしたことを特徴とする請求項３５に記載のラン ダムアクセスメモリ。
37. ３７．前記ｐ入力ＯＲゲート回路網の各々は単一ｐ入力相補論理入力並列（ＣＬ ＩＰ）ＯＲゲートを具えることを特徴とする請求項１に記載のランダムアクセス メモリ。
38. ３８．第１の複数の行および第２に複数の列に配列され各々が２進数字を記憶す るメモリセルのアレイと；各々が前記メモリセルアレイの各行に接続された第１ の複数のワードラインと；各々が前記メモリセルアレイの各列に接続された第２ の複数のビットライン対と；各々が少なくとも１対のビットライン間に接続され るとともにトゥルー（ＴＲＵＥ）出力端子およびコンプルメント（ＣＯＭＰＬＥ ＭＥＮＴ）出力端子を有する第３の複数の感知手段と；各々が第３の複数の入力 端子を有する第１および第２のＯＲゲート回路網とを具え；第１のＯＲゲート回 路網の各入力端子を第３の複数の感知手段の各トゥルー出力端子に接続し、第２ のＯＲゲート回路網の各入力端子を第３の複数の感知手段の各コンプルメント出 力端子に接続し、前記感知手段の任意のものにより第１の２進数値を感知する際 前記第１のＯＲゲート回路網によってその出力側に信号を発生し、前記感知手段 の任意のものにより第２の２進数値を感知する際前記第２のＯＲゲート回路網に よってその出力側に信号を発生するようにしたことを特徴とするメモリ回路。
39. ３９．前記各感知手段は各々が第１および第２基準電圧間に接続されるとともに 入力端子および出力端子を含む第１および第２相補ＦＥＴインバータと； これら第１および第２相補ＦＥＴインバータの各々のＦＥＴによって前記第１お よび第２基準電圧の一方に向かってスキューされるインバータ伝達関数を生ぜし め；第１相補ＦＥＴインバータの入力端子を第２相補ＦＥＴインバータの出力端 子に接続し、且つ第２相補ＦＥＴインバータの入力端子を第１相補ＦＥＴインバ ータの出力端子に接続し； 前記第１および第２インバータの入力端子を少なくとも１つのビットライン対間 に接続し、これら第１および第２インバータの出力端子によってそれぞれトゥル ー出力端子およびコンプルメント出力端子を形成するようにしたことを特徴とす る請求項３８に記載のメモリ回路。
40. ４０．前記第１および第２相補ＦＥＴインバータはそれぞれ第１導電型の少なく とも１つのＦＥＴおよび第２導電型の少なくとも１つのＦＥＴを具え；正方チャ ネル飽和電流と第１導電型の少なくとも１つのＦＥＴの幅対長さの比との積を正 方チャネル飽和電流と第２導電型の少なくとも１つのＦＥＴの幅対長さの比との 積よりも充分に大きくしてスキューされたインバータ伝達関数を得るようにした ことを特徴とする請求項３９に記載のメモリ回路。
41. ４１．前記各感知手段は補ＦＥＴインバータの出力端子に接続し、第１プルアッ プ回路の出力端子を第１相補ＦＥＴインバータの出力端子に接続し； 第２プルアップ回路の入力端子を第１相補ＦＥＴインバータの出力端子に接続し 、第２プルアップ回路の出力端子を第２相補ＦＥＴインバータの出力端子に接続 するようにしたことを特徴とする請求項３９に記載のメモリ回路。
42. ４２．前記各感知手段は端々が入力端子および出力端子を含む第３および第４プ ルアップ回路をさらに具え；第３プルアップ回路の出力端子を前記第１相補ＦＥ Ｔインバータの出力端子に接続し、第４プルアップ回路の出力端子を前記第２相 補ＦＥＴインバータの出力端子に接続し；第３および第４プルアップ回路の入力 端子を選択的に作動させて第１および第２インバータの出力端子を前記第１基準 電圧に強制的に向けるようにしたことを特徴とする請求項３９に記載のメモリ回 路。
43. ４３．前記各感知回路は各々が第１および第２基準電圧間に接続され、且つ入力 端子および出力端子を含む第３および第４相補ＦＥＴインバータをさらに具え； 前記第１相補ＦＥＴインバータの出力端子を第３相補ＦＥＴインバータの入力端 子に接続し、前記第２相補ＦＥＴインバータの出力端子を第４相補ＦＥＴインバ ータの入力端子に接続し； 第３および第４相補ＦＥＴインバータの各々のＦＥＴによって前記第１および第 ２基準電圧間で対称となるインバータ電圧伝達関数を発生させるようにしたこと を特徴とする請求項３９に記載のメモリ回路。
44. ４４．前記第３および第４相補ＦＥＴインバータの各々は第１導電型の少なくと も１つのＦＥＴおよび第２導電型の少なくとも１つのＦＥＴを具え、正方チャネ ル飽和電流と第１導電型の少なくとも１つのＦＥＴの幅対長さの比との積を正方 チャネル飽和電流と第２導電型の少なくとも１つのＦＥＴの幅対長さの比との積 にほぼ等しくして前記対称インバータ伝達関数を得るようにしたことを特徴とす る請求項４３に記載のメモリ回路。
45. ４５．前記各感知回路は複数の電界効果トランジスタ（ＦＥＴ）をさらに具え、 これらＦＥＴは第１および第２基準電圧間に相互接続するとともに前記第１およ び第２基準電圧以外の基準電圧に自由に接続するようにし； 前記ＦＥＴはビットライン対間の比較的小さな電圧差に応答せしめるとともに所 定しきい値電圧以上の電圧にあるビットラインの一方のビットラインに応答させ 、前記しきい値電圧を前記第２基準電圧よりも第１基準電圧にほぼ接近させて第 １および第２ビットライン間の電圧差の方向に依存して、第１および第２デジタ ル値の一方のデジタル値を前記トゥルー出力端子に迅速に生ぜしめるとともに第 １および第２デジタル値の他方のデジタル値を前記コンプルメント出力端子に生 ぜしめるようにしたことを特徴とする請求項３８に記載のメモリ回路。
46. ４６．１対の入力端子および出力端子を有するラッチ回路を具え、その各入力端 子を第１および第２ｐ入力ＯＲゲート回路網の各出力端子に接続し、第１および 第２の２進値の一方の２進値をこれらｐ入力ＯＲゲート回路網にラッチするよう にしたことを特徴とする請求項３８に記載のメモリ回路。
47. ４７．入力端子および出力端子を有するリングセグメントバッファをさらに具え 、その入力端子を前記バッファに接続し、出力端子にランダムアクセスメモリの 読出データ出力を発生するようにしたことを特徴とする請求項４６に記載のメモ リ回路。
48. ４８．前記ｐ入力ＯＲゲート回路網の各々は単一ｐ入力相補論理入力並列（ＣＬ ＩＰ）ＯＲゲートを具えることを特徴とする請求項３８に記載のメモリ回路。
49. ４９．メモリにおける読出処理のタイミングを決定するタイミングシステムが、 読出処理を開始する手段と； 制御手段であって、その複数の制御入力端子における複数の制御信号に応答して 前記メモリの読出処理を制御する当該制御手段と； 複数の遅延リングセグメントバッファ（Ｄ−ＲＳＢ）であって、各遅延リングセ グメントバッファが入力端子及び出力端子を有し、この出力端子の出力がこの入 力端子の入力を予め定めた遅延後に表わし、これら遅延リングセグメントバッフ ァの前記の入力端子の各々が前記の読出処理開始手段に応答し、前記の出力端子 の各１つが前記の制御手段の制御手段の制御入力端子の各１つにそれぞれ接続さ れ、これにより、読出処理を制御するために予め決定したタイミング関係で前記 の複数の制御信号を生ぜしめるようにするこれら遅延リングセグメントバッファ と を具えていることを特徴とするタイミングシステム。
50. ５０．更に、読出処理が良好に行われたことを表わす指示手段を具え、前記の複 数の遅延リングセグメントバッファが前記の指示手段に応答し、読出処理が良好 に行われた後に前記の制御手段を不作動とするようになっていることを特徴とす る請求項４９に記載のタイミングシステム。
51. ５１．前記の制御手段が少なくとも１つのワードデコーダと少なくとも１つのビ ットデコーダとを有していることを特徴とする請求項４９に記載のタイミングシ ステム。
52. ５２．前記の制御手段が更に少なくとも１つの検出手段を有していることを特徴 とする請求項５１に記載のタイミングシステム。
53. ５３．前記のメモリがメモリセルのアレイと、メモリセルのこのアレイに接続さ れ、前記のセルのうち選択された１つに記憶された２進データを検出する複数の 検出手段とを有し、前記の指示手段は、前記の検出手段の１つが前記のセルのう ちの選択された１つのセル内に記憶された２進データを良好に検出したことを表 わす手段を有していることを特徴とする請求項５０に記載のタイミングシステム 。
54. ５４．前記の指示手段が複数の入力端子と１つの出力端子とを有するＯＲゲート 回路網を具え、ＯＲゲート回路網の各１つの入力端子が前記の検出手段の各１つ にそれぞれ接続され、前記のＯＲゲート回路網の前記の出力端子の出力が、前記 の検出手段の１つが前記のセルのうちの選択された１つのセルに記憶された２進 データを良好に検出したということを表わすようになっていることを特徴とする 請求項５３に記載のタイミングシステム。
55. ５５．前記のＯＲゲート回路網が、前記の複数の入力端子を有する単一の相補論 理入力並列（ＣＬＩＰ）ＯＲゲートを具えていることを特徴とする請求項５４に 記載のタイミングシステム。
56. ５６．前記の指示手段がアドレス変更検出手段を具えていることを特徴とする請 求項４９に記載のタイミングシステム。
57. ５７．ランダムアクセスメモリ（ＲＡＭ）における書込処理のタイミングを決定 するタイミングシステムが、書込処理を開始する手段と； 制御手段であって、その複数の制御入力端子における複数の制御信号に応答して 前記ＲＡＭの書込処理を制御する当該制御手段と； 複数の遅延リングセグメントバッファ（Ｄ−ＲＳＢ）であって、各遅延リングセ グメントバッファが入力端子及び出力端子を有し、この出力端子の出力がこの入 力端子の入力を予め定めた遅延後に表わし、これら遅延リングセグメントバッフ ァの前記の入力端子の各々が前記の書込処理開始手段に応答し、前記の出力端子 の各１つが前記の制御手段の制御入力端子の各１つにそれぞれ接続され、これに より、書込処理を制御するために予め決定したタイミング関係で前記の複数の制 御信号を生ぜしめるようにするこれら遅延リングセグメントバッファと を具えていることを特徴とするタイミングシステム。
58. ５８．更に、書込処理が良好に行われたことを表わす指示手段を具え、前記の複 数の遅延リングセグメントバッファが前記の指示手段に応答し、書込処理が良好 に行われた後に前記の制御手段を不作動とするようになっていることを特徴とす る請求項５７に記載のタイミングシステム。
59. ５９．前記の制御手段が少なくとも１つのワードデコーダと少なくとも１つのビ ットデコーダとを有していることを特徴とする請求項５７に記載のタイミングシ ステム。
60. ６０．更に、書込処理中に前記のＲＡＭ中に書込まれたデータを検出する検出手 段を具え、前記の指示手段がこの検出手段に応答して、書込処理が良好に行われ たことを表わすようにしたことを特徴とする請求項５７に記載のタイミングシス テム。
61. ６１．前記のＲＡＭがメモリセルのアレイと、メモリセルのこのアレイに接続さ れ、前記のセルのうち選択された１つに記憶された２進データを検出する複数の 検出手段とを有し、前記の指示手段は、前記の検出手段の１つが前記のセルのう ちの選択された１つのセル内に記憶された２進データを良好に検出したことを表 わす手段を有していることを特徴とする請求項６０に記載のタイミングシステム 。
62. ６２．前記の指示手段が複数の入力端子と１つの出力端子とを有するＯＲゲート 回路網を具え、ＯＲゲート回路網の各１つの入力端子が前記の検出手段の各１つ にそれぞれ接続され、前記のＯＲゲート回路網の前記の出力端子の出力が、前記 の検出手段の１つが前記のセルのうちの選択された１つのセルに記憶された２准 データを良好に検出したということを表わすようになっていることを特徴とする 請求項６１に記載のタイミングシステム。
63. ６３．前記のＯＲゲート回路網が、前記の複数の入力端子を有する単一の相補論 理入力並列（ＣＬＩＰ）ＯＲゲートを具えていることを特徴とする請求項６２に 記載のタイミングシステム。
64. ６４．前記の指示手段がアドレス変更検出手段を具えていることを特徴とする請 求項５７に記載のタイミングシステム。
65. ６５．複数の２進値入力の少なくとも１つの変更を検出する入力変更検出システ ムが複数の遷移検出遅延ユニット（ＴＤＬＵ）を具え、各遷移検出遅延ユニット が入力端子と出力端子とを有し、各遷移検出遅延ユニットの入力端子には前記２ 進値入力の１つがそれぞれ供給され、各遷移検出遅延ユニットは、前記の遷移検 出遅延ユニットの入力端子となる入力端子とトゥルー（ＴＲＵＥ）及びコンプリ メント（ＣＯＭＰＬＥＭＥＮＴ）出力端子とを有するラッチと；第１及び第２遅 延リングセグメントバッファ（Ｄ−ＲＳＢ）であって、各遅延リングセグメント バッファが入力端子及び出力端子を有し、これら遅延リングセグメントバッファ が前記入力端子から前記出力端子へ予め決定された遅延を導入し、前記の第１遅 延リングセグメントバッファの入力端子が前記のトゥルー出力端子に接続され、 前記の第２遅延リングセグメントバッファの入力端子が前記のコンプリメント出 力端子に接続されているこれら第１及び第２遅延リングセグメントバッファと； 第１，第２，第３及び第４入力端子と１つの出力端子とを有する論理ゲート回路 網であって、これら第１，第２，第３及び第４入力端子が前記のトゥルー出力端 子、前記のコンプリメント出力端子、前記の第１遅延リングセグメントバッファ の出力端子及び前記の第２遅延リングセグメントバッファの出力端子にそれぞれ 接続され、前記の論理ゲート回路網の出力端子が前記の遷移検出遅延ユニットの 出力端子となっている当該論理ゲート回路網と を具えており、入力変更検出システムが更に前記複数の入力端子と１つの出力端 子とを有するＯＲゲート回路網を具え、各前記遷移検出遅延ユニットの出力端子 が前記ＯＲゲート回路網の入力端子にそれぞれ接続され、前記複数の入力端子の 少なくとも１つにおける入力変更が検出された際に前記のＯＲゲート回路網の出 力端子に前記の予め決定された遅延に相当する持続時間を有する信号を化じるよ うになっていることを特徴とする入力変更検出システム。
66. ６６．前記のＯＲゲート回路網が、前記複数の入力端子と１つの出力端子とを有 する１つの相補論理入力並列（ＣＬＩＰ）ＯＲゲートを具えていることを特徴と する請求項６５に記載の入力変更検出システム。
67. ６７．前記複数の入力端子がメモリの複数のアドレス入力端子を具えていること を特徴とする請求項６６に記載の入力変更検出システム。
68. ６８．前記の論理ゲート回路網が第１，第２及び第３の２入力ＮＡＮＤゲートを 具え、第１及び第２の２入力ＮＡＮＤゲートの出力端子が第３の２入力ＮＡＮＤ ゲートの入力端子にそれぞれ接続され、第３の２入力ＮＡＮＤゲートの出力端子 が前記の遷移検出遅延ユニットの出力端子となっていることを特徴とする請求項 ６５に記載の入力変更検出システム。
69. ６９．前記の遅延リングセグメントバッファ（Ｄ−ＲＳＢ）が反転遅延リングセ グメントバッファであり、前記のトゥルー出力端子と第１反転遅延リングセグメ ントバッファの出力端子とが前記の第１の２入力ＮＡＮＤゲートの入力端子にそ れぞれ接続され、前記のコンプリメント出力端子と第２反転遅延リングセグメン トバッファの出力端子とが前記の第２の２入力ＮＡＮＤゲートの入力端子にそれ ぞれ接続されていることを特徴とする請求項６８に記載の入力変更検出システム 。
70. ７０．前記の遅延リングセグメントバッファが非反転遅延リングセグメントバッ ファであり、前記のトゥルー出力端子と第２非反転遅延リングセグメントバッフ ァの出力端子とが前記の第２の２入力ＮＡＮＤゲートの入力端子にそれぞれ接続 され、前記のコンプリメント出力端子と第１非反転遅延リングセグメントバッフ ァの出力端子とが前記の第１の２入力ＮＡＮＤゲートの入力端子にそれぞれ接続 されていることを特徴とする入力変更検出システム。
71. ７１．立上り時間が比較的遅い２進入力信号から立上り時間が比較的早いトゥル ー（ＴＲＵＥ）及びコンプリメント（ＣＯＭＰＬＥＭＥＮＴ）２進信号を生ぜし める回路が、入力端子とトゥルー及びコンプリメント出力端子とを有するらッチ であって、このラッチの入力端子に立上り時間が比較的遅い前記の２進入力信号 が供給されるようになっている当該ラッチと； 第１及び第２リングセグメントバッファ（ＲＳＢ）とを具え、各リングセグメン トバッファが入力端子と出力端子とを有し、各リングセグメントバッファの入力 端子が前記のトゥルー及びコンプリメント出力端子のうちの一方にそれぞれ接続 され、各リングセグメントバッファの出力端子が前記のトゥルー及びコンプリメ ント２進信号を比較的早い立上り時間で生ぜしめるようになっていることを特徴 とする回路。
72. ７２．前記のリングセグメントバッファが、前記のトゥルー及びコンプリメント ２進信号を予め定めた遅延後に生ぜしめる遅延リングセグメントバッファを具え ていることを特徴とする請求項７１に記載の回路。
73. ７３．前記のリングセグメントバッファが反転リングセグメントバッファ及び非 反転リングセグメントバッファのうちのいずれか一方を具えていることを特徴と する請求項７１に記載の回路。
74. ７４．前記のラッチが、交差結合された一対の相補電界効果トランジスタインバ ータを具えていることを特徴とする請求項７１に記載の回路。
75. ７５．前記のラッチが、スタティックランダムアクセスメモリセルを具えている ことを特徴とする請求項７１に記載の回路。
76. ７６．読出処理中記憶された２進データがアクセスされ、アイドル処理中記憶さ れた２進データがそのまま維持されるメモリが、 各メモリセルが２進数字を記憶するこれらメモリのアレイと； 読出処理を開始する手段と； この読出処理開始手段に応答し、前記アレイのメモリセルをアドレスする手段と ； アドレスされたメモリセル中に記憶された２進数字を感知する手段と； この感知手段に応答し、前記の２進数字が感知されたことを検出する検出手段と ； この検出手段に応答し、読出処理を終了させるとともにアイドル処理を開始して 自己同期メモリを得る手段とを具えていることを特徴とするメモリ。
77. ７７．前記の読出処理開始手段が、前記メモリヘの変更されたアドレス入力に応 答して読出処理を開始するためにアドレス変更検出手段を具えていることを特徴 とする請求項７６に記載のメモリ。
78. ７８．前記の読出処理開始手段が、前記メモリヘのチップ選択信号に応答して読 出処理を開始するためにチップ選択検出手段を具えていることを特徴とする請求 項７６に記載のメモリ。
79. ７９．前記の感知手段が複数の感知回路を具え、これら感知回路の各々が前記ア レイの少なくとも１つのメモリセルに記憶された２進数字をそれぞれ感知するよ うになっており、前記の検出手段が、前記複数の感知回路に応答して前記感知回 路が２進数字を感知したことを検出する手段を具えていることを特徴とする請求 項７６に記載のメモリ。
80. ８０．前記の感知回路の各々が差動ラッチインバータ（ＤＬＩ）を具えているこ とを特徴とする請求項７９に記載のメモリ。
81. ８１．読出処理を終了させる前記の手段が前記複数の感知回路をリセットする手 段を具えていることを特徴とする請求項７９に記載のメモリ。
82. ８２．前記の検出手段が、前記複数の入力端子を有するＯＲゲート回路網を具え 、これら入力端子の各々が前記感知回路の各１つにそれぞれ接続されていること を特徴とする請求項７９に記載のメモリ。
83. ８３．書込処理中２進データを記憶し、読出処理中記憶されている２進データが アクセスされ、アイドル処理中記憶された２進データがそのまま維持されるラン ダムアクセスメモリ（ＲＡＭ）が、 各ＲＡＭセルが２進数字を記憶するようになっているこれらＲＡＭセルのアレイ と； 読出処理及び書込処理のいずれか一方を開始する手段と、この開始手段に応答し 前記アレイのＲＡＭセルをアドレスする手段と； 書込処理中アドレスされたＲＡＭセルに２進数字を記憶し、読出処理及び書込処 理中アドレスされたＲＡＭセルに記憶されている２進数字を感知する手段と、 ２進数字を感知するこの手段に応答し、前記２進数字が感知されたことを検出す る検出手段と； この感知手段に応答し、読出処理及び書込処理を終了させるとともにアイドル処 理を開始して自己同期ＲＡＭを得る手段と を具えていることを特徴とするランダムアクセスメモリ。
84. ８４．読出処理及び書込処理のいずれか一方を開始する前記の手段が、前記のＲ ＡＭへの変更されたアドレス入力に応答して読出処理及び書込処理のいずれか一 方を開始するためにアドレス変更検出手段を具えていることを特徴とする請求項 ８３に記載のランダムアクセスメモリ。
85. ８５．読出処理及び書込処理のいずれか一方を開始する前記の手段が、前記のＲ ＡＭへのチップ選択信号に応答して読出処理及び書込処理のいずれか一方を開始 するためにチップ選択検出手段を具えていることを特徴とする請求項８３に記載 のランダムアクセスメモリ。
86. ８６．読出処理及び書込処理のいずれか一方を開始する前記の手段が、前記のＲ ＡＭへの書込イネーブル信号に応答して書込処理を開始するために書込イネーブ ル検出手段を具えていることを特徴とする請求項８３に記載のランダムアクセス メモリ。
87. ８７．２進数字を感知する前記の手段が複数の感知回路を具え、これら感知回路 の各々が前記アレイの少なくとも１つのＲＡＭセルに記憶された２進数字をそれ ぞれ感知するようになつており、前記の検出手段が、前記複数の感知回路に応答 して前記感知回路が２進数字を感知したことを検出する手段を具えていることを 特徴とする請求項８３に記載のランダムアクセスメモリ。
88. ８８．前記の感知回路の各々が差動ラッチインバータ（ＤＬＩ）を具えているこ とを特徴とする請求項８７に記載のランダムアクセスメモリ。
89. ８９．読出処理を終了させる前記の手段が前記複数の感知回路をリセットする手 段を具えていることを特徴とする請求項８７に記載のランダムアクセスメモリ。
90. ９０．前記の検出手段が、前記複数の入力端子を有するＯＲゲート回路網を具え 、これら入力端子の各々が前記感知回路の各１つにそれぞれ接続されていること を特徴とする請求項８７に記載のランダムアクセスメモリ。
91. ９１．書込処理中２進データを記憶し、アイドル処理中記憶されている２進デー タをそのまま維持し、読出処理中記憶されている２進データがアクセスされるラ ンダムアクセスメモリ（ＲＡＭ）が、 第１の複数の行と第２の複数の列とに配置されたメモリセルのアレイであって、 各メモリセルは２進数字を記憶するようになっている当該アレイと； 第１の複数のワードラインであって、各ワードラインが前記のメモリセルのアレ イの各行にそれぞれ接続されているこれらワードラインと； 第２の複数の対の一次ビットラインであって、各対が前記のメモリセルのアレイ の各列にそれぞれ接続されているこれら一次ビットラインと； 第３の複数の対の信号ビットラインであって、各対が前記の一次ビットラインの 一端でこれら一次ビットラインの少なくとも一対にそれぞれ接続されているこれ ら信号ビットラインと； 第３の複数の感知手段であって、各感知手段が各対の信号ビットライン間に接続 され、前記のメモリセルのうちの選択された１つに記憶された２進数字を読出す ようにするこれら感知手段と； アイドル処理中及び読出処理中前記の一次ビットラインを第１基準電圧点に結合 するとともに、書込処理中前記の一次ビットラインのうちの選択された少なくと も１つを前記の第１基準電圧点から分離させる第１手段と；アイドル処理中前記 の信号ビットラインを第２基準電圧点に結合するとともに、読出処理及び書込処 理中前記の信号ビットラインを前記の第２基準電圧点から減結合する第２手段と ； 読出処理及び書込処理中前記の一次ビットラインの少なくとも一対を前記の信号 ビットラインの少なくとも一対に結合する第３手段と を具え、前記の第１手段及び第３手段の双方が前記の一次ビットラインにその前 記の一端で接続されていることを特徴とするランダムアクセスメモリ。
92. ９２．前記の第１手段が第２の複数の対の電界効果トランジスタを具え、これら 電界効果トランジスタの各１つの制御電極が前記の第１基準電圧点と前記の一次 ビットラインの各１つの前記の一端との間に接続されていることを特徴とする請 求項９１に記載のランダムアクセスメモリ。
93. ９３．アイドル処理及び読出処理中前記の第２の複数の対の電界効果トランジス タの制御電極を駆動して前記の一次ビットラインを前記の第１基準電圧点に結合 するとともに、書込処理中前記の第２の複数の対の電界効果トランジスタのうち の少なくとも一対の電界効果トランジスタの制御電極の駆動を解除して関連の一 次ビットラインの対を前記の第１基準電圧点から分離させる手段を具えているこ とを特徴とする請求項９２に記載のランダムアクセスメモリ。
94. ９４．前記第２の複数の対の電界効果トランジスタの各制御電極が前記の信号ビ ットラインの各ラインの１つに接続されており、前記の信号ビットラインから前 記の第１手段に帰還を行うようになっていることを特徴とする請求項９２に記載 のランダムアクセスメモリ。
95. ９５．前記第２の複数の対の電界効果トランジスタの制御電極が前記の信号ビッ トラインの各対にそれぞれ交差結合されていることを特徴とする請求項９４に記 載のランダムアクセスメモリ。
96. ９６．前記の第１手段が第２の複数の対の電界効果トランジスタを具え、これら 電界効果トランジスタの各１つの制御電極が前記の第１基準電圧点と前記の一次 ビットラインの各１つの前記の一端との間に接続され、前記の電界効果トランジ スタの対の各制御電極が前記の信号ビットラインの各１つにそれぞれ接続され、 前記の信号ビットラインから前記の第１手段に帰還を行うようになっていること を特徴とする請求項９１に記載のランダムアクセスメモリ。
97. ９７．前記の電界効果トランジスタの各対の制御電極が前記の信号ビットライン の各対に交差結合されていることを特徴とする請求項９６に記載のランダムアク セスメモリ。
98. ９８．前記第２の複数の対の電界効果トランジスタの制御電極を前記の基準電圧 点に接続するための、第２の複数の他の対の電界効果トランジスタを具えている ことを特徴とする請求項９２に記載のランダムアクセスメモリ。
99. ９９．前記の第２手段が第３の複数の対の電界効果トランジスタを有し、これら 電界効果トランジスタの各１つの制御電極が前記の第２基準電圧点と前記の信号 ビットラインの各１つとの間に接続されていることを特徴とする請求項９１に記 載のランダムアクセスメモリ。
100. １００．アイドル処理中前記の第３の複数の対の電界効果トランジスタの制御電 極を駆動して前記の信号ビットラインを前記の第２基準電圧点に結合するととも に、読出処理及び書込処理中前記の第３の複数の対の電界効果トランジスタの制 御電極の駆動を解除して前記の信号ビットラインを前記の第２基準電圧点から分 離させる手段を具えていることを特徴とする請求項９９に記載のランダムアクセ スメモリ。
101. １０１．前記の第３手段が第１導電型の第２の複数の対の電界効果トランジスタ を具え、これら電界効果トランジスタの各１つの制御電極が各一次ビットライン の第１端と各信号ビットラインとの間に接続され、前記の第３手段が更に第２導 電型の第２の複数の対の電界効果トランジスタを具え、第２導電型のこれら電界 効果トランジスタの各１つの制御電極が各一次ビットラインの第１端と各信号ビ ットラインとの間に接続されていることを特徴とする請求項９１に記載のランダ ムアクセスメモリ。
102. １０２．読出処理中第１導電型の前記電界効果トランジスタのうちの少なくとも 一対の制御電極を駆動して一次ビットラインの関連の対を信号ビットラインの関 連の対に結合させるとともに、書込処理及びアイドル処理中第１導電型の前記電 界効果トランジスタの制御電極の駆動を解除する手段と、書込処理中第２導電型 の前記電界効果トランジスタの制御電極を駆動して各一次ビットライン対を関連 の信号ビットライン対に結合するとともに、読出処理及びアイドル処理中第２導 電型の前記電界効果トランジスタの制御電極の駆動を解除する手段とを具えてい ることを特徴とする請求項１０１に記載のランダムアクセスメモリ。
103. １０３．前記第３手段が更に、前記の第１導電型の前記第２の複数の対の電界効 果トランジスタの各制御電極を各信号ビットラインに結合するために、前記の第 １導電型の第２の複数の他の対の電界効果トランジスタを具えており、これら他 の対の電界効果トランジスタの各対の制御電極が信号ビットラインの各対に交差 結合されて信号ビットラインから前記の第３手段に帰還を行うようになっている ことを特徴とする請求項１０１に記載のランダムアクセスメモリ。
104. １０４．前記第３手段が更に、前記の第１導電型の前記第２の複数の対の電界効 果トランジスタの各制御電極を各一次ビットラインに結合するために、前記の第 １導電型の第２の複数の他の対の電界効果トランジスタを具えており、これら他 の対の電界効果トランジスタの各対の制御電極が信号ビットラインの各対に交差 結合されて信号ビットラインから前記の第３手段に帰還を行うようになっている ことを特徴とする請求項１０１に記載のランダムアクセスメモリ。
105. １０５．前記第３の複数の感知手段の各々が電界効果トランジスタ（ＦＥＴ）差 動ラッチングインバータ（ＤＬＩ）回路を具え、 この各回路が、第１及び第２相補ＦＥＴインバータを具え、各インバータが前記 の第１及び第２基準電圧点間に接続され、且つ入力端子及び出力端子を有してお り、前記第１及び第２相補ＦＥＴインバータのうちの各インバータのＦＥＴが前 記第２基準電圧点の第２基準電圧の方向にスキューされるインバータ伝達関数を 生じ、前記第１相補ＦＥＴインバータの入力端子が前記第２相補ＦＥＴインバー タの出力端子に接続され、前記第２相補ＦＥＴインバータの入力端子が前記第１ 相補ＦＥＴインバータの出力端子に接続され、 前記の信号ビットライン対の各対の一方の信号ビットラインが前記第１相補ＦＥ Ｔインバータの各１つの入力端子にそれぞれ接続され、前記の信号ビットライン 対の各対の他方の信号ビットラインが前記第２相補ＦＥＴインバータの各１つの 入力端子にそれぞれ接続されていることを特徴とする請求項９１に記載のランダ ムアクセスメモリ。
106. １０６．前記第１及び第２相補ＦＥＴインバータの各々が第１導電型の少なくと も１つのＦＥＴと第２導電型の少なくとも１つのＦＥＴとを具え、 前記の第１導電型の前記の少なくとも１つのＦＥＴの正方チャネル飽和電流とそ のチャネル幅対チャネル長の比との積が、前記の第２導電型の前記の少なくとも １つのＦＥＴの正方チャネル飽和電流とそのチャネル幅対チャネル長の比との積 よりも著しく大きく、これにより前記のスキューされたインバータ伝達関数を生 じるようになっていることを特徴とする請求項１０５に記載のランダムアクセス メモリ。
107. １０７．前記の第１相補ＦＥＴインバータが第１導電型の第１インバータＦＥＴ と、第２導電型の第２及び第３インバータＦＥＴとを具え、これら第１，第２及 び第３インバータＦＥＴの制御電極は前記の第１及び第２基準電圧点間に直列に 接続され、第１及び第２インバータＦＥＴの制御電極が互いに接続されて前記の 第１相補ＦＥＴインバータの入力端子を構成しており、 前記の第２相補ＦＥＴインバータが第１導電型の第４インバータＦＥＴと、第２ 導電型の第５及び第６インバータＦＥＴとを具え、これら第４，第５及び第６イ ンバータＦＥＴの制御電極が前記の第１及び第２基準電圧点間に直列に接続され 、前記の第４及び第５インバータＦＥＴの制御電極が互いに接続されて前記の第 ２相補ＦＥＴインバータの入力端子を構成しており、 前記の第３インバータＦＥＴの制御電極が前記の第４インバータＦＥＴの制御電 極と前記の第５及び第６インバータＦＥＴのうちのいずれか一方の制御電極との 間に接続され、前記の第６インバータＦＥＴの制御電極が前記の第１インバータ ＦＥＴの制御電極と、前記の第２及び第３インバータＦＥＴのうちのいずれか一 方の制御電極との間に接続され、前記の第２，第３，第５及び第６インバータＦ ＥＴの正方チャネル飽和電流とそのチャネル幅対チャネル長の比との積が前記の 第１及び第４インバータＦＥＴの正方正方チャネル飽和電流とそのチャネル幅対 チャネル長の比との積よりも著しく大きく、これにより、前記のスキューされた インバータ伝達関数を生じるようになっていることを特徴とする請求項１０５に 記載のランダムアクセスメモリ。
108. １０８．第１及び第２プルアップ回路が設けられ、これらの各プルアップ回路が 入力端子と出力端子とを有し、第１プルアップ回路の入力端子が前記の第２相補 ＦＥＴインバータの出力端子に接続され、前記第１プルアップ回路の出力端子が 前記の第１相補ＦＥＴインバータの出力端子に接続され、 前記第２プルアップ回路の入力端子が前記の第１相補ＦＥＴインバータの出力端 子に接続され、前記第２プルアップ回路の出力端子が前記の第２相補ＦＥＴイン バータの出力端子に接続されていることを特徴とする請求項１０５に記載のラン ダムアクセスメモリ。
109. １０９．第３及び第４プルアップ回路が設けられ、これらの各プルアップ回路が 入力端子及び出力端子を有し、前記第３プルアップ回路の出力端子が前記の第１ 相補ＦＥＴインバータの出力端子に接続され、前記第４プルアップ回路の出力端 子が前記の第２相補ＦＥＴインバータの出力端子に接続され、 前記第３及び第４プルアップ回路の入力端子が選択的に駆動されて前記の第１及 び第２相補ＦＥＴインバータの出力を前記の第１基準電圧点の第１基準電圧の方 向にスキューさせるようになっていることを特徴とする請求項１０５に記載のラ ンダムアクセスメモリ。
110. １１０．第３及び第４相補ＦＥＴインバータが設けられ、これらの各インバータ が前記の第１及び第２基準電圧点間に接続され、且つ入力端子及び出力端子を有 し、前記の第１相補ＦＥＴインバータの出力端子が前記の第３相補ＦＥＴインバ ータの入力端子に接続され、前記の第２相補ＦＥＴインバータの出力端子が前記 の第４相補ＦＥＴインバータの入力端子に接続され、 前記の第３及び第４相補ＦＥＴインバータの各インバータのＦＥＴが前記の第１ 及び第２基準電圧点の基準電圧間で対称となるインバータ電圧伝達関数を生じる ようになっていることを特徴とする請求項１０５に記載のランダムアクセスメモ リ。
111. １１１．前記の第３及び第４相補ＦＥＴインバータの各々が第１導電型の少なく とも１つのＦＥＴと、第２導電型の少なくとも１つのＦＥＴとを具え、 前記の第１導電型の前記の少なくとも１つのＦＥＴの正方チャネル飽和電流とそ のチャネル幅対チャネル長の比との積が、前記の第２導電型の前記の少なくとも １つのＦＥＴの正方チャネル飽和電流とそのチャネル幅対チャネル長の比との積 にほぼ等しく、これにより前記の対称的なインバータ伝達関数を生じるようにな っていることを特徴とする請求項１１０に記載のランダムアクセスメモリ。
112. １１２．前記第３の複数の感知手段の各々が複数の電界効果トランジスタ（ＦＥ Ｔ）を具え、これらＦＥＴが前記の第１及び第２基準電圧点間で相互接続されて いるもこれら第１及び第２基準電圧点以外の基準電圧点には接続されておらず、 これらＦＥＴは関連の信号ビットライン対の第１及び第２信号ビットライン間の 差である比較的小さな電圧に応答し且つ予め定めたしきい値電圧よりも大きな電 圧にある前記の信号ビットラインの一方に応答し、このしきい値電圧は前記の第 １基準電圧点の基準電圧に対するよりも前記の第２基準電圧点の基準電圧に可成 り接近しており、前記の第１及び第２信号ビットライン間の差である前記の電圧 の方向に依存して第１及び第２デジタル値の一方を迅速に生じるようになってい ることを特徴とする請求項９１に記載のランダムアクセスメモリ。
113. １１３．第１及び第２ｐ入力ＯＲゲート回路網が設けられ、この第１ｐ入力ＯＲ ゲート回路網の各入力端子が前記の第１相補ＦＥＴインバータの各１つの出力端 子にそれぞれ接続され、前記第２ｐ入力ＯＲゲート回路網の各入力端子が前記の 第２相補ＦＥＴインバータの各１つの出力端子にそれぞれ接続され、前記の差動 ラッチングインバータ（ＤＬＩ）のいずれかによる第１の２進値の感知時に前記 の第１ｐ入力ＯＲゲート回路網がその出力端子に信号を生じ、前記の差動ラッチ ングインバータのいずれかによる第２の２進値の感知時に前記の第２ｐ入力ＯＲ ゲート回路網がその出力端子に信号を生じるようになっていることを特徴とする 請求項１０５に記載のランダムアクセスメモリ。
114. １１４．一対の入力端子と１つの出力端子とを有するラッチが設けられ、このラ ッチの各入力端子が前記の第１及び第２ｐ入力ＯＲゲート回路網の各出力端子に それぞれ接続され、このラッチが前記の第１及び第２の２進値の１つをラッチン グするようになっていることを特徴とする請求項１１３に記載のランダムアクセ スメモリ。
115. １１５．入力端子及び出力端子を有するリングセグメントバッファが設けられ、 この入力端子が前記のラッチに接続され、前記の出力端子が前記のランダムアク セスメモリに対する読出データ出力を生じるようにしたことを特徴とする請求項 １１４に記載のランダムアクセスメモリ。
116. １１６．前記のｐ入力ＯＲゲート回路網の各々が１つのｐ入力相補論理入力並列 （ＣＬＩＰ）ＯＲゲートを具えていることを特徴とする請求項１１３に記載のラ ンダムアクセスメモリ。
117. １１７．書込処理中２進データを記憶し、アイドル処理中記憶されている２進デ ータを維持し、読出処理中記憶されている２進データがアクセスされるランダム アクセスメモリ（ＲＡＭ）が、 第１の複数の行及び第２の複数の列に配置されたメモリセルのアレイであって、 各メモリセルが２進数字を記憶するように構成されている当該アレイと； 第１の複数のワードラインであって、各ワードラインが前記のアレイの各行にそ れぞれ接続されている当該ワードラインと； 第２の複数の対の一次ビットラインであって、各対が前記のアレイの各列にそれ ぞれ接続されている当該一次ビットラインと； 第３の複数の対の信号ビットラインであって、各対が前記の一次ビットラインの 一端でこれら一次ビットラインの少なくとも１つの対に接続されている当該信号 ビットラインと；前記の一次ビットラインの前記の一端に位置し、アイドル処理 及び読出処理中前記の一次ビットラインを第１基準電圧点に結合する手段と； 前記の一次ビットラインの前記の一端に位置し、読出及び書込処理中前記の一次 ビットラインの少なくとも一対を前記の信号ビットラインの少なくとも一対に結 合する手段とを具えていることを特徴とするランダムアクセスメモリ。
118. １１８．前記の一次ビットラインがその他端で電気接続されておらず、これら一 次ビットラインがランダムアクセスメモリの動作中非成端伝送ラインを構成する ようになっていることを特徴とする請求項１１７に記載のランダムアクセスメモ リ。