JPH0226886B2 - - Google Patents

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JPH0226886B2
JPH0226886B2 JP58019015A JP1901583A JPH0226886B2 JP H0226886 B2 JPH0226886 B2 JP H0226886B2 JP 58019015 A JP58019015 A JP 58019015A JP 1901583 A JP1901583 A JP 1901583A JP H0226886 B2 JPH0226886 B2 JP H0226886B2
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JP
Japan
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josephson junction
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line
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gate
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JP58019015A
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Mitsucheru Josefusu Richaado
Cho Uongu Shingu
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Unisys Corp
Original Assignee
Unisys Corp
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Publication date
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Publication of JPH0226886B2 publication Critical patent/JPH0226886B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/38—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of superconductive devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
    • H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S505/00—Superconductor technology: apparatus, material, process
    • Y10S505/825—Apparatus per se, device per se, or process of making or operating same
    • Y10S505/856—Electrical transmission or interconnection system
    • Y10S505/857—Nonlinear solid-state device system or circuit
    • Y10S505/863—Stable state circuit for signal shaping, converting, or generating
    • Y10S505/864—Stable state circuit for signal shaping, converting, or generating with josephson junction

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  • Mathematical Physics (AREA)
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Description

【発明の詳細な説明】 (1) 発明の背景 (1) 発明の分野 本発明は、改良超伝導ジヨセフソン接合論理回
路に関するものである。さらに詳しくいえば、本
発明は、新しい改良ジヨセフソン接合論理ラツチ
回路に関するものである。
(2) 関連出願 本発明は、1981年８月31日出願の米国特許願第
298148号「３ジヨセフソン接合直接結合隔離回
路」の名称で、増幅出力を与える新規なオア論理
回路を示して説明している特許出願に一部分関係
している。さらに、本発明は、一部分、やはり増
幅を行なうアンド論理回路を示して説明している
1981年８月31日出願の米国特許願第298149号「４
ジヨセフソン接合直接結合アンド・ゲート回路」
に関係している。
(3) 先行技術の説明 先行技術には、IEEEジヤーナル・オブ・ソリ
ツド・ステート・サーキツツ（Journal of Solid
States Circuits）第SC−13巻第５号（1978年10
月）583〜590頁のA.ダビツドソン（Davidson）
の論文「ジヨセフソン・ラツチ」がある。この
1978年のIEEEの論文は、10の干渉計を含み、各
干渉計が複数のジヨセフソン接合からなつている
ジヨセフソン接合ラツチを示している。ブロツク
図論理回路が１ビツトを記憶するために独立の直
流電源を必要とするフリツプフロツプに相当する
ものを示している。さらに、前記ブロツク図論理
回路は自己ゲート・アンド・ゲート（SGA）を
必要とする。SGAへの入力信号は、フリツプ・
フロツプによつて与えられるものとして記載され
ている。フリツプ・フロツプからの信号は、真ま
たは補数出力信号レベルとして利用できる形にな
つていない。
先行技術はまた、IEEEインターナシヨナル・
コンフアレンス・オン・サーキツト・アンド・コ
ンピユータ（International Conference on
Circuit and Computer）第２巻（1980年）884〜
886頁の、H.C.ジヨーンズ（Jones）およびT.R.
ゲイワラス（Gheewalas）の論文「超高速度ジ
ヨセフソン・ラツチ」がある。その885頁の第２
図として２ポート・データ・ラツチ回路が示され
ている。このラツチ回路は、フリツプ・フロツプ
または記憶ループが独立の直流電源を必要としな
い前記ダビツドソンの論文の変形である。その略
図回路は、前記論文のSGA回路の場所にある従
回路を示している。このラツチ回路は、入力アン
ド・ゲートへの入力隔離を行なうために修正入力
アンド―オア・ゲート装置を用いる。
上記先行技術の回路は、ともに、入力および出
力に、誘導結合した装置である干渉計を用いてい
る。
論理モジユール・ビルデイング・ブロツクとし
て用いることができ、かつ真の量およびその真の
量の補数を表わす二つの直接結合増幅出力を与え
る簡易ジヨセフソン接合論理回路を提供すること
が望ましい。
(2) 発明の要約 本発明の主な目的は、新しいジヨセフソン接合
論理ラツチ・モジユール・ビルデイング・ブロツ
クを提供することである。
本発明のもう一つの主な目的は、やはり電気的
隔離をできる直接結合入力および出力を有する新
規なジヨセフソン接合ラツチ回路を提供すること
である。
本発明のなおもう一つの主な目的は、標本およ
び保持の能力を有する新規なジヨセフソン接合ラ
ツチ回路を提供することである。
本発明のもう一つの目的は、要素の数が少なく
動作が速いジヨセフソン接合論理ラツチ回路を提
供することである。
本発明のなおもう一つの目的は、動作速度の向
上した新規なジヨセフソン接合論理回路を提供す
ることである。
本発明のこれらおよびその他の目的によれば、
データ信号とイネーブル信号とを受け、かつジヨ
セフソン接合フリツプ・フロツプ磁束記憶ループ
に接続される出力信号を生ずるアンド・ゲートを
含む新しい改良ジヨセフソン接合ラツチ論理回路
が提供される。磁束記憶ループは、１対の増幅ゲ
ートを含む新規なセンス回路に誘導的に結合され
ている。増幅ゲート回路は、増幅された真の量
と、感知されたとき磁束記憶ループの状態を示す
増幅された複数量を生ずる。
(3) 好ましい実施例の説明 ラツチ回路１０は、二つの入力とクロツク入力
とを有するように示されたジヨセフソン接合アン
ド・ゲート１１を備えている。高レベル・クロツ
ク信号が線路１４に達したとき、線路１２上に高
レベル・データ信号が、そして線路１３上に高レ
ベル・イネーブル信号があれば、高レベル出力信
号が線路１５に作られる。線路１５は、フリツ
プ・フロツプ１６のデータ入力に直接に接続され
ている。フリツプ・フロツプ１６はまた、リセツ
ト線１７を備えており、それは、動作を開始する
前または中に新しいビツトを記憶する前に磁束記
憶ループフリツプ・フロツプ１６を払うのに用い
られる。フリツプ・フロツプ１６にはＱ出力線１
８があつて、記憶されているデータ・ビツトの真
の量を与える。出力線１８は、アンド・ゲート１
９に接続されたものが示されている。センス信号
がアンド・ゲート１９へのセンス線２１に与えら
れると、出力線１８にある論理状態が出力線２２
に生じる。磁束記憶ループ１６を高磁束記憶状態
に維持する限り、出力線２２上の出力は、線２１
にセンス信号があるときに変化しない。しかし、
新しいビツトをフリツプ・フロツプ１６に記憶す
べき場合、線路１５の上に与えられているデー
タ・ビツトに対応するフリツプ・フロツプ１６の
状態を変えるために線路１７上の信号によつてフ
リツプ・フロツプ１６をリセツトしなければなら
ない。
次に第１図で述べた主要部を具体化する略回路
図を示している第２図を参照する。入力アンド・
ゲート１１は、ブロツク１１に仮想線で示されて
いる。ジヨセフソン接合フリツプ・フロツプ磁束
記憶ループ１６は、ブロツク１６に仮想線で示さ
れている。出力アンド・ゲート１９は、誘導結合
４６（第１図のＱ出力線１８）およびセンス線２
１と直列に接続されて出力線２２に出力を与える
ジヨセフソン接合Ｊ６を備えている。センス線２
１には抵抗２０が設けられている。
電流源ICを有るクロツク線１４が示されてお
り、その電流は、クロツク線ソース抵抗２３を通
つて流れる。前記電流の一部は、入力分岐抵抗２
５のある入力分岐２４を通して送られる。入力分
岐２４の電流は、ジヨセフソン接合Ｊ３を通つ
て、干渉計２６に送られ、そこで再び電流が分れ
る。干渉計の二つの分岐は、誘導リアクタンス２
７とジヨセフソン接合Ｊ１を通つて接地に至るの
と、誘導リアクタンス２８とジヨセフソン接合Ｊ
２を通つて接地に至るものである。クロツク電流
源ICからジヨセフソン接合Ｊ１，Ｊ２およびＪ３
への電流供給は、入力分岐にあるこれらのジヨセ
フソン接合のどれを切換えるにも不十分である。
高レベル・イネーブル信号が線路１３にあると、
信号が入力抵抗２９を通つて干渉計２６の節点３
１に通される。この追加の電流は、ジヨセフソン
接合Ｊ１およびＪ２を切換えるのに不十分であ
る。しかし、高レベル・データ信号もデータ線１
２にあると、その信号は、入力抵抗３２を通つて
節点３３に通る。この追加の電流は、干渉計２６
に流れて、イネーブル線１３からのイネーブル電
流と一緒になつてジヨセフソン接合Ｊ１を高電圧
または高インピーダンス状態に最初に切換えるの
に十分になり、ジヨセフソン接合Ｊ１が高インピ
ーダンス状態になると節点３３にある電流が干渉
計２６の第２の分岐に向いて、ジヨセフソン接合
Ｊ２を高インピーダンス状態に切換わらせる。ジ
ヨセフソン接合Ｊ１およびＪ２が共に高インピー
ダンス状態に切換るので、クロツク線１４におい
て利用できるクロツク電流は、今度は、出力分岐
３４に再分配され、出力分岐抵抗３５とジヨセフ
ソン接合Ｊ４を通つて接地に流れる。この電流
は、クロツク線１４にある電流を入力分岐２４に
再配分する高インピーダンス状態にジヨセフソン
接合Ｊ４を切換えるのに十分である。これによつ
てジヨセフソン接合Ｊ３が切換わる。アンド・ゲ
ート１１の四つのジヨセフソン接合がすべて高イ
ンピーダンス状態に切換つた後は、データ線１２
とイネーブル線１３にある電流の大部分が節点３
３、シンク線３６およびシンク抵抗３７を通つて
接地に流れる。クロツク線１４上のクロツク電流
のほとんどは、クロツク線ソース抵抗２３と出力
分岐３４を通つて、それが出力線１５上のデータ
電流IDとして利用できる節点３８に流れる。デー
タ線１５の電流は、データ線抵抗３９を通つて、
ジヨセフソン接合フリツプ・フロツプ磁束記憶ル
ープ１６への高レベル論理信号として現れる。
ジヨセフソン接合記憶ループ１６は、リセツト
電流IRがリセツト誘導ループ４２の中を流れるよ
うにする線路１７上のリセツト信号によつてリセ
ツトされていたと仮定する。リセツト誘導ループ
４２は、ジヨセフソン接合フリツプフロツプ磁束
記憶ループ１６の中に記憶ループ１６を低磁束状
態にリセツトするに十分な電流を流させるリセツ
ト・ループ４３に誘導結合されている。高論理レ
ベル信号が節点４１に与えられて、記憶ループ１
６がリセツトされると、電流は、ジヨセフソン接
合Ｊ５を低インピーダンス状態から高インピーダ
ンス状態に切換えるのに十分である。ジヨセフソ
ン接合Ｊ５が高インピーダンス状態に切換わる
と、データ電流IDは、記憶インダクタンス４４を
通して接地へそらされる。同時に、ジヨセフソン
接合Ｊ５を流れる電流は、減少していつて、ジヨ
セフソン接合Ｊ５がそれ自身をリセツトして低イ
ンピーダンス状態に戻るまで、減少し続ける。こ
の時点で、データ電流IDのすべてが記憶インダク
タンス４４を通つて接地に流れ、記憶ループ１６
を通る有効磁束を作る。その後で、データ電流ID
が減少して節点３８でゼロになつても、超伝導ル
ープの磁束保存の性質によつて、確実に、記憶ル
ープ１６を右回りに流れる循環電流ILが最初の磁
束状態を保存するようにセツトアツプされる。記
憶ループ１６の中の制動抵抗４５を付けることに
よつて、ジヨセフソン接合Ｊ５がその高インピー
ダンス状態にセツトされた後に、それ自身を低イ
ンピーダンス状態に自動的にリセツトするための
適当な環境条件ができることが確実になる。制動
抵抗４５はまた、ループ電流ILをゼロに落せるよ
うに、接地への漏洩経路となつている。これによ
つて、リセツト電流IRをリセツト線１７に加える
とき、記憶ループ１６が低磁束状態に戻ることが
できる。
記憶ループ１６は、高論理レベル磁束状態にあ
り、線路１５上のデータ電流IDは、もはや記憶イ
ンダクタンス４４の中の磁束を維持するために必
要でないと仮定する。インダクタンス４４の中の
磁束線は、線路１８の中の誘導ループ４６と結合
する。線路１８の中の誘導電流はジヨセフソン接
合Ｊ６を切換えるのに十分でない。センス電流IS
をセンス線２１に加えるとき、それはジヨセフソ
ン接合Ｊ６の電流をジヨセフソン接合Ｊ６は切換
えるのに十分に大きくする。ジヨセフソン接合Ｊ
６は、線路２２上に高論理レベル出力信号を作る
ためのアンド・ゲート１９として動作する。磁束
記憶ループ１６が線路１７に示されるような外部
信号によつてリセツトされなければならない不揮
発性記憶フリツプ・フロツプとして働くことを注
意すべきである。記憶ループ１６に記憶されたデ
ータ・ビツトは、中に記憶されたデータを破壊し
ないで無限回数読出しできる。記憶ループ１６が
低論理レベルを表わす低磁束状態にあれば、誘導
ループ４４と４６の間に磁束結合がなく、線路１
８内に磁束結合による電流が発生しないので、セ
ンス電流ISは、ジヨセフソン接合Ｊ６を切換える
のに不十分で、出力線２２に与えられる論理レベ
ルは、低レベル論理信号を表す。
ジヨセフソン接合素子の動作モードは、普通の
アンド・ゲートとフリツプ・フロツプ論理動作と
わずかに異なるので、第２図の略回路図は、第１
図のブロツク図を正確に表わしていない。
リセツト信号線１７をイネーブル信号線１３に
接続する再循環線４７が示されている。この線４
７を用いるのは選択自由であり、イネーブル信号
がリセツト信号のあと間もなく常に加えられるこ
とになつているとき用いることができる。
次に、第１図および第２図に示した型を修正し
たラツチ回路の動作モードを例示するための従来
の論理回路を用いたブロツク図である第３図を参
照する。アンド・ゲート１１には、第１図および
第２図に関して前述したのと同じ３入力１２，１
３および１４が設けてある。線１５上の信号出力
とフリツプ・フロツプ１６に接続された線１７上
のリセツト信号とは前述のものと同じである。線
１８上の真の量Ｑ出力とセンス線２１上のセンス
信号とが同じアンド・ゲート１９に加えられ、複
数のジヨセフソン接合論理回路を駆動できる出力
を線路２２に発生する。Ｑ出力を増幅または増幅
反転することが望ましいことがあるので、線路２
２上の出力をオア・ゲート増幅器４８に加えて、
増幅Ｑ信号として示された線路４９上の増幅フア
ンアウト信号を出すことができる。線路４９およ
び５０の上の信号をオア・ゲート増幅否定回路５
１で反転して、線路５２上に信号として示され
た増幅Ｑ信号の補数を出すことができる。
次に、第３図の実施例の略回路図を示す第４図
を参照する。磁束記憶ループ１６は、入力節点４
１、リセツトループ・インダクタンス４３、記憶
ループ・インダクタンス４４およびジヨセフソン
接合Ｊ５ならびに制御抵抗４５を備えている。前
に説明したように、節点４１に現れる高論理レベ
ル信号または低レベル論理信号は、磁束記憶ルー
プ１６を高磁束状態または低磁束状態に設定でき
る。記憶ループ１６を一度高磁束記憶状態に設定
すると、ループ電流ILを示す矢印によつて示され
ているようにその循環磁束を維持し続ける。この
持続ループ電流ILは、前に説明したセンス線２１
に加わる高レベル信号によつて読取りできる。誘
導ループ４６に加わる電流と組合さるセンス線２
１の高レベル信号がジヨセフソン接合Ｊ６を切換
えるのに十分で、出力線２２に高論理レベル出力
を生ずる。高論理レベル信号が読取られて、信号
が出力線２２にあると仮定する。線２２上の信号
は、隔離出力抵抗５３を通過して、増幅器４８へ
の入力節点５４に高論理レベル信号として現れ
る。センス電流ISが高レベルのとき、電流がソー
ス抵抗５５と入力分岐５７の入力分岐抵抗５６を
通つて流れている。その電流は、ジヨセフソン接
合Ｊ７とジヨセフソン接合Ｊ８とを通つて流れ
る。ジヨセフソン接合Ｊ８の電流は、出力線２２
からの電流によつて大きくされ、ジヨセフソン接
合Ｊ８が最初に高インピーダンス状態に切換わ
る。ジヨセフソン接合Ｊ８のこの切換えによつて
ソース抵抗５５の電流が出力分岐抵抗５９および
ジヨセフソン接合Ｊ９ゆ通る出力分岐５８に流れ
るように再配分されて、ジヨセフソン接合Ｊ９を
高インピーダンス状態に切換わらせる。ジヨセフ
ソン接合Ｊ９の切換えによつて、入力分岐５７の
電流を増すもう一つの電流再配分が生じるので、
ジヨセフソン接合Ｊ７を高インピーダンス状態に
切換わらせる。三つのジヨセフソン接合Ｊ７，Ｊ
８およびＪ９全部が高インピーダンス状態に切換
えられると、出力線２２によつて供給されている
電流は、シンク抵抗６１を通つて接地へそらされ
る。さらに、ソース抵抗５５を通つて流れている
センス電流は、出力分岐５８に入り、出力分岐抵
抗５９を通つて増幅Ｑ出力信号としてＱ（真の量）
出力線４９に事実上そらされる。
増幅器４８がONに切換えられて、その三つの
ジヨセフソン接合が高インピーダンス状態にあ
り、かつ、真の量Ｑ出力が高レベルになつている
ときは、線路５０には、ごく少しの電流しか流れ
ていない。線路５０の電流は、シンク抵抗６２お
よび遅延回路６３を介する入力抵抗６４に分割さ
れて節点６５に低論理レベル信号を与える。節点
６５は、入力分岐６６および出力分岐６７を含む
増幅器５１への入力節点である。線路６８上のソ
ース抵抗６９を通るセンス電流は、節点６５が低
論理レベル状態にあるとき、増幅器５１のどのジ
ヨセフソン接合を切換えさせるにも不十分であ
る。従つて、線路６８のセンス電流は、ソース抵
抗６９、入力分岐抵抗７３、および出力分岐抵抗
７１を通つて出力線５２に増幅出力信号（真の
量出力Ｑの補数）を与える出力節点７２に流れ
る。
増幅器５１が低論理レベル状態すなわちOFF
状態にあると、ジヨセフソン接合Ｊ１０，Ｊ１１
およびＪ１２は節点７２が接地状態になるように
低インピーダンス超伝導状態にある。センス電流
ISが高レベルに保たれている限り、線路４９およ
び５２のＱおよびの出力状態は、不変のままで
ある。しかし、センス電流ISが低レベル状態に落
されると、増幅器４８，５１およびジヨセフソン
接合Ｊ６は、すべて、ゼロ電圧状態にリセツトさ
れる。
次に、磁束記憶ループ１６は、低論理レベル状
態を有し、センス電流ISによつて読取られると
き、入力節点５４に低論理レベル信号を生ずる低
論理レベル状態を出力線２２に生ずると仮定す
る。低論理レベル信号が入力節点にある限り、入
力分岐５７のセンス電流は、増幅器４８のどのジ
ヨセフソン接合を切換えるにも不十分である。ジ
ヨセフソン接合Ｊ７，Ｊ８およびＪ９が低インピ
ーダンス状態にある限り、線路５０には高論理レ
ベル電流状態がある。線路５０の高論理レベル信
号が遅延回路６３および入力抵抗６４を通して加
えられると、高論理レベル信号が増幅器５１の入
力節点６５に発生される。遅延回路６３は、増幅
器４８が切換わる前に増幅器５１の偽トリガリン
グを生じないようにすることが必要である。この
節点６５の高論理レベル信号は、入力分岐６６、
入力分岐抵抗７３、およびジヨセフソン接合Ｊ１
０を通してそらされているセンス電流ISと組合さ
つて、ジヨセフソン接合Ｊ１１の切換えを開始す
るスイツチング電流を生ずるのに十分である。ジ
ヨセフソン接合１１が切換わつた後、ジヨセフソ
ン接合Ｊ１２を切換るに十分な電流が入力分岐６
６から出力分岐６７にそらされる。ジヨセフソン
接合Ｊ１２が切換わると、ジヨセフソン接合Ｊ１
０を切換わらせるのに十分な電流が、再び、出力
分岐６７から入力分岐６６にそらされる。三つの
ジヨセフソン接合Ｊ１０，Ｊ１１およびＪ１２全
部が高インピーダンス状態に切換わると、増幅器
５１がON状態にあり、線路６８の中のセンス電
流の大部分が出力分岐６７にそらされて、出力節
点７２に現れての状態を出力線５２で高レベル
にさせる。増幅器５１がON状態にあると、入力
抵抗６４を通つて節点６５に流れる入力電流は、
シンク抵抗７４を通つて接地にそらされる。セン
ス電流ISが再び除かれると、増幅器４８，５１お
よびジヨセフソン接合Ｊ６がリセツト状態すなわ
ちゼロ電圧状態に戻る。
この時点で、ジヨセフソン接合素子が電流操縦
素子であること、および高論理レベルおよび低論
理レベルに対する基準が半導体素子に普通に適用
できる電圧レベルに対する基準ではないことを説
明するのが適当である。一つのジヨセフソン節点
の低レベル状態は、電流のない状態または事実上
電流のない状態を表わす。高論理レベル状態は高
レベル電流の状態を表わす。
次に、第４図のラツチの変形略回路図を示して
いる第５図を参照する。磁束記憶ループ１６およ
び線路４９にＱまたは真の量出力を作るオア・ゲ
ート回路は、第４図に関して前に説明したものと
同じである。これらの回路要素および回路の他の
部分は、第４図のものと同じ番号をつけてあり、
同一の仕方で動作する。従つて、回路のこの部分
は、再度説明する必要はない。
増幅器４８のＱ出力が低レベルのとき、高論理
レベル信号が線路５０に存在する。それは、アン
ド・ゲート増幅器７５への入力節点６５に高論理
レベル信号と入力電流を作る。線路６８のセンス
電流は、節点６５に追加のセンス電流を作る。結
合したこれら二つの電流は、干渉計７６のジヨセ
フソン接合Ｊ１３またはＪ１４のどちらかの切換
えを開始するのに不十分である。しかし、基準電
流が基準抵抗器７７を通して加えられると、ジヨ
セフソン接合Ｊ１３の切換えを開始するのに十分
な追加の電流がジヨセフソン接合Ｊ１３を通つて
流れる。ジヨセフソン接合Ｊ１３が切換つた後、
それによつてジヨセフソン接合Ｊ１４が高インピ
ーダンス状態に切換わつて、節点６５を通つて接
地へ流れる電流を阻止し、かつ第２分岐６７に電
流をそらし、その電流によつてジヨセフソン接合
Ｊ１２が高インピーダンス状態に切換わる。ジヨ
セフソン接合Ｊ１２が高インピーダンス状態に切
換わると、ソース抵抗６９を流れている電流は、
再び入力分岐６６に戻り、ジヨセフソン接合Ｊ１
０を通つて流れる電流がジヨセフソン接合Ｊ１０
を高インピーダンス状態に切換えるのに十分にな
る。増幅器７５の四つのジヨセフソン接合全部が
高インピーダンス状態に切換わつた後、出力線５
２に高出力を与えるために出力節点７２に発生
した増幅電流が存在する。
前に説明したように、センス電流ISが維持され
ていると、増幅器４８，７５は、出力線４９，５
２に適当な出力信号を発生し続ける。しかし、セ
ンス電流ISを除くと、増幅器４８、増幅器７５お
よびジヨセフソン接合Ｊ６は、ゼロ電圧状態に戻
る。磁束記憶ループ１６が高論理レベルすなわち
高磁束状態にあると、出力線５０のセンス電流は
低論理レベル状態にあつて、入力抵抗６４を通つ
て節点６５へ行く電流は、干渉計７６または増幅
器７５の切換えを常に開始するのに不十分であ
る。
第４図の回路の動作モードを具体化する第５図
の回路の動作を説明したので、遅延線６３を基準
電流で置換えたこと、およびジヨセフソン接合Ｊ
１１を干渉計７６で置換えたことが理解されるで
あろう。第５図の実施例の利点は、主に、集積回
路チツプに領域を余分に必要とする遅延線６３を
いらなくすることにある。
第２，４および５図に示した略回路の動作モー
ドを説明したので、これらの回路は、好ましい動
作モードを達成するために好ましい時間順序で発
生されるパルスによつて作動され得ることが分る
であろう。次に、第１図、第２図および動作モー
ドの好ましい実施例に対するタイミング図を示す
第３図を参照する。磁束記憶ループ１６がリセツ
トされた後に、線路１２のデータパルス７８およ
び線路１３のイネーブル・パルス７９が存在する
と仮定する。クロツク・パルス８１がアンド・ゲ
ート１１の入力の線路１４に発生して、パルス７
８および７９と組合さると、出力線１５にフリツ
プ・フロツプ１６を高磁束状態にセツトする出力
が発生する。フリツプ・フロツプ１６が高磁束状
態にセツトされた後に、線路２１のセンス電流パ
ルス８２がその持続時間の間出力信号８３を出力
線２２および４９に生ずる。フリツプ・フロツプ
１６の高磁束状態は、次のリセツトパルス８４が
線路１７に発生して、フリツプ・フロツプを低磁
束状態すなわちリセツト状態に戻すまで保たれ
る。もう一つのセンス電流パルス８５が発生する
と、フリツプ・フロツプ１６は、出力線２２また
は４９に出力パルスを発生しないように低磁束す
なわちリセツト状態になる。フリツプ・フロツプ
１６がリセツトされなかつた場合は、フリツプ・
フロツプ１６の高磁束状態が読みとられる。
好ましいラツチ回路の実施例および増幅された
真の補数出力を出すラツチ回路の二つの変形を説
明したので、本発明の論理回路は、先行技術で必
要としたより少ないジヨセフソン接合で実現され
たことが分るであろう。改良回路を提供するに必
要なジヨセフソン接合の数が少ないだけでなく、
回路の入力構成要素および出力構成要素が動作速
度を大きくするように直接結合されている。さら
に、第４図および第５図に示した変更実施例は、
増幅オア・ゲート構造および増幅アンド・ゲート
構造を教示する米国特許願第298148号および第
298149号に詳細に説明してあるように、増幅され
て複数の負荷を駆動できるフアン・アウトを提供
することに気付くであろう。
単一のジヨセフソン接合Ｊ５およびＪ６が磁束
記憶ループ１６およびセンス線２１に示された
が、干渉計２６および７６をそれらの代りにして
もよい。
【図面の簡単な説明】
第１図は、本発明のラツチ回路の動作を例示す
る在来の論理ブロツクを用いるブロツク図、第２
図は、本発明のラツチの回路図、第３図は、標
本・保持回路をさらに与えるために、第１図およ
び第２図に示したラツチの変形を例示するために
在来の論理ブロツクを用いるブロツク図、第４図
は、第３図の変形ラツチの回路図、第５図は、第
４図のラツチのもう一つの変形の回路図、第６図
は、本発明の動作モードの好ましい実施例を例示
するのに用いられるタイミング図である。 １１……アンド・ゲート、１６……磁束記憶ル
ープ・フリツプ・フロツプ、１９……アンド・ゲ
ート、２０……センス抵抗、２１……センス線、
２６……干渉計、４２……リセツト・誘導ルー
プ、４８，５１……オア・ゲート増幅器、５６…
…シンク線、７５……アンド・ゲート増幅器。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも四つのジヨセフソン接合を備え、
    少なくとも一つのデータ入力と一つのイネーブル
    入力を有するアンド・ゲート１１と、 前記アンド・ゲートに接続されて、二つの論理
    クロツク状態を有するバイアス用電流源ICと、 磁束記憶ループを備え、前記アンド・ゲートの
    出力に接続されたデータ入力と、リセツト入力線
    に接続されたリセツト入力と、真の量出力とを有
    するジヨセフソン・フリツプ・フロツプ１６とを
    含み、 前記データ入力および前記イネーブル入力が二
    つの論理状態を有し、 前記フリツプ・フロツプが、前記真の量出力に
    接続され、かつ少なくとも一つのジヨセソン接合
    Ｊ６と前記磁束記憶ループの磁束の状態を感知す
    るのに適するソース・インピーダンス２０とを有
    するセンス線２１を含み、 前記磁束記憶ループが高論理レベル・データ入
    力、高論理レベル・イネーブル入力および高論理
    レベル・バイアス電流源クロツクの存在によつて
    高磁束状態にセツトされること、を特徴とするデ
    ータの１ビツトを記憶するのに適する型のジヨセ
    フソン接合ラツチ回路。 ２ 前記アンド・ゲート１１が入力分岐２４と出
    力分岐３４とからなり、前記入力分岐は第３のジ
    ヨセフソン接合Ｊ３に直列に接続された２ジヨセ
    フソン接合干渉計２６を備え、前記出力分岐は単
    一のジヨセフソン接合Ｊ４を備えている特許請求
    の範囲第１項に記載のジヨセフソン接合ラツチ回
    路。 ３ 前記記憶ループが前記リセツト入力線に接続
    されたリセツト・インダクタンス結合コイル４２
    を含む特許請求の範囲第１項に記載のジヨセフソ
    ン接合ラツチ回路。 ４ 前記センス線の前記少なくとも一つのジヨセ
    フソン接合にセンス線インダクタンス結合コイル
    ４６が接続されている特許請求の範囲第３項に記
    載のジヨセフソン接合ラツチ回路。 ５ 前記リセツト入力が前記イネーブル入力に接
    続されている特許請求の範囲第１項に記載のジヨ
    セフソン接合ラツチ回路。 ６ 少なくとも四つのジヨセフソン接合を備え、
    少なくとも一つのデータ入力と一つのイネーブル
    入力を有するアンド・ゲート１１と、 前記アンド・ゲートに接続されて、二つの論理
    クロツク状態を有するバイアス用電流源ICと、 磁束記憶ループを備え、前記アンド・ゲートの
    出力に接続されたデータ入力と、リセツト入力線
    に接続されたリセツト入力と、真の量出力とを有
    するジヨセフソン・フリツプ・フロツプ１６と、 前記真の量出力に接続され、少なくとも一つの
    ジヨセフソン接合と前記磁束記憶ループの磁束の
    状態を感知するのに適するソース・インピーダン
    ス２０とを有するセンス線２１と 前記センス線の出力に接続され、真の量出力を
    有する第１段ジヨセフソン接合増幅器４８と、 前記第１段ジヨセフソン接合増幅器を低電圧基
    準に接するシンク線５６と、 入力分岐および出力分岐を有する第２段ジヨセ
    フソン接合増幅器５１と、を備え、 前記第２段ジヨセフソン接合増幅器の前記入力
    分岐が前記シンク線に接続され、 前記第２段ジヨセフソン接合増幅器の前記出力
    分岐が反転した真の量出力を出す、 否定回路と、 を備えたデータの１ビツトを記憶するのに適する
    型のジヨセフソン接合ラツチ回路。 ７ 前記第１段ジヨセフソン接合増幅器および前
    記第２段ジヨセフソン接合増幅器がジヨセフソン
    接合オア論理回路４８，５１である特許請求の範
    囲第６項に記載のジヨセフソン接合ラツチ回路。 ８ 前記第１段ジヨセフソン接合増幅器がジヨセ
    フソン接合オア論理回路で、前記第２段ジヨセフ
    ソン接合増幅器がジヨセフソン接合アンド論理回
    路７５である特許請求の範囲第６項に記載のジヨ
    セフソン接合ラツチ回路。
JP58019015A 1982-02-16 1983-02-09 ジヨセフソン接合ラツチ回路 Granted JPS58148521A (ja)

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US06/349,414 US4501975A (en) 1982-02-16 1982-02-16 Josephson junction latch circuit
US349414 1982-02-16

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Publication Number Publication Date
JPS58148521A JPS58148521A (ja) 1983-09-03
JPH0226886B2 true JPH0226886B2 (ja) 1990-06-13

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ID=23372303

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JP58019015A Granted JPS58148521A (ja) 1982-02-16 1983-02-09 ジヨセフソン接合ラツチ回路

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JPS58148521A (ja) 1983-09-03
US4501975A (en) 1985-02-26

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