JP2971066B1 - 超電導単一磁束量子論理回路 - Google Patents
超電導単一磁束量子論理回路Info
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Abstract
【要約】
【課題】 超電導単一磁束量子論理回路において順序回
路と負荷インダクタ部を超電導閉ループの外側に取り出
す構造を提供すること。 【解決手段】 負荷インダクタ部をインダクタとジョセ
フソン接合から構成し、信号電流を入力する手段を２つ
以上含める。また負荷インダクタ部を１つ以上のインダ
クタから構成し、このインダクタを介して磁束を印加す
る手段を含める。 【効果】 任意の回路を簡単に構成できる。
路と負荷インダクタ部を超電導閉ループの外側に取り出
す構造を提供すること。 【解決手段】 負荷インダクタ部をインダクタとジョセ
フソン接合から構成し、信号電流を入力する手段を２つ
以上含める。また負荷インダクタ部を１つ以上のインダ
クタから構成し、このインダクタを介して磁束を印加す
る手段を含める。 【効果】 任意の回路を簡単に構成できる。
Description
【０００１】
【発明の属する技術分野】本発明は単一磁束量子を情報
担体とする超電導論理回路の構成に関する。
担体とする超電導論理回路の構成に関する。
【０００２】
【従来の技術】従来、単一磁束量子を情報担体とする超
電導論理回路の構成に関しては、アイ・イー・イー・イ
ー、トランザクションズ オン アップライド スーパ
ーコンダクティビィティ 第１巻 （１９９１年） 第
７７頁から第８９頁(IEEE Transactions on Applied Su
perconductivity vol.1 (1991) pp.77-89)において論じ
られている。
電導論理回路の構成に関しては、アイ・イー・イー・イ
ー、トランザクションズ オン アップライド スーパ
ーコンダクティビィティ 第１巻 （１９９１年） 第
７７頁から第８９頁(IEEE Transactions on Applied Su
perconductivity vol.1 (1991) pp.77-89)において論じ
られている。
【０００３】
【発明が解決しようとする課題】単一磁束量子論理回路
では、回路動作のためには超電導閉ループのインダクタ
ンスをおおよそ数十ｐＨ以下、大きな出力電流を得るた
めには負荷インダクタンスもおおよそ数十ｐＨ以下に設
定する必要がある。また単一磁束量子論理回路の出力信
号を次段の単一磁束量子論理回路に入力するためには、
負荷インダクタ部を超電導閉ループの外側に取り出さな
ければならない。しかしながら、一般に単一磁束量子論
理回路は上記文献Ｆｉｇ．１に記載されているように、
超電導閉ループに磁束を印加する手段を１つのみ含み、
インダクタンスを小さくするために負荷インダクタ部は
超電導閉ループの内側にある。負荷インダクタ部を超電
導閉ループの外側に取り出そうとすると、上記文献Ｆｉ
ｇ．４に記載されているように、超電導配線が交差する
ため、作製プロセスが困難になるという問題が生じ、ま
た配線が長くなるためにインダクタンスが増大し、回路
動作が障害を受けたり出力電流が小さくなるという問題
が生じる。
では、回路動作のためには超電導閉ループのインダクタ
ンスをおおよそ数十ｐＨ以下、大きな出力電流を得るた
めには負荷インダクタンスもおおよそ数十ｐＨ以下に設
定する必要がある。また単一磁束量子論理回路の出力信
号を次段の単一磁束量子論理回路に入力するためには、
負荷インダクタ部を超電導閉ループの外側に取り出さな
ければならない。しかしながら、一般に単一磁束量子論
理回路は上記文献Ｆｉｇ．１に記載されているように、
超電導閉ループに磁束を印加する手段を１つのみ含み、
インダクタンスを小さくするために負荷インダクタ部は
超電導閉ループの内側にある。負荷インダクタ部を超電
導閉ループの外側に取り出そうとすると、上記文献Ｆｉ
ｇ．４に記載されているように、超電導配線が交差する
ため、作製プロセスが困難になるという問題が生じ、ま
た配線が長くなるためにインダクタンスが増大し、回路
動作が障害を受けたり出力電流が小さくなるという問題
が生じる。
【０００４】さらに、論理回路を構成するためには順序
回路が必要であるが、上記従来技術では上記文献のＦｉ
ｇ．１６に記載されているように多相クロックを用い、
順序回路の一つであるシフトレジスタを作製している。
しかしながら多相クロックではクロックの重なり部分で
信号を受け渡しするため、クロックのタイミングを正確
に合わせなければならないという問題が生じる。
回路が必要であるが、上記従来技術では上記文献のＦｉ
ｇ．１６に記載されているように多相クロックを用い、
順序回路の一つであるシフトレジスタを作製している。
しかしながら多相クロックではクロックの重なり部分で
信号を受け渡しするため、クロックのタイミングを正確
に合わせなければならないという問題が生じる。
【０００５】本発明は上記問題を解決するため、順序回
路の基本要素であるフリップ・フロップを多相クロック
を用いずに実現可能とし、さらに、インダクタンスを増
大させずに負荷インダクタ部を超電導閉ループの外側に
取り出すことを可能にする構造を提供することを目的と
する。
路の基本要素であるフリップ・フロップを多相クロック
を用いずに実現可能とし、さらに、インダクタンスを増
大させずに負荷インダクタ部を超電導閉ループの外側に
取り出すことを可能にする構造を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明は、ジョセフソン
接合と１つ以上のインダクタからなる二つの超電導閉ル
ープを持つ超電導論理回路の負荷インダクタ部が少なく
ともインダクタとジョセフソン接合を持つ構成とするこ
とにより実現される。
接合と１つ以上のインダクタからなる二つの超電導閉ル
ープを持つ超電導論理回路の負荷インダクタ部が少なく
ともインダクタとジョセフソン接合を持つ構成とするこ
とにより実現される。
【０００７】
【発明の実施の形態】以下、本発明を実施例を用いて説
明する。まず、第１の実施例を図１、図２，図３，図４
を用いて説明する。本実施例は、単一磁束量子論理回路
であるＱＦＰ（Quantum Flux Parametron）を用いて順
序回路の基本要素であるフリップ・フロップを作製した
例である。超電導体は酸化物超電導体を用いた。
明する。まず、第１の実施例を図１、図２，図３，図４
を用いて説明する。本実施例は、単一磁束量子論理回路
であるＱＦＰ（Quantum Flux Parametron）を用いて順
序回路の基本要素であるフリップ・フロップを作製した
例である。超電導体は酸化物超電導体を用いた。
【０００８】回路構成を図１に示す。ＱＦＰは、第１の
ジョセフソン接合１、第１のインダクタ３および負荷イ
ンダクタ部８からなる超電導閉ループと、第２のジョセ
フソン接合２、第２のインダクタ４および負荷インダク
タ部８からなる超電導閉ループと、インダクタ３，４を
介してこの超電導閉ループに磁束を印加する手段である
インダクタ７とから構成される。ここで、負荷インダク
タ部８は二つの超電導閉ループに共有される。
ジョセフソン接合１、第１のインダクタ３および負荷イ
ンダクタ部８からなる超電導閉ループと、第２のジョセ
フソン接合２、第２のインダクタ４および負荷インダク
タ部８からなる超電導閉ループと、インダクタ３，４を
介してこの超電導閉ループに磁束を印加する手段である
インダクタ７とから構成される。ここで、負荷インダク
タ部８は二つの超電導閉ループに共有される。
【０００９】ＱＦＰの論理値は超電導閉ループに蓄えら
れる磁束量子の数で決まる。第１のジョセフソン接合
１、第１のインダクタ３および負荷インダクタ部８から
なる超電導閉ループに蓄えられる磁束量子の数をｍ、負
荷インダクタ部８、第２のインダクタ４および第２のジ
ョセフソン接合２からなる超電導閉ループに蓄えられる
磁束量子の数をｎとすると、（ｍ，ｎ）＝（１，０）の
時がＱＦＰの論理値１に、（ｍ，ｎ）＝（０，１）の時
が論理値０に対応する。
れる磁束量子の数で決まる。第１のジョセフソン接合
１、第１のインダクタ３および負荷インダクタ部８から
なる超電導閉ループに蓄えられる磁束量子の数をｍ、負
荷インダクタ部８、第２のインダクタ４および第２のジ
ョセフソン接合２からなる超電導閉ループに蓄えられる
磁束量子の数をｎとすると、（ｍ，ｎ）＝（１，０）の
時がＱＦＰの論理値１に、（ｍ，ｎ）＝（０，１）の時
が論理値０に対応する。
【００１０】従来のＱＦＰでは、負荷インダクタ部８は
インダクタのみからなり、インダクタ７にクロックであ
る励振電流を、接続点５に入力電流を加えるが、励振電
流を零とすると出力電流もほとんど零となり、入力信号
の情報を保持することができず順序回路として用いるこ
とができなかった。
インダクタのみからなり、インダクタ７にクロックであ
る励振電流を、接続点５に入力電流を加えるが、励振電
流を零とすると出力電流もほとんど零となり、入力信号
の情報を保持することができず順序回路として用いるこ
とができなかった。
【００１１】これに対し、本実施例では負荷インダクタ
部８をインダクタ１０、インダクタ１１および第３のジ
ョセフソン接合９の直列回路にするとともに、それぞれ
のインダクタ１０、１１に第１の信号電流Ｉ1、第２の
信号電流Ｉ2を入力する回路手段から構成しているた
め、入力信号の情報を保持することができ、順序回路の
基本要素であるフリップ・フロップを実現できることに
なる。
部８をインダクタ１０、インダクタ１１および第３のジ
ョセフソン接合９の直列回路にするとともに、それぞれ
のインダクタ１０、１１に第１の信号電流Ｉ1、第２の
信号電流Ｉ2を入力する回路手段から構成しているた
め、入力信号の情報を保持することができ、順序回路の
基本要素であるフリップ・フロップを実現できることに
なる。
【００１２】回路動作を図２，図３を用いて説明する。
本実施例の回路パラメータは次の通りである。ジョセフ
ソン接合１，２の臨界電流Ｉcは０．０５ｍＡ、インダ
クタ３，４のインダクタンスＬは５ｐＨ、ジョセフソン
接合９の臨界電流Ｉcは０．１ｍＡ、インダクタ１０，
１１のインダクタンスＬはそれぞれ１ｐＨ，９ｐＨであ
る。インダクタ７には一定のバイアス電流を加えてい
る。図２に動作波形を、図３にＱＦＰの動作状態を示
す。ＱＦＰの動作状態は、２つの超電導閉ループに蓄え
られる磁束量子の数（ｍ，ｎ）により表わすことができ
るが、図３には（ｍ，ｎ）の第１の信号電流Ｉ1及び第
２の信号電流Ｉ2依存性を示す。
本実施例の回路パラメータは次の通りである。ジョセフ
ソン接合１，２の臨界電流Ｉcは０．０５ｍＡ、インダ
クタ３，４のインダクタンスＬは５ｐＨ、ジョセフソン
接合９の臨界電流Ｉcは０．１ｍＡ、インダクタ１０，
１１のインダクタンスＬはそれぞれ１ｐＨ，９ｐＨであ
る。インダクタ７には一定のバイアス電流を加えてい
る。図２に動作波形を、図３にＱＦＰの動作状態を示
す。ＱＦＰの動作状態は、２つの超電導閉ループに蓄え
られる磁束量子の数（ｍ，ｎ）により表わすことができ
るが、図３には（ｍ，ｎ）の第１の信号電流Ｉ1及び第
２の信号電流Ｉ2依存性を示す。
【００１３】図２において、Ｉ01はインダクタ１１に流
れる電流、ＶJ3はジョセフソン接合９にかかる電圧であ
り、時刻0から０．０５×１０-9秒まで、信号電流Ｉ1、
Ｉ2を０から３０×１０-6（Ａ）まで少しずつ増加させ
０．１×１０-9秒から０．６×１０-9秒まで信号電流Ｉ
1のみを一旦１００×１０-6（Ａ）まで増加させた後元
に戻し増加０．６×１０-9秒から１．１×１０-9秒まで
信号電流Ｉ2のみを、同様に、一旦増加させた後元に戻
し、その後、信号電流Ｉ1、Ｉ2を増加前の３０×１０-6
（Ａ）に維持したときのインダクタ１１に流れる電流Ｉ
01、ジョセフソン接合９にかかる電圧ＶJ3の状態を示
す。
れる電流、ＶJ3はジョセフソン接合９にかかる電圧であ
り、時刻0から０．０５×１０-9秒まで、信号電流Ｉ1、
Ｉ2を０から３０×１０-6（Ａ）まで少しずつ増加させ
０．１×１０-9秒から０．６×１０-9秒まで信号電流Ｉ
1のみを一旦１００×１０-6（Ａ）まで増加させた後元
に戻し増加０．６×１０-9秒から１．１×１０-9秒まで
信号電流Ｉ2のみを、同様に、一旦増加させた後元に戻
し、その後、信号電流Ｉ1、Ｉ2を増加前の３０×１０-6
（Ａ）に維持したときのインダクタ１１に流れる電流Ｉ
01、ジョセフソン接合９にかかる電圧ＶJ3の状態を示
す。
【００１４】図２，図３より第１の信号電流Ｉ1と第２
の信号電流Ｉ2が小さいとき、Ｉ01は正であり、ＱＦＰ
は（１，０）状態にある。これよりＩ1が増大し、ある
しきい値を越えると、Ｉ01は急速に負となり、ＱＦＰは
（０，１）状態へ遷移することになる。この時、ＶJ3は
急峻なパルス波形となっているがこれは磁束量子の数
（ｍ，ｎ）が変化していることに対応している。ＱＦＰ
にこの状態遷移が起こるのは、負荷インダクタ部８に第
３のジョセフソン接合９があるためである。すなわち、
Ｉ1とＩ01の和の電流（Ｉ02）がジョセフソン接合９に
流れるが、この電流が臨界電流を越えると、接合は電圧
状態に遷移し、ＱＦＰの状態遷移が起こることになる。
の信号電流Ｉ2が小さいとき、Ｉ01は正であり、ＱＦＰ
は（１，０）状態にある。これよりＩ1が増大し、ある
しきい値を越えると、Ｉ01は急速に負となり、ＱＦＰは
（０，１）状態へ遷移することになる。この時、ＶJ3は
急峻なパルス波形となっているがこれは磁束量子の数
（ｍ，ｎ）が変化していることに対応している。ＱＦＰ
にこの状態遷移が起こるのは、負荷インダクタ部８に第
３のジョセフソン接合９があるためである。すなわち、
Ｉ1とＩ01の和の電流（Ｉ02）がジョセフソン接合９に
流れるが、この電流が臨界電流を越えると、接合は電圧
状態に遷移し、ＱＦＰの状態遷移が起こることになる。
【００１５】次に、Ｉ1が減少し、元の値に戻っても、
Ｉ01は負、状態は（０，１）のままであり、状態は保持
されている。次に、Ｉ2が増大し、あるしきい値を越え
ると、Ｉ01は正となり、ＱＦＰは（１，０）状態へ遷移
する。この時も同様に、ＶJ3は急峻なパルス波形となっ
ているがこれも磁束量子の数（ｍ，ｎ）の変化に対応し
ている。ＱＦＰのこの状態遷移は、第１及び第２のジョ
セフソン接合１，２のためである。すなわち、Ｉ2から
Ｉ01を差し引いた電流がジョセフソン接合１，２に流れ
るが、この電流が臨界電流を越えると、接合は電圧状態
に遷移し、ＱＦＰの状態遷移が起こることになる。次
に、Ｉ2が減少し、元の値に戻っても、Ｉ01は正、状態
は（１，０）のままであり、同様に状態は保持されてい
る。
Ｉ01は負、状態は（０，１）のままであり、状態は保持
されている。次に、Ｉ2が増大し、あるしきい値を越え
ると、Ｉ01は正となり、ＱＦＰは（１，０）状態へ遷移
する。この時も同様に、ＶJ3は急峻なパルス波形となっ
ているがこれも磁束量子の数（ｍ，ｎ）の変化に対応し
ている。ＱＦＰのこの状態遷移は、第１及び第２のジョ
セフソン接合１，２のためである。すなわち、Ｉ2から
Ｉ01を差し引いた電流がジョセフソン接合１，２に流れ
るが、この電流が臨界電流を越えると、接合は電圧状態
に遷移し、ＱＦＰの状態遷移が起こることになる。次
に、Ｉ2が減少し、元の値に戻っても、Ｉ01は正、状態
は（１，０）のままであり、同様に状態は保持されてい
る。
【００１６】以上より、Ｉ1，Ｉ2をそれぞれセット、リ
セット信号に対応させることによりフリップ・フロップ
が実現できることになる。尚、本実施例においては、イ
ンダクタ７には一定のバイアス電流を加えているだけで
あり、多相クロックを用いていない。従って、クロック
のタイミングの問題を考慮することなく、フリップ・フ
ロップを実現できることになる。
セット信号に対応させることによりフリップ・フロップ
が実現できることになる。尚、本実施例においては、イ
ンダクタ７には一定のバイアス電流を加えているだけで
あり、多相クロックを用いていない。従って、クロック
のタイミングの問題を考慮することなく、フリップ・フ
ロップを実現できることになる。
【００１７】従来のＱＦＰは、負荷インダクタ部８にジ
ョセフソン接合が含まれていない構成であった。従っ
て、Ｉ1，Ｉ2の値に応じて、ＱＦＰの状態が（１，０）
と（０，１）の間を遷移することはなく、Ｉ1，Ｉ2に関
するフリップ・フロップ動作を実現することはできなか
った。
ョセフソン接合が含まれていない構成であった。従っ
て、Ｉ1，Ｉ2の値に応じて、ＱＦＰの状態が（１，０）
と（０，１）の間を遷移することはなく、Ｉ1，Ｉ2に関
するフリップ・フロップ動作を実現することはできなか
った。
【００１８】次に図４（ａ）−（ｄ）に示す断面図を用
いて本実施例のフリップ・フロップ回路の作製工程を説
明する。まず（ａ）に示すように、接合面ＣＳを有する
ＳｒＴｉＯ3バイクリスタル基板１００の上面に酸化物
超電導体ＹＢａ2Ｃｕ3Ｏ7膜２００をレーザ蒸着法によ
り成膜した。次に（ｂ）に示すように、電子線リソグラ
フィ、ＡｒイオンエッチングによりＹＢａ2Ｃｕ3Ｏ7膜
２００所定のパターンを形成する。さらに（ｃ）に示す
ように、層間絶縁膜としてＳｒＴｉＯ3膜３００をレー
ザ蒸着法により成膜した。次に（ｄ）に示すように、Ａ
ｕ膜４００を抵抗加熱蒸着法により成膜し、電子線リソ
グラフィ、ＡｒイオンエッチングによりＡｕ膜を所定の
パターンに形成し、所望のＱＦＰを作製した。
いて本実施例のフリップ・フロップ回路の作製工程を説
明する。まず（ａ）に示すように、接合面ＣＳを有する
ＳｒＴｉＯ3バイクリスタル基板１００の上面に酸化物
超電導体ＹＢａ2Ｃｕ3Ｏ7膜２００をレーザ蒸着法によ
り成膜した。次に（ｂ）に示すように、電子線リソグラ
フィ、ＡｒイオンエッチングによりＹＢａ2Ｃｕ3Ｏ7膜
２００所定のパターンを形成する。さらに（ｃ）に示す
ように、層間絶縁膜としてＳｒＴｉＯ3膜３００をレー
ザ蒸着法により成膜した。次に（ｄ）に示すように、Ａ
ｕ膜４００を抵抗加熱蒸着法により成膜し、電子線リソ
グラフィ、ＡｒイオンエッチングによりＡｕ膜を所定の
パターンに形成し、所望のＱＦＰを作製した。
【００１９】図４（ｅ）に作製したＱＦＰの上面からの
各回路の配置図を示す。ジョセフソン接合１，２と、イ
ンダクタ３，４と、インダクタ１０，１１および第３の
ジョセフソン接合９よりなる負荷インダクタ部８とは図
４（ｂ）におけるＹＢａ2Ｃｕ3Ｏ7膜２００のパターニ
ング時に形成される。この際、破線で示す、ＳｒＴｉＯ
3バイクリスタル基板１００の接合面ＣＳに対応する位
置に、ジョセフソン接合が形成される。２つの信号電流
Ｉ1，Ｉ2は図に矢印で示すように入力される。インダク
タ７は図４（ｄ）におけるＡｕ膜４００のパターニング
時に形成される。図では、他の回路部分との区別をしや
すくするために破線で示した。これは、ジョセフソン接
合１，２とインダクタ３，４からなる超電導閉ループに
磁束を印加するため、インダクタ３，４に対応する位置
に形成されている。図４（ｅ）の左端の回路の共通部は
図１の等価回路に示すように、接地されるが、このため
の配線の図示は省略した。
各回路の配置図を示す。ジョセフソン接合１，２と、イ
ンダクタ３，４と、インダクタ１０，１１および第３の
ジョセフソン接合９よりなる負荷インダクタ部８とは図
４（ｂ）におけるＹＢａ2Ｃｕ3Ｏ7膜２００のパターニ
ング時に形成される。この際、破線で示す、ＳｒＴｉＯ
3バイクリスタル基板１００の接合面ＣＳに対応する位
置に、ジョセフソン接合が形成される。２つの信号電流
Ｉ1，Ｉ2は図に矢印で示すように入力される。インダク
タ７は図４（ｄ）におけるＡｕ膜４００のパターニング
時に形成される。図では、他の回路部分との区別をしや
すくするために破線で示した。これは、ジョセフソン接
合１，２とインダクタ３，４からなる超電導閉ループに
磁束を印加するため、インダクタ３，４に対応する位置
に形成されている。図４（ｅ）の左端の回路の共通部は
図１の等価回路に示すように、接地されるが、このため
の配線の図示は省略した。
【００２０】次に、負荷インダクタ部が少なくともイン
ダクタとジョセフソン接合を持つ構成に着目して、単一
磁束量子論理回路であるＱＦＰにおいてインダクタンス
を増大させずに負荷インダクタ部を超電導閉ループの外
側に取り出した本発明の第２の実施例を等価回路を示す
図５および回路配置を示す図６を用いて説明する。
ダクタとジョセフソン接合を持つ構成に着目して、単一
磁束量子論理回路であるＱＦＰにおいてインダクタンス
を増大させずに負荷インダクタ部を超電導閉ループの外
側に取り出した本発明の第２の実施例を等価回路を示す
図５および回路配置を示す図６を用いて説明する。
【００２１】図５の実施例においては、第１のジョセフ
ソン接合１、第１のインダクタ３および第２のジョセフ
ソン接合２からなる超電導閉ループと、第２のジョセフ
ソン接合２、第２のインダクタ４および負荷インダクタ
部８および第３のジョセフソン接合９からなる超電導閉
ループと、インダクタ３，４を介してこの超電導閉ルー
プに磁束を印加する手段である二つのインダクタ７1、
７2とから構成される。ここで、第２のジョセフソン接
合２は二つの超電導閉ループに共有される。なお、この
実施例では、負荷インダクタ部８をインダクタ１０，１
１に分割する必要はない。
ソン接合１、第１のインダクタ３および第２のジョセフ
ソン接合２からなる超電導閉ループと、第２のジョセフ
ソン接合２、第２のインダクタ４および負荷インダクタ
部８および第３のジョセフソン接合９からなる超電導閉
ループと、インダクタ３，４を介してこの超電導閉ルー
プに磁束を印加する手段である二つのインダクタ７1、
７2とから構成される。ここで、第２のジョセフソン接
合２は二つの超電導閉ループに共有される。なお、この
実施例では、負荷インダクタ部８をインダクタ１０，１
１に分割する必要はない。
【００２２】図１と同じ参照符号を付したものは等価な
ものを示す。図１では励振電流はそれぞれのインダクタ
３、４に同じ励振電流が供給されたが、本実施例では、
インダクタ７1、７2に励振電流Ｉf1、Ｉf2が供給され、
第１超電導閉ループにはΦ0の、第２超電導閉ループに
は−Φ0／２の外部磁束が印加されるように設定され
る。その結果、入力信号電流Ｉdの極性に応じて、それ
ぞれのループの磁束量子が、図に示すようになり、負荷
インダクタ部８に流れる出力電流Ｉoutの極性が図に示
すようになる。
ものを示す。図１では励振電流はそれぞれのインダクタ
３、４に同じ励振電流が供給されたが、本実施例では、
インダクタ７1、７2に励振電流Ｉf1、Ｉf2が供給され、
第１超電導閉ループにはΦ0の、第２超電導閉ループに
は−Φ0／２の外部磁束が印加されるように設定され
る。その結果、入力信号電流Ｉdの極性に応じて、それ
ぞれのループの磁束量子が、図に示すようになり、負荷
インダクタ部８に流れる出力電流Ｉoutの極性が図に示
すようになる。
【００２３】図５に示す本実施例の作製工程は、図１、
図５を対比しても容易に分かるように、図４（ａ）−
（ｄ）に示した第１の実施例と同様である。図６は、作
製したＱＦＰの上面からの各回路の配置図を示す。ジョ
セフソン接合１，２とインダクタ３が超電導閉ループを
形成し、ジョセフソン接合２，９とインダクタ４，８が
超電導閉ループを形成している。インダクタ７1、７2は
インダクタ３、４と磁気的に結合しており、これらの超
電導閉ループに磁束を印加する。負荷インダクタ部８超
電導閉ループの一つの構成要素になっており、かつ、超
電導閉ループの外側に取り出されているため、このＱＦ
Ｐの出力信号を次段のＱＦＰに容易に入力することがで
きる。信号電流Ｉdは接続点５より入力される。インダ
クタ７1、７2は、インダクタ３、４と磁気的に結合して
おり磁束を印加する。ここで、インダクタ７1によりイ
ンダクタ３を介して印加される磁束が１磁束量子、イン
ダクタ７2によりインダクタ４を介して印加される磁束
が−１／２磁束量子となるように、インダクタ７1，７2
に励振電流を流すことにより、ＱＦＰ動作を得ることが
できる。
図５を対比しても容易に分かるように、図４（ａ）−
（ｄ）に示した第１の実施例と同様である。図６は、作
製したＱＦＰの上面からの各回路の配置図を示す。ジョ
セフソン接合１，２とインダクタ３が超電導閉ループを
形成し、ジョセフソン接合２，９とインダクタ４，８が
超電導閉ループを形成している。インダクタ７1、７2は
インダクタ３、４と磁気的に結合しており、これらの超
電導閉ループに磁束を印加する。負荷インダクタ部８超
電導閉ループの一つの構成要素になっており、かつ、超
電導閉ループの外側に取り出されているため、このＱＦ
Ｐの出力信号を次段のＱＦＰに容易に入力することがで
きる。信号電流Ｉdは接続点５より入力される。インダ
クタ７1、７2は、インダクタ３、４と磁気的に結合して
おり磁束を印加する。ここで、インダクタ７1によりイ
ンダクタ３を介して印加される磁束が１磁束量子、イン
ダクタ７2によりインダクタ４を介して印加される磁束
が−１／２磁束量子となるように、インダクタ７1，７2
に励振電流を流すことにより、ＱＦＰ動作を得ることが
できる。
【００２４】このように、本実施例では、超電導配線を
交差させたり、配線を長くすることなく、負荷インダク
タを超電導閉ループの外側に取り出すことができた。従
って、出力電流が大きくかつ出力信号を容易に次段に入
力することができるＱＦＰを実現できることになる。出
力信号を次段に入力するためには、負荷インダクタ部８
に磁気的に結合する次段の入力インダクタをならべて配
置すれば良い。
交差させたり、配線を長くすることなく、負荷インダク
タを超電導閉ループの外側に取り出すことができた。従
って、出力電流が大きくかつ出力信号を容易に次段に入
力することができるＱＦＰを実現できることになる。出
力信号を次段に入力するためには、負荷インダクタ部８
に磁気的に結合する次段の入力インダクタをならべて配
置すれば良い。
【００２５】次に本発明の第３の実施例を図７、図８を
用いて説明する。本実施例は、上記第２の実施例のＱＦ
Ｐを用いて１：２デマルチプレクサ（ＤＭＵＸ）を作製
した例である。等価回路を図７に示す。ジョセフソン接
合６１１，６１３とインダクタ６２１，６３１，６２３
からなる超電導閉ループは、電流Ｉact 1が流れるイン
ダクタ６４１に磁束が加えられ、ジョセフソン接合６１
３，６１２とインダクタ６２３，６３２，６２２からな
る超電導閉ループは、電流Ｉact 2が流れるインダクタ
６４２により磁束が加えられる。インダクタ６２１に流
れる電流ＩLは超電導量子干渉素子６５１により検出さ
れ、インダクタ６２２に流れる電流ＩRは超電導量子干
渉素子６５２により検出される。インダクタ６２１，６
２２は超電導閉ループの外側に形成されているため、配
線を交差させることなく、超電導量子干渉素子６５１，
６５２をこれらのインダクタ６２１，６２２と磁気的に
結合させて配置することができる。
用いて説明する。本実施例は、上記第２の実施例のＱＦ
Ｐを用いて１：２デマルチプレクサ（ＤＭＵＸ）を作製
した例である。等価回路を図７に示す。ジョセフソン接
合６１１，６１３とインダクタ６２１，６３１，６２３
からなる超電導閉ループは、電流Ｉact 1が流れるイン
ダクタ６４１に磁束が加えられ、ジョセフソン接合６１
３，６１２とインダクタ６２３，６３２，６２２からな
る超電導閉ループは、電流Ｉact 2が流れるインダクタ
６４２により磁束が加えられる。インダクタ６２１に流
れる電流ＩLは超電導量子干渉素子６５１により検出さ
れ、インダクタ６２２に流れる電流ＩRは超電導量子干
渉素子６５２により検出される。インダクタ６２１，６
２２は超電導閉ループの外側に形成されているため、配
線を交差させることなく、超電導量子干渉素子６５１，
６５２をこれらのインダクタ６２１，６２２と磁気的に
結合させて配置することができる。
【００２６】図８に動作波形を示す。インダクタ６４１
により１磁束量子が、インダクタ６４２により−１／２
磁束量子が加えられるように、インダクタ６４１，６４
２に電流Ｉact 1，Ｉact 2を流すと、インダクタ６２
２，６３２、ジョセフソン接合６１２が負荷インダクタ
部として機能し、信号電流Ｉdに対応した出力電流はイ
ンダクタ６２２に流れる。同様にインダクタ６４２によ
り１磁束量子が、インダクタ６４１により−１／２磁束
量子が加えられるように、インダクタ６４１，６４２に
電流Ｉact 1，Ｉact 2を流すと、インダクタ６２１，６
３１、ジョセフソン接合６１１が負荷インダクタ部とし
て機能し、信号電流Ｉdに対応した出力電流はインダク
タ６２１に流れる。実際、図８に示すように、信号電流
Ｉdが正、すなわち論理値が１の場合、Ｉact 1＝２．０
７ｍＡ，Ｉact 2＝−１．０３５ｍＡの時、ＩRが十分大
きな正の値すなわち論理値１となり、Ｉact 1＝−１．
０３５ｍＡ，Ｉact 2＝２．０７ｍＡの時、ＩLが十分大
きな正の値すなわち論理値１となる。また、信号電流Ｉ
dが負、すなわち論理値が０の場合、Ｉact 1＝２．０７
ｍＡ，Ｉact 2＝−１．０３５ｍＡの時、ＩRが十分大き
な負の値すなわち論理値０となり、Ｉact 1＝−１．０
３５ｍＡ，Ｉact 2＝２．０７ｍＡの時、ＩLが十分大き
な負の値すなわち論理値０となり、以上により正しい動
作が確認できる。従ってインダクタ６４１，６４２に流
す電流Ｉact 1，Ｉact 2を選択信号として用いることに
より、信号電流の論理値を超電導量子干渉素子６５１ま
たは６５２に出力できることになり、これより１：２デ
マルチプレクサが得られることになる。なお、図８で
は、電流Ｉact 1，Ｉact 2はスケールの関係上１／２０
の大きさで示した。
により１磁束量子が、インダクタ６４２により−１／２
磁束量子が加えられるように、インダクタ６４１，６４
２に電流Ｉact 1，Ｉact 2を流すと、インダクタ６２
２，６３２、ジョセフソン接合６１２が負荷インダクタ
部として機能し、信号電流Ｉdに対応した出力電流はイ
ンダクタ６２２に流れる。同様にインダクタ６４２によ
り１磁束量子が、インダクタ６４１により−１／２磁束
量子が加えられるように、インダクタ６４１，６４２に
電流Ｉact 1，Ｉact 2を流すと、インダクタ６２１，６
３１、ジョセフソン接合６１１が負荷インダクタ部とし
て機能し、信号電流Ｉdに対応した出力電流はインダク
タ６２１に流れる。実際、図８に示すように、信号電流
Ｉdが正、すなわち論理値が１の場合、Ｉact 1＝２．０
７ｍＡ，Ｉact 2＝−１．０３５ｍＡの時、ＩRが十分大
きな正の値すなわち論理値１となり、Ｉact 1＝−１．
０３５ｍＡ，Ｉact 2＝２．０７ｍＡの時、ＩLが十分大
きな正の値すなわち論理値１となる。また、信号電流Ｉ
dが負、すなわち論理値が０の場合、Ｉact 1＝２．０７
ｍＡ，Ｉact 2＝−１．０３５ｍＡの時、ＩRが十分大き
な負の値すなわち論理値０となり、Ｉact 1＝−１．０
３５ｍＡ，Ｉact 2＝２．０７ｍＡの時、ＩLが十分大き
な負の値すなわち論理値０となり、以上により正しい動
作が確認できる。従ってインダクタ６４１，６４２に流
す電流Ｉact 1，Ｉact 2を選択信号として用いることに
より、信号電流の論理値を超電導量子干渉素子６５１ま
たは６５２に出力できることになり、これより１：２デ
マルチプレクサが得られることになる。なお、図８で
は、電流Ｉact 1，Ｉact 2はスケールの関係上１／２０
の大きさで示した。
【００２７】
【発明の効果】以上説明したように、本発明の超電導単
一磁束量子論理回路は、負荷インダクタ部が少なくとも
インダクタとジョセフソン接合とからなる構成とするこ
とにより、種々の回路を簡単に構成することができる。
一磁束量子論理回路は、負荷インダクタ部が少なくとも
インダクタとジョセフソン接合とからなる構成とするこ
とにより、種々の回路を簡単に構成することができる。
【図１】本発明の第１の実施例の超電導単一磁束量子論
理回路の等価回路を示す図。
理回路の等価回路を示す図。
【図２】本発明の第１の実施例の超電導単一磁束量子論
理回路の動作波形を示す図。
理回路の動作波形を示す図。
【図３】本発明の第１の実施例の超電導単一磁束量子論
理回路の動作状態を示す図。
理回路の動作状態を示す図。
【図４】本発明の第１の実施例の超電導単一磁束量子論
理回路の作製工程と、作製した超電導単一磁束量子論理
回路の上面からの各回路の配置を示す図。
理回路の作製工程と、作製した超電導単一磁束量子論理
回路の上面からの各回路の配置を示す図。
【図５】本発明の第２の実施例の超電導単一磁束量子論
理回路の等価回路を示す図。
理回路の等価回路を示す図。
【図６】本発明の第２の実施例の超電導単一磁束量子論
理回路の上面からの各回路の配置を示す図。
理回路の上面からの各回路の配置を示す図。
【図７】本発明の第３の実施例のデマルチプレクサの等
価回路を示す図。
価回路を示す図。
【図８】本発明の第３の実施例のデマルチプレクサの動
作波形を示す図。
作波形を示す図。
１，２，９：ジョセフソン接合、３，４，７，１０，１
１，１２：インダクタ、５，６：接続点、８：負荷イン
ダクタ部、ｍ，ｎ：超電導閉ループに蓄えられる磁束量
子の数。
１，１２：インダクタ、５，６：接続点、８：負荷イン
ダクタ部、ｍ，ｎ：超電導閉ループに蓄えられる磁束量
子の数。
フロントページの続き (72)発明者 ▲高▼木 一正 埼玉県比企郡鳩山町赤沼2520番地 株式 会社日立製作所 基礎研究所内 (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/195 ZAA
Claims (4)
- 【請求項１】ジョセフソン接合と１つ以上のインダクタ
からなる二つの超電導閉ループを持つ超電導論理回路に
おいて、前記超電導閉ループの負荷インダクタ部が少な
くともインダクタとジョセフソン接合を持つことを特徴
とする超電導単一磁束量子論理回路。 - 【請求項２】第１及び第２のジョセフソン接合と１つ以
上のインダクタからなる超電導閉ループと、上記インダ
クタを介して上記超電導閉ループに磁束を印加する手段
と、上記超電導閉ループに第１及び第２の接続点で接続
する負荷インダクタ部と、上記負荷インダクタ部に信号
電流を入力する手段と、から少なくとも構成される単一
磁束量子論理回路において、上記負荷インダクタ部は少
なくともインダクタと第３のジョセフソン接合とからな
り、かつ上記信号電流を入力する手段が２つ以上含まれ
ることを特徴とする超電導単一磁束量子論理回路。 - 【請求項３】第１及び第２のジョセフソン接合と１つ以
上のインダクタからなる超電導閉ループと、上記インダ
クタを介して上記超電導閉ループに磁束を印加する手段
と、上記超電導閉ループに第１及び第２の接続点で接続
する負荷インダクタ部と、上記負荷インダクタ部に信号
電流を入力する手段と、から少なくとも構成される単一
磁束量子論理回路において、上記負荷インダクタ部は少
なくとも１つ以上のインダクタからなり、かつ該インダ
クタを介して磁束を印加する手段が含まれることを特徴
とする超電導単一磁束量子論理回路。 - 【請求項４】前記超電導体は酸化物超電導体であり、該
酸化物超電導体が接合面ＣＳを有するＳｒＴｉＯ3バイ
クリスタル基板の上面に成層されて構成されたものであ
る請求項１ないし３の何れかに記載された超電導単一磁
束量子論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10342429A JP2971066B1 (ja) | 1998-12-02 | 1998-12-02 | 超電導単一磁束量子論理回路 |
| US09/451,910 US6310488B1 (en) | 1998-12-02 | 1999-12-01 | Superconductive single flux quantum logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10342429A JP2971066B1 (ja) | 1998-12-02 | 1998-12-02 | 超電導単一磁束量子論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2971066B1 true JP2971066B1 (ja) | 1999-11-02 |
| JP2000174612A JP2000174612A (ja) | 2000-06-23 |
Family
ID=18353676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10342429A Expired - Fee Related JP2971066B1 (ja) | 1998-12-02 | 1998-12-02 | 超電導単一磁束量子論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6310488B1 (ja) |
| JP (1) | JP2971066B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112712960A (zh) * | 2020-12-25 | 2021-04-27 | 中国科学院电工研究所 | 一种超导接头衰减补偿装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3806619B2 (ja) * | 2001-06-15 | 2006-08-09 | 株式会社日立製作所 | 超電導単一磁束量子回路 |
| JP4690791B2 (ja) * | 2005-06-22 | 2011-06-01 | 株式会社日立製作所 | 電流信号入力型単一磁束量子回路 |
| EP2100376B1 (en) * | 2007-01-18 | 2018-01-10 | Northrop Grumman Systems Corporation | Single flux quantum circuits |
| US20090015317A1 (en) * | 2007-07-13 | 2009-01-15 | Divincenzo David Peter | Methods and systems for controlling qubits |
| US7876145B2 (en) * | 2007-07-13 | 2011-01-25 | International Business Machines Corporation | Control system architecture for qubits |
| US8571614B1 (en) | 2009-10-12 | 2013-10-29 | Hypres, Inc. | Low-power biasing networks for superconducting integrated circuits |
| US9509315B2 (en) * | 2013-03-11 | 2016-11-29 | Massachusetts Institute Of Technology | Superconducting three-terminal device and logic gates |
| US10749097B2 (en) | 2015-04-03 | 2020-08-18 | Massachusetts Institute Of Technology | Current crowding in three-terminal superconducting devices and related methods |
| US10222416B1 (en) | 2015-04-14 | 2019-03-05 | Hypres, Inc. | System and method for array diagnostics in superconducting integrated circuit |
| US10050630B2 (en) | 2016-08-19 | 2018-08-14 | Rigetti & Co, Inc. | Flux-tunable qubit device with multiple Josephson junctions |
| US10171087B1 (en) | 2017-11-13 | 2019-01-01 | Northrop Grumman Systems Corporation | Large fan-in RQL gates |
| US10756712B2 (en) | 2017-11-13 | 2020-08-25 | Northrop Grumman Systems Corporation | RQL phase-mode flip-flop |
| US10158363B1 (en) | 2017-11-13 | 2018-12-18 | Northrop Grumman Systems Corporation | Josephson and/or gate |
| US10147484B1 (en) | 2017-11-13 | 2018-12-04 | Northrup Grumman Systems Corporation | Inverting phase mode logic gates |
| US10158348B1 (en) | 2018-02-01 | 2018-12-18 | Northrop Grumman Systems Corporation | Tri-stable storage loops |
| US10084454B1 (en) * | 2018-02-01 | 2018-09-25 | Northrop Grumman Systems Corporation | RQL majority gates, and gates, and or gates |
| US10103736B1 (en) | 2018-02-01 | 2018-10-16 | Northrop Gumman Systems Corporation | Four-input Josephson gates |
| WO2019152909A1 (en) | 2018-02-05 | 2019-08-08 | Massachusetts Institute Of Technology | Superconducting nanowire-based programmable processor |
| US10615783B2 (en) | 2018-07-31 | 2020-04-07 | Northrop Grumman Systems Corporation | RQL D flip-flops |
| US10554207B1 (en) | 2018-07-31 | 2020-02-04 | Northrop Grumman Systems Corporation | Superconducting non-destructive readout circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342924A (en) * | 1980-07-29 | 1982-08-03 | Bell Telephone Laboratories, Incorporated | Nonhysteretic Josephson junction circuits with feedback |
| US4785426A (en) * | 1984-09-21 | 1988-11-15 | Hitachi, Ltd. | Superconducting switching circuit, memory cell and memory circuit, with resonance damping resistors |
| US5162298A (en) * | 1988-02-16 | 1992-11-10 | International Business Machines Corporation | Grain boundary junction devices using high tc superconductors |
| US5233244A (en) * | 1991-03-25 | 1993-08-03 | Fujitsu Limited | Josephson logic gate having a plurality of input ports and a josephson logic circuit that uses such a josephson logic gate |
| US5831278A (en) * | 1996-03-15 | 1998-11-03 | Conductus, Inc. | Three-terminal devices with wide Josephson junctions and asymmetric control lines |
-
1998
- 1998-12-02 JP JP10342429A patent/JP2971066B1/ja not_active Expired - Fee Related
-
1999
- 1999-12-01 US US09/451,910 patent/US6310488B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112712960A (zh) * | 2020-12-25 | 2021-04-27 | 中国科学院电工研究所 | 一种超导接头衰减补偿装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000174612A (ja) | 2000-06-23 |
| US6310488B1 (en) | 2001-10-30 |
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Legal Events
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