JP3806619B2

JP3806619B2 - 超電導単一磁束量子回路

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Publication number: JP3806619B2
Application number: JP2001181556A
Authority: JP
Inventors: 太古田; 和夫齊藤; 一正 ▲高▼木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-06-15
Filing date: 2001-06-15
Publication date: 2006-08-09
Anticipated expiration: 2021-06-15
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Description

【０００１】
【発明の属する技術分野】
本願発明は単一磁束量子を情報担体として利用する単一磁束量子回路に関する。
【０００２】
【従来の技術】
単一磁束量子回路は情報担体に単一磁束量子（以下ＳＦＱと略す）を用いた論理回路である。伝搬するＳＦＱはパルス幅が数ｐｓの電圧パルスとして扱うことができるため、ＳＦＱ回路により１００ＧＨｚ以上の高速、高スループットな情報処理回路が容易に実現できる。また論理回路で必要な状態記憶は超電導ループによるＳＦＱ保持現象により実現されるため、容易に順序回路を構成することができる。さらに回路は超電導体で構成されるため、その高速性を維持しつつ、超低消費電力が実現できる。これまでにもっとも基本的な回路であるジョセフソン伝送線路やデータフリップフロップ等の基本回路から加算器や相関器等で代表される中規模回路が提案されている。
【０００３】
一般的に順序回路で情報を処理する場合、回路を正常に動作保証させるためには、順序回路の内部状態を初期値に設定すること、つまり初期化を行う必要がある。なぜならば順序回路では回路の初期状態がその後に展開される回路動作そのものを決定するからである。ところが、従来のＳＦＱ回路では初期化機能については重要視されておらず、十分な配慮がなされていない。
【０００４】
たとえば、データフリップフロップがカスケードに接続された順序回路について考えてみる。図１に等価回路を模式的に示すように、それぞれのデータフリップフロップＤＦＦ₁、ＤＦＦ₂は磁束量子保持インダクタ３０５の１端がジョセフソン接合３０1を介して入力端子３０７に接続されるとともにジョセフソン接合３０２を介して接地され、他端が出力端子３０９に接続されるとともにジョセフソン接合３０３を介してクロックパルスの入力端子３０８に接続され、ジョセフソン接合３０４を介して接地される。ＤＦＦ₁の出力端子３０９とＤＦＦ₂の入力端子３０７は接続される。
【０００５】
図１におけるデータフリップフロップによる順序回路の動作は以下の通りである。いま、ＤＦＦ₁、ＤＦＦ₂はともに初期状態にある、すなわち、いずれの磁束量子保持インダクタ３０５にも磁束量子が保持されていないものとする。したがって、いずれの磁束量子保持インダクタ３０５₁，３０５₂にも、後述する周回電流３０６₁，３０６₂が無いものとする。この状態で、ＤＦＦ₁の入力端子３０７₁にデータ入力としてＳＦＱパルスを入力すると、ジョセフソン接合３０２₁が電圧状態にスイッチして磁束量子保持インダクタ３０５₁に周回電流３０６₁が流れる。ここで、周回電流の流れるループは磁束量子保持インダクタ３０５₁、ジョセフソン接合３０４₁、接地回路およびジョセフソン接合３０２₁のループである。周回電流３０６₁が流れることで、入力端子３０７₁へのデータ入力がＤＦＦ₁に記憶されたことになる。このときはＤＦＦ₁の出力端子３０９₁の電圧は変化しないから、これに接続されたＤＦＦ₂の入力端子３０７₂は、何ら影響されない。次いで、ＤＦＦ₁、ＤＦＦ₂のそれぞれのクロックパルスの入力端子３０８₁，３０８₂からクロックパルスが入力されると、ＤＦＦ₁では、そのパルスに伴う電流と先の周回電流３０６₁が重畳してジョセフソン接合３０４₁が電圧状態にスイッチする。この動作により周回電流３０６₁は消失し、保持していたデータを出力端子３０９₁から電圧パルスとして出力する。一方、ＤＦＦ₂では、周回電流３０６₂が無いから、入力端子３０８₂から入力されたクロックパルスはジョセフソン接合３０３₂が電圧状態にスイッチすることにより入力が阻止される。また、ＤＦＦ₁の出力端子３０９₁から出力された電圧パルスが入力端子３０７₂にデータ入力として加えられるからジョセフソン接合３０２₂が電圧状態にスイッチして磁束量子保持インダクタ３０５₂に周回電流３０６₂が流れる。すなわちＤＦＦ₁の記憶内容がＤＦＦ₂に移されて記憶されたことになる。新しい入力をＤＦＦ₁にデータ入力として加えるには、このクロックパルスによるデータ移送が終わった後に、入力端子３０７₁にデータ入力としてＳＦＱパルスを入力すればよい。
【０００６】
このように、各データフリップフロップＤＦＦの周回電流３０６はクロックパルスによるデータ移送によって消失させられるが、これには、必ず、出力端子３０９から保持されていたデータを電圧パルスとして放出する動作を伴うものであるから出力端子にパルスを放出することなく周回電流を消すことはできない。また、この電圧パルスの放出は、カスケード接続されたデータフリップフロップＤＦＦでは、次段のデータフリップフロップＤＦＦの入力となるから、クロックパルスによるデータ移送によって、全てのＤＦＦの周回電流を一斉に消失させて初期化をすることはできない。
【０００７】
初期化機能について配慮されたＳＦＱ回路の例は、アイトリプルイー・トランザクション・アプライド・スーパコンダクティヴィティ、１９９９年第９巻、第３５５３ページ〜第３５５６ページにＬ−ｇａｔｅと呼ばれるものがあり、同文献の図１に、Ｌ−ｇａｔｅでフリップフロップ回路を構成した例が示されている。そして初期化機能を含むすべての論理機能を実現する構成法が述べられている。しかしながら、Ｌ−ｇａｔｅの採用により初期化機能を実現する場合には、回路の構成の全てをＬ−ｇａｔｅの組合せとして実現しなければならない。そのため、初期化機能を必要とするのが回路の一部である場合などには、従来の回路と比較して、同じ機能を実現するために数倍の数の素子が必要であった。
【０００８】
【発明が解決しようとする課題】
回路の再構築を必要とすることなく、回路の初期化機能の必要な部分にのみ周回電流消去回路を付加することにより、ＳＦＱ保持機能を持つ論理回路の内部状態を初期化することにある。また、周回電流消去回路の構造の持つ特性を利用して、従来回路の高機能化を図り、さらには、複雑な論理回路をより少ない素子数かつ高マージンで実現することである。
【０００９】
【課題を解決するための手段】
図１の説明からも分かるように、初期化するということは磁束量子保持インダクタに流れている周回電流を消滅させることである。本発明では、このため、磁束量子保持インダクタを２分するとともに、２分された磁束量子保持インダクタの一方にジョセフソン接合を接続する。同時に、周回電流消去回路を前記磁束量子保持インダクタの分割点と接地端との間に挿入する。この周回電流消去回路は磁束量子保持インダクタに周回電流が有るか否かを初期化パルスの印加に合わせて自動的に判別するようにして、周回電流が有るときのみ前記分割のためのジョセフソン接合を電圧状態にして周回電流を消滅させる。周回電流が無いときは、初期化パルスは自ずと無効になるようにされる。
【００１０】
また、周回電流消去回路の構造の持つ特性を利用して、入力パルスを分配する等の機能を持たせることで、従来回路の高機能化を図り、さらには、複雑な論理回路をより少ない素子数かつ高マージンで実現する。
【００１１】
【発明の実施の形態】
以下に本願発明を実施例により説明する。この実施例は本願発明を用いた一例であり、本願発明は本例により限定されない。
【００１２】
（実施例１）
本願発明で提案する周回電流消去回路をデータフリップフロップに適用して初期化機能を付加したデータフリップフロップ回路の初期化を実現した。図２にこの実施例としての等価回路を示す。図２では、簡単化のために、図１におけるデータフリップフロップＤＦＦ₁のみを示すとともに、図１で説明したものと等価な働きをするものには、同一の参照符号を付した。また、図１では表示を省略したバイアス電流源を表示し、ジョセフソン接合３０１と３０２との接続点にバイアス電流源４１２を、ジョセフソン接合３０３と３０４との接続点にバイアス電流源４１３を、それぞれ接続した。図１における磁束量子保持インダクタ３０５をインダクタ４０５、４０６の二つに分割し、インダクタ４０６の一方にジョセフソン接合４０７を設ける。インダクタ４０５と４０６の接続点に接続されている４００が周回電流消去回路である。周回電流消去回路は１端が接地されたジョセフソン接合４１１にジョセフソン接合４０９を接続するとともに、ジョセフソン接合４０９の他端をインダクタ４０８を介してインダクタ４０５と４０６の接続点に接続する。ジョセフソン接合４０７の接続位置はインダクタ４０６のいずれの側でもよいが、この実施例ではジョセフソン接合３０３と３０４に近い位置とした。ジョセフソン接合４０９とジョセフソン接合４１１との接続点には、ジョセフソン接合４１０を介して初期化パルスの入力端４１６およびバイアス電流源４１４を接続する。また、ジョセフソン接合４０９とジョセフソン接合４１１との接続点は、必要ならモニターできるように端子４１７を接続する。
【００１３】
図２におけるデータフリップフロップＤＦＦの動作は、図１で説明したのと同じである。ただし、磁束量子保持インダクタ３０５がインダクタ４０５、４０６の二つに分割され、インダクタ４０６に直列にジョセフソン接合４０７が設けられているので、周回電流３０６はこのジョセフソン接合４０７を通して流れることになる。いま、データフリップフロップＤＦＦの入力端子３０７に入力があり、磁束量子保持インダクタに周回電流３０６が流れているものとする。この状態では、図２に示す実施例では、インダクタ４０５、インダクタ４０８、ジョセフソン接合４０９、ジョセフソン接合４１１および接地回路よりなるループにも周回電流が流れる。
【００１４】
周回電流３０６が流れている状態でデータフリップフロップＤＦＦを初期化する、すなわち、磁束量子保持ループ中の周回電流を消すには、周回電流消去回路４００の入力端子４１６へ初期化のための初期化パルスを入力する。この場合は、ジョセフソン接合４１１が電圧状態にスイッチして、初期化パルスはジョセフソン接合４０７まで伝播し、ジョセフソン接合４０７を電圧状態にスイッチさせることになる。その結果、周回電流３０６は消滅する。一方、周回電流３０６が流れていない状態で周回電流消去回路４００の入力端子４１６へ初期化のための初期化パルスが入力される場合を考えてみる。このときは、周回電流３０６が流れていないデータフリップフロップＤＦＦの入力端子３０８から入力されたクロックパルスと同様に、初期化パルスは電圧状態にスイッチするジョセフソン接合４１０に阻まれて入力されない。
【００１５】
また、周回電流３０６が流れている状態で入力端子３０８からクロックパルスが入力された場合は、前述したように、ジョセフソン接合３０４が電圧状態にスイッチする。このことにより周回電流消去回路４００側へＳＦＱパルスが伝播しようとするが、ジョセフソン接合４０９が電圧状態にスイッチして、パルスの伝播は阻止され、周回電流消去回路４００への影響はない。
【００１６】
また、周回電流３０６が流れている状態での初期化の動作の説明から分かるように、初期化が実行された場合には、１端が接地されたジョセフソン接合４１１が電圧状態にスイッチされるから、ジョセフソン接合４０９とジョセフソン接合４１１との接続点に接続された端子４１７の電圧をモニターすると、端子４１７に初期化の実行に応じてＳＦＱパルスが得られる。これを初期化が実行されたかどうかを判定する信号として利用することができる。さらには、これを他の信号として利用することもできる。
【００１７】
（実施例２）
図３に本願発明の第２の実施例の１：ｎスイッチ回路の構成を１：３で実現した例示す。表１および表２は図３の回路パラメータの値を示す。
【００１８】
【表１】

【表２】

図３に示す回路において、図２で説明したものと等価な働きをするものには、同一の参照符号を付した。図３と図２とを対比して容易に分かるように、図３の実施例の回路構成は図２と同じであり、端子の役割を変更したにすぎないものと言える。また、図３の実施例では周回電流消去回路４００が４００₁および４００₂の２つ備えられているが、構成は同一である。各回路のそれぞれの要素にも、同じ下付き文字を付した。
【００１９】
図３に示す回路において、データフリップフロップＤＦＦの構成および動作は実施例１で述べたのと同じであり、入力端子３０７にパルスが入力されると、これが、周回電流３０６の形で保存される。クロック端子３０８にパルスが入力されると、周回電流３０６が消去されるとともに、出力端子３０９に出力パルスが得られる。一方、周回電流消去回路４００は、この実施例では１チャネル分のパルス切替回路として機能するが、その作用は周回電流消去回路と同じである。以下、この実施例の１：ｎスイッチ回路の機能の説明に対応させ、これをパルス切替回路４００₁および４００₂として説明する。パルス切替回路は、実施例１の周回電流消去回路の端子４１６へ入力される初期化パルスに対応して端子４１７に初期化の実行に応じてＳＦＱパルスが得られることに着目したものということができ、これをパルス切替入力および切替出力として利用するものである。
【００２０】
図２の周回電流消去回路４００と図３のパルス切替回路４００₁および４００₂とを対応させてみると、周回電流消去回路４００の入力端子４１６とジョセフソン接合４０９、４１０およびバイアス電流源４１４の配置が変更されて図示されているだけで、回路構成が同じであることは容易に理解できる。パルス切替回路４００では入力端子４１６を出力切替を要求するクロックパルスの入力端子とし、端子４１７を出力端子とする。
【００２１】
データフリップフロップＤＦＦの周回電流３０６が流れている状態で、パルス切替回路４００₁および４００₂のいずれかのクロックパルスの入力端子４１６にパルスが入力されると、周回電流消去回路の動作と同じで、周回電流３０６が消去されるとともに、出力端子４１７に出力パルスが得られる。周回電流３０６が流れていない状態での入力端子４１６にパルスの入力は、ジョセフソン接合４１０が電圧状態にスイッチしてパルスの伝達を阻止する。
【００２２】
図４は、このスイッチ回路のパルスの切替動作を説明する図である。ここで、データ入力はデータフリップフロップＤＦＦの入力端子３０７に入力されるパルスである。クロック入力Ａ、クロック入力Ｂおよびクロック入力Ｃは、それぞれ、端子３０８、端子４１６₁および端子４１６₂へのクロックパルスである。データ出力Ａ、データ出力Ｂおよびデータ出力Ｃは、それぞれ、端子３０９、端子４１７₁および端子４１７₂に得られる出力パルスである。データフリップフロップＤＦＦの入力端子３０７に入力されるデータ入力は、端子３０８にクロック入力Ａがある間は端子３０９に出力パルスとして配分される。端子４１６₁にクロック入力Ｂがある間は端子４１７₁に出力パルスとして切替、配分される。また、端子４１６₂にクロック入力Ｃがある間は端子４１７₂に出力パルスとして切替、配分される。いずれの場合でも、データ入力に対応してパルス出力が出た後は、クロックパルスは無視された形になる。
【００２３】
図５に、図４で説明した動作をする図３に示す回路の動作波形の観測例を示す。ＳＦＱパルスは、電圧が数ｍＶ、パルス幅が数ｐＳであるため、専用の測定機器（ジョセフソンサンプラ）以外では直接測定することができない。そこで、パルスの観測には、ＳＦＱ／ＤＣコンバータを用いる。コンバータの出力電圧は入力パルス一個の到来毎に、約０．２ｍＶの電圧状態と零電圧状態の間で反転動作をする。この反転動作を観測することにより、ＳＦＱパルスの到来、即ちＳＦＱ回路の論理動作をリアルタイムで測定することが出来る。図４と図５とを対照して分かるように、図４におけるパルス波形は、最初のパルスで電圧状態となり、次に到来するパルスに応じて零電圧状態となる形で観測される。図４で説明したと同様に、図５でも、データ入力はクロック入力に応じて配分されたものとなる。このようにして、作製した１：３スイッチ回路の正常動作を確認できる。
【００２４】
図６は、回路の動作マージンを評価するために１：２スイッチ回路を作成してバイアス電流を測定した結果を示す図である。すなわち、図３におけるデータフリップフロップＤＦＦとパルス切替回路４００₁よりなる１：２スイッチ回路の安定な動作ができるバイアス電流を評価した。横軸にバイアス電流源４１２の電流を、縦軸にバイアス電流源４１３の電流とバイアス電流源４１４の電流との和を、それぞれ示す。図の下側のＬ字状の線は１：２スイッチ回路の安定に動作する下限の電流を、上側の逆Ｌ字状の線はの安定に動作する上限の電流を、それぞれ示す。図から分かるように、この例では、バイアス電流源４１２の電流が９０μＡから１８０μＡの範囲で安定に動作しており、このときの下限の電流は７０μＡ、上限の電流は２１０μＡである。したがって、この回路のマージンは上下限の電流の和（７０＋２１０）を２で割った値を１３５分母とし、上限の電流から下限の電流を減算した値（２１０−７０）＝１４０を分子として割り算を行うと１．０４となるから、これを２で割って１００分率表示をした±５２％がマージンということになる。この種の他のスイッチ回路のバイアスマージンは一般的には理想値において±３０％から±４０％程度であるから、この発明では、十分大きなマージンを実際に得ることができたということができ、その高マージンという特徴は回路の高集積化時における回路の安定動作に大きく貢献する。
【００２５】
（実施例３）
図７に示す回路構成は、実施例２のスイッチ回路を１：２スイッチ回路とし、この回路のクロック入力端子３０８とクロック入力端子４１６に加えるクロック信号を、一つのクロック信号をＳＦＱパルス分配回路９０１により二つに振り分けて加える構成とした１：２デマルチプレクサ回路を示すものである。１：２スイッチ回路はブロック９００として一点鎖線で囲って示すが、図３と対照して分かるように、データフリップフロップＤＦＦとパルス分配回路４００とから構成されるものであることは明らかである。ここで、図３における回路要素と同じ機能を持つものには同じ参照符号を付した。また、１：２スイッチ回路９００の回路パラメータは、前述した表１、表２に示すものと同じである。
【００２６】
パルス分配回路には、ＳＦＱ論理回路で代表的な公知回路である、トグル型フリップフロップ回路を用いた。トグル型フリップフロップ回路（以下Ｔ−ＦＦと略す）９０１は良く知られているように、４つのジョセフソン接合と３つのインダクタとから構成され、入力端子９０３に入力されるクロックパルスを出力端子９０５と９０７とに交互に振り分けて出力するものである。出力端子９０５と９０７とに交互に振り分けて出力されたクロックパルスは１つのジョセフソン接合と１つのインダクタとからなるジョセフソン伝送線路ＪＴＬの直列回路を介して１：２スイッチ回路９００のクロック入力端子３０８とクロック入力端子４１６に加えられる。したがって、１：２スイッチ回路９００から見ると、それぞれの入力回路にクロックパルスを１／２に分周して加えたように見える。そして、１：２スイッチ回路９００の入力端子３０７に加えられる信号が、このクロックパルスにより、出力端子３０９および４１７に配分されて出力される。
【００２７】
図８は、図７に示す１：２デマルチプレクサ回路の動作波形を説明する図である。データ入力は入力端子３０７に加えられるパルスである。クロック入力はＴ−ＦＦの入力端子９０３に入力されるクロックパルスである。クロック出力Aおよびクロック出力Ｂは、Ｔ−ＦＦの出力端子９０５および９０７に得られるクロックパルスである。ジョセフソン伝送線路ＪＴＬの直列回路は、機能としてはクロックパルスを急峻にして伝達するだけであるので、図８では表示を省略した。このジョセフソン伝送線路ＪＴＬを介して伝送されたクロックパルスが１：２スイッチ回路９００のクロック入力端子３０８とクロック入力端子４１６に加えられ、１：２スイッチ回路９００のデータ入力端子３０７に加えられる信号を出力端子３０９および４１７に振り分ける。
【００２８】
図９は、図５と同様に、図８で説明した動作をする図７に示す回路の動作波形の観測例を示す。
【００２９】
（実施例４）
図１０に示す回路構成は、図７で説明した１：２デマルチプレクサ回路と基本的に同じ構成の１：２デマルチプレクサ回路を示すものである。この回路は、しかし、図７と比較して分かるように、ジョセフソン伝送線路ＪＴＬの直列回路の中間位置にパルス分岐回路ＳＰＬ₁、ＳＰＬ₂が挿入されている。したがって、Ｔ−ＦＦの出力端子９０５および９０７に得られるクロックパルスは、１：２スイッチ回路９００に伝送されるとともに、パルス分岐回路ＳＰＬ₁、ＳＰＬ₂の出力端子１２０₁、１２０₂にも出力されることになる。すなわち、この回路は中間クロックパルス出力形の１：２デマルチプレクサ回路ということができる。
【００３０】
この回路の動作についてみると、パルス分岐回路ＳＰＬ₁、ＳＰＬ₂の出力端子１２０₁、１２０₂にもクロックパルスＡ出力、クロックパルスＢ出力が得られることを除けば、図８、１１に示される動作波形、動作波形の観測例と同じであるから、図示は省略する。
【００３１】
また、この実施例でも、１：２スイッチ回路９００の回路パラメータは、前述した表１、表２に示すものと同じである。動作マージンについてみても、バイアスに関して、±５０％が得られており、１：２スイッチ回路単体での値とほとんど変わらない安定動作が実現できている。
【００３２】
（実施例５）
図１１に示す回路構成は、図１０で説明した中間クロックパルス出力形の１：２デマルチプレクサ回路を応用した１：４デマルチプレクサ回路の構成を示す図である。図において、１３００は１：２デマルチプレクサ回路であり、ＳＦＱ回路１３０１と１：２スイッチ回路１３０２とよりなる。ＳＦＱ回路１３０１は、図１０で説明したＴ−ＦＦ９０１および中間位置にパルス分岐回路ＳＰＬ₁、ＳＰＬ₂が挿入されているジョセフソン伝送線路ＪＴＬの直列回路よりなる回路である。１：２スイッチ回路１３０２は図１０で説明した１：２スイッチ回路９００と同じである。ＳＦＱ回路１３０１₁にはクロック入力端子９０３₁が設けられ、１：２スイッチ回路１３０２には入力端子３０７₁が設けられる。また、ＳＦＱ回路１３０１のパルス分岐回路ＳＰＬからは出力端子１２０₁、１２０₂が引き出され、１：２スイッチ回路１３０２からは出力端子３０９₁、４１７₁が引き出される。１：２デマルチプレクサ回路１３００は、図１０に示す中間クロックパルス出力形の１：２デマルチプレクサ回路と参照符号を対照させていることからも容易に分かるように、クロック入力端子９０３₁に入力されるクロックに応じて、入力端子３０７₁に入力される信号が出力端子３０９₁、４１７₁に振り分けられるものである。
【００３３】
出力端子３０９₁、４１７₁に振り分けられた出力パルスおよびパルス分岐回路ＳＰＬの出力端子１２０₁、１２０₂から引き出されたクロックパルスは、それぞれ、ジョセフソン伝送線路ＪＴＬの直列回路を介して１：２デマルチプレクサ回路１３１０および１３２０に導入される。これらの１：２デマルチプレクサ回路１３１０および１３２０も、１：２デマルチプレクサ回路１３００と同じように、ＳＦＱ回路１３１１、１３２１と１：２スイッチ回路１３１２、１３２２とよりなる。この際、１：２スイッチ回路１３０２の出力パルスは、それぞれの１：２スイッチ回路１３１２、１３２２の入力端子３０７₂、３０７₃に加えられ、パルス分岐回路ＳＰＬの出力端子１２０₁、１２０₂から引き出されたクロックパルスはＳＦＱ回路１３１１、１３２１のクロック入力端子９０３₂、９０３₃に加えられる。
【００３４】
図１２にその動作波形を、図１３にその観測波形の例を示す。ここでも、ジョセフソン伝送線路ＪＴＬの直列回路の存在は無視したものとした。
図１２に示す１：４デマルチプレクサの動作波形を参照して分かるように、最終出力チャネルは４チャネル分であり、それぞれ０、１、２、３チャネルとする。デマルチプレクサへのデータはクロック入力と同期して入力され、データとクロックの入力レートは１：１である。クロック出力の波形はＴ−ＦＦの働きにより、４つ置きに間引かれて本来の入力クロックの４分の１で表現されている。データ出力０のパルスのタイミングはのそれと一致する。データ出力１、データ出力２とデータ出力３の変化のタイミングはクロック出力０よりそれぞれ４分の１周期、４分の２周期と4分の３周期づつ遅れている。これはデータ出力１、データ出力２とデータ出力３へのデータ分配が正常なタイミングで行われていることを示す。図１３は図５と同様に、図１２で説明した動作をする図１１に示す回路の動作波形の観測例を示す。
【００３５】
１：４デマルチプレクサ回路を構成する１：２スイッチ回路のバイアス電流に関するマージンは単体の場合とほぼ同じ大きさであった。これは、１：２スイッチ回路のマージンが回路規模に依存しないことを意味し、デマルチプレクサの多チャネル化が容易であることを示す。また、図の構成から分かるように、本実施例は、同一構成の１：２デマルチプレクサを鏡面対称で配列されたものとできるから、基板上へのパターン形成が容易であり、信頼性の高い構造を得ることができる。
【００３６】
（実施例６）
図１４に１：ｎデマルチプレクサの応用回路としてΣΔ変調器の出力を１：８デマルチプレクサのデータに導入したデジタル変換器の例を示す。クロック発振器１６０１で生成したクロック信号は中間位置に分岐回路ＳＰＬを有するジョセフソン伝送線路ＪＴＬの直列回路を介してΣΔ変調器1６0２のクロック入力端子１６０３に加えられる。ΣΔ変調器１６０２は入力端子１６０４に接続される外部入力電圧の大きさに応じた粗密をもつデータパルスをクロック信号に同期して出力する。このデータパルスは１：２デマルチプレクサ１６１０の入力端子３０７に加えられる。一方、分岐回路ＳＰＬで分岐されたクロック信号は１：２デマルチプレクサ１６１０のクロック入力端子９０３へ入力される。１：２デマルチプレクサ１６１０から得られるパルスが次段の１：２デマルチプレクサ１６２０、１６３０に加えられ、それらから得られたパルスが次段の１：２デマルチプレクサ１６４０から１６７０に加えられ、結局、この実施例では、データは８チャネルの出力に時間的に分割される。数１０Ｇｂｉｔ／ｓと高レートであり外部へ取り出すことが困難であった変調器からの出力データを多チャネルに分割し、各々のチャネルにおけるデータレートを下げることができる。つまりΣΔ変調器の出力データを外部環境へ取り出すことが可能となる。
【００３７】
なお、図１４では、図面の大きさの制約から各段の１：２デマルチプレクサ間を結ぶジョセフソン伝送線路ＪＴＬの直列回路は表示を省略した。また、図の構成から分かるように、本実施例は、同一構成の１：２デマルチプレクサを鏡面対称で配列されたものとできるから、基板上へのパターン形成が容易であり、信頼性の高い構造を得ることができる。
【００３８】
【発明の効果】
周回電流の保持の有無によりデータを記憶するタイプの順序回路とその周回電流の消去回路との組み合わせにより順序回路の初期化を周回電流の消去回路の働きによる形で実現するとともに、これを１：２スイッチ回路として機能するものとして、多チャネルデマルチプレクサを容易に構成できるものとした。
【図面の簡単な説明】
【図１】データフリップフロップで構成した順序回路の例を示す図。
【図２】本願発明の第１の実施例における等価回路を示す図。
【図３】本願発明の第２の実施例における等価回路（１：ｎスイッチ回路）を示す図。
【図４】本願発明の第２の実施例の動作波形を示す図。
【図５】本願発明の第２の実施例の観測波形を示す図。
【図６】本願発明の第２の実施例のバイアス電流に関する動作領域を示す図。
【図７】本願発明の第３の実施例のデマルチプレクサ回路の構成を示す図。
【図８】本願発明の第４の実施例の動作波形を示す図。
【図９】本願発明の第４の実施例の観測波形を示す図。
【図１０】本願発明の第４の実施例の中間クロックパルス出力形デマルチプレクサ回路の構成を示す図。
【図１１】本願発明の第５の実施例の１：４デマルチプレクサ回路の構成を示す図。
【図１２】本願発明の第５の実施例の動作波形を示す図。
【図１３】本願発明の第５の実施例の観測波形を示す図。
【図１４】本願発明の第６の実施例のアナログディジタル変換器の構成を示す図。
【符号の説明】
３０１：ジョセフソン接合、３０２：ジョセフソン接合、３０３：ジョセフソン接合、３０４：ジョセフソン接合、３０５：磁束量子保持インダクタ、３０６：周回電流、３０７：入力端子（データ）、３０８：入力端子（クロック）、３０９：出力端子（データ）、４００：周回電流消去回路、４０５：磁束量子保持インダクタ、４０６：磁束量子保持インダクタ、４０７：ジョセフソン接合、４０８：接続インダクタ、４０９：ジョセフソン接合、４１０：ジョセフソン接合、４１１：ジョセフソン接合、４１２：バイアス電流源、４１３：バイアス電流源、４１４：バイアス電流源、４１６：入力端子（初期化）、４１７：出力端子（初期化判定）９００：１：２スイッチ回路、９０１：トグル型フリップフロップ、９０３：入力端子（クロック）９０５：端子の名称（Ｔ−ＦＦ出力Ａ）、９０７：端子の名称（Ｔ−ＦＦ出力Ｂ）、１２０：出力端子（中間クロック）、１３００：クロック出力付き１：２デマルチプレクサ、１３０１：トグル型フリップフロップ、１３０２：１：２スイッチ回路、１３１０：クロック出力付き１：２デマルチプレクサ、１３１１：トグル型フリップフロップ、１３１２：１：２スイッチ回路、１３２０：クロック出力付き１：２デマルチプレクサ、１３２１：トグル型フリップフロップ、１３２２：１：２スイッチ回路、１６０１：発振器、１６０２：ΣΔ変調器、１６１０：１：２デマルチプレクサ、１６２０：１：２デマルチプレクサ、１６３０：１：２デマルチプレクサ、１６４０：１：２デマルチプレクサ、１６５０：１：２デマルチプレクサ、１６６０：１：２デマルチプレクサ、１６７０：１：２デマルチプレクサ。

Claims

第１のインダクタ、該第１のインダクタの両端に接続され前記第１のインダクタと接地回路との間で周回電流が流れるループを形成するジョセフソン接合、前記第１のインダクタの１端にジョセフソン接合を介して接続され単一磁束量子パルスを入力する信号入力端子、前記第１のインダクタの他端にジョセフソン接合を介して接続されクロックパルスを入力するクロック入力端子よりなり、前記信号入力端子に入力された単一磁束量子パルスにより前記第１のインダクタに周回電流が流れ、該周回電流が流れているとき前記クロック入力端子に入力されたクロックパルスにより前記第１のインダクタの周回電流が遮断され、前記クロック入力端子と前記第１のインダクタの接続点から引き出された出力端子から単一磁束量子パルスを出力する信号保持回路と、
前記第１のインダクタをほぼ２分する位置に接続された第２のインダクタ、該第２のインダクタの他端を接地する直列接続の２つのジョセフソン接合、該直列接続の２つのジョセフソン接合の接続点に接続されたバイアス電流を供給するバイアス電源、前記直列接続の２つのジョセフソン接合の接続点に接続されたジョセフソン接合を介して接続された初期化パルスを入力する初期化パルス入力端子、および前記直列接続の２つのジョセフソン接合の接続点の状態を出力する出力端子とよりなる周回電流消去回路よりなり、
かつ、前記２分された第１のインダクタの前記クロック入力端子側にあるインダクタの１端にジョセフソン接合を直列に挿入したことを特徴とする超電導単一磁束量子回路。
前記第１のインダクタをほぼ２分する位置に接続された第２のインダクタ、該第２のインダクタの他端を接地する直列接続の２つのジョセフソン接合、該直列接続の２つのジョセフソン接合の接続点にジョセフソン接合を介して接続された初期化パルスを入力する初期化パルス入力端子、および前記直列接続の２つのジョセフソン接合の接続点の状態を出力する出力端子とよりなる周回電流消去回路が複数個である請求項１記載の超電導単一磁束量子回路。
連続するクロックパルスを交互に振り分けて２つの連続するクロックパルスとして、そのクロックパルスの１つを前記信号保持回路のクロック入力端子に加え、クロックパルスの他の１つを前記周回電流消去回路の初期化パルス入力端子に加えて、前記信号保持回路の信号入力端子に入力された単一磁束量子パルスを前記トグルフリップフロップの出力するクロックパルスに応じて前記信号保持回路の出力端子と前記周回電流消去回路の出力端子とに振り分ける１：２スイッチ回路とされた請求項１記載の超電導単一磁束量子回路。
前記トグルフリップフロップ回路から得られるクロックパルスの前記信号保持回路および前記周回電流消去回路への伝送が、それぞれ、複数のジョセフソン伝送路が直列接続された回路によるものである請求項３記載の超電導単一磁束量子回路。
前記クロックパルスの前記信号保持回路および前記周回電流消去回路への伝送が、それぞれ、複数のジョセフソン伝送路が直列接続された回路によるものであるとともに、該直列接続された回路の途中にパルス分岐回路が挿入され、前記信号保持回路および前記周回電流消去回路へ伝送されるクロックパルスと同期したクロックパルスが得られる請求項４記載の超電導単一磁束量子回路。
第１の連続するクロックパルスを交互に振り分けて２つの連続する第２のクロックパルスとして、その１つを前記信号保持回路のクロック入力端子に加え、クロックパルスの他の１つを前記周回電流消去回路の初期化パルス入力端子に加えて、前記信号保持回路の信号入力端子に入力された単一磁束量子パルスを前記第１のクロックパルスに応じて前記信号保持回路の出力端子と前記周回電流消去回路の出力端子とに振り分ける第1段の１：２スイッチ回路と、
第３の連続するクロックパルスを交互に振り分けて２つの連続する第４のクロックパルスとして、その１つを前記信号保持回路のクロック入力端子に加え、クロックパルスの他の１つを前記周回電流消去回路の初期化パルス入力端子に加えて、前記信号保持回路の信号入力端子に入力された単一磁束量子パルスを前記第３のクロックパルスに応じて前記信号保持回路の出力端子と前記周回電流消去回路の出力端子とに振り分ける２つの第２段の１：２スイッチ回路とを備え、
前記第２段の１：２スイッチ回路のそれぞれの第３のクロックパルスが前記第２のクロックパルスから分岐されたものであるとともに、前記第２段の信号保持回路の信号入力端子に入力される単一磁束量子パルスが前記第1段の１：２スイッチ回路の出力とされて１：４デマルチプレクサ回路を構成した請求項１記載の超電導単一磁束量子回路。
前記第1段の１：２スイッチ回路と第２段の１：２スイッチ回路間のクロックパルスおよび次段の入力信号となる出力の伝送が、それぞれ、複数のジョセフソン伝送路が直列接続された回路によるものである請求項６記載の超電導単一磁束量子回路。
前記クロックパルスの前記信号保持回路および前記周回電流消去回路への伝送が、それぞれ、複数のジョセフソン伝送路が直列接続された回路によるものであるとともに、該直列接続された回路の途中にパルス分岐回路が挿入され、前記信号保持回路および前記周回電流消去回路へ伝送されるクロックパルスと同期したクロックパルスが得られる請求項７記載の超電導単一磁束量子回路。
クロックパルス発生回路、該クロックパルス発生回路のクロックパルスを伝送するとともに、途中で分岐する回路を備えたジョセフソン伝送路の直列回路、該直列回路から得られるクロック信号に同期して入力電圧の大きさに応じた粗密をもつデータパルスを出力するΣΔ変調器を備え、前記分岐回路から得られるクロックパルスを２つのクロックパルスに振り分けるとともに、この１つを前記信号保持回路のクロック入力端子に加え、クロックパルスの他の１つを前記周回電流消去回路の初期化パルス入力端子に加えて、前記信号保持回路の信号入力端子に入力された前記ΣΔ変調器の出力である単一磁束量子パルスを前記二つに振り分けられたクロックパルスに応じて前記信号保持回路の出力端子と前記周回電流消去回路の出力端子とに振り分ける１：２スイッチ回路を備える請求項１記載の超電導単一磁束量子回路。
前記１：２スイッチ回路を第1段の１：２スイッチ回路として第２段以降の１：２スイッチ回路が複数段配列された請求項９記載の超電導単一磁束量子回路。
直列に接続された第１と第２のジョセフソン接合と、直列に接続された第３と第４のジョセフソン接合と、前記第１のジョセフソン接合の１端に取り付けられたデータ入力端子と、前記第３のジョセフソン接合の１端に取り付けられた第１のクロック入力端子と、前記第３と第４のジョセフソン接合の接続点に出力する第１のデータ出力端子と、前記第２と第４のジョセフソン接合接続点とは異なる側の端子を接地し、前記第１、第２のジョセフソン接合の接続点に電流を供給する第１のバイアス電流源と、前記第３、第４のジョセフソン接合の接続点に電流を供給する第２のバイアス電流源と、前記第１と第２のジョセフソン接合の接続点に接続された第１のインダクタと、前記第３と第４のジョセフソン接合の接続点に接続された第５のジョセフソン接合と、前記第１のインダクタの他端と前記第５のジョセフソン接合の他端との間に接続された第２のインダクタと、
１端が接地された第６のジョセフソン接合と、前記第６のジョセフソン接合の他端に接続された第７のジョセフソン接合と、前記第６のジョセフソン接合の他端に接続された第８のジョセフソン接合と、前記第６のジョセフソン接合の他端に接続された第３のバイアス電流源と、前記第６のジョセフソン接合の他端に接続された第２のデータ出力端子と、前記第８のジョセフソン接合の他端に設けた第２のクロック入力端子と、前記第７のジョセフソン接合の他端に接続された第３のインダクタと、前記第３のインダクタの前記第７のジョセフソン接合を接続した側とは異なる側を前記第１のインダクタと第２のインダクタの接続点に接続され、
前記データ入力端子から入力された信号を、前記第１のクロック入力端子または前記第２のクロック入力端子からの信号の入力に応じて、それぞれ前記第１のデータ出力端子と前記第２のデータ出力端子の何れかに出力する回路構成から成ることを特徴とする超電導単一磁束量子回路。