JP3936889B2

JP3936889B2 - 集積単一磁束量子回路

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Publication number: JP3936889B2
Application number: JP2002162481A
Authority: JP
Inventors: 太古田; 和夫齊藤; 一正 ▲高▼木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-06-04
Filing date: 2002-06-04
Publication date: 2007-06-27
Anticipated expiration: 2022-06-04
Also published as: JP2004015151A

Description

【０００１】
【発明の属する技術分野】
本発明は磁束量子を情報担体とする単一磁束量子回路に係わり、要素回路である論理ゲートを組み合わせた集積回路に関する。
【０００２】
【従来の技術】
磁束量子（Φ₀＝ｈ／２ｅ＝２．０５×１０^-15Ｗｅｂｅｒ）を情報担体とする単一磁束量子（Single Flux Quantum：以下ＳＦＱと略す）回路は、数１０ギガヘルツ（１０⁹Ｈｚ）以上の超高速動作と、ゲートあたりマイクロワット（μＷ）以下の低消費電力特性を特徴とする超電導回路である。ＳＦＱ回路の１つであるRapid Single Flux Quantum（以下ＲＳＦＱと略す）は、直流電源で駆動できるため、実装上とくに有利で高速動作に適している。アイトリプリイー、トランズアクション、アプライド、スーパーコンダクティビティ（IEEE Trans. on Appl. Supercond.）、３巻１号（１９９３年）２５６６頁に示されるように、これまで種々の論理ゲートが開発され、これらを組み合わせた実用回路の開発が広く進められている。
【０００３】
【発明が解決しようとする課題】
ＲＳＦＱ回路のような超高速回路の場合には、ジョセフソン伝送路を介して伝播されるデータ信号とクロック信号のタイミングが合うように要素回路を配置すると同時にデータ信号の伝播距離を、なるべく短くすることが重要である。また、１つのチップでの機能を高めるには、単位面積内に多くの回路を集積することが求められる。
【０００４】
セルベースデザイン法による回路設計は、論理式を正確に回路パターンに反映させることと、タイミング調整に重点が置かれているが、単位面積当たりにいかに多くの回路を集積するかという点では不十分である。とくにシリアルーパラレル変換のような信号の並列化、Ｔ−ＦＦ（Toggled Flip-Flop）列、デマルチプレクサ（DEMUX）など、同じ論理ゲートが繰り返し現れる回路では、特開２００１−３４５４８８号公報の図１、図２に示されるような、ツリー（tree）状に配置した場合には、データ信号の入力部と出力部の回路規模が大きく違い、チップ内に回路の存在しない空白領域の面が生じやすい。
【０００５】
また、論理ゲートを組み合わせて、大規模な回路を設計しようとすると、合わせて考慮すべき２つの問題がある。すなわち、その１つはジョセフソン伝送路を介して伝播されるデータ信号とクロック信号のタイミング調整への配慮が必要であり、もう１つは磁場の影響である。
【０００６】
超電導回路は磁場の影響を受け、誤動作し易い。これはジョセフソン接合の臨界電流値が磁場の影響を受けるからである。回路規模が小さな要素回路の動作では、電源線に流す電流は小さく、その電流により発生する磁場の影響は少ないが、要素回路を集積した実用回路では、電源線の入力部近くでは大きな電流が流れ、大きな磁場が発生し、誤動作を誘発しやすくなることへの配慮が必要となる。
【０００７】
【課題を解決するための手段】
上記問題に対して本発明では、データ変換と分岐機能を有する論理ゲートの繰り返しとして構成される論理構造の回路においては、第１段目の論理ゲートの出力を第２段目の入力として出力する線を、第１段目の論理ゲートの両側に配置する。第２段目の論理ゲートの出力を第３段目の入力として出力する線を、第２段目の論理ゲートの上下に配置する、と言うように回路配置することで、第１段目の論理ゲートの周辺を後段の論理ゲートで取り巻くように回路配置して同一機能を有する回路の面積を小さくする。
【０００８】
ジョセフソン伝送路を介して伝播されるクロック信号とデータ信号のタイミングが設計通りにならない原因は、回路作製プロセスの変動に起因して回路パラメータがばらつき、タイミングが変動するためである。本発明では、これに対して、必要なら、ジョセフソン伝送路の数を制限し、あるいは、ジョセフソン伝送路を介して伝播されるデータ信号に対して、ラッチ回路を挿入してタイミングを調整することを提案する。また、磁場の影響が大きいときは、必要なら、電源線の配置場所と配線の引き回し方法を選択する。すなわち、直流の電源線は磁束量子回路周辺のおおむね中央部に供給後、磁束量子回路の外周に沿って左右に分岐、磁束量子回路の大きさと必要に応じて、分岐を繰り返して、バイアス電流を供給する。
【０００９】
電源線ばかりではなく、外部からの入力信号線に大きな電流が流れる場合や、交流信号が入力される場合にも、磁場の影響が生じる。そのため、アナログ回路とデジタル回路が混在するアナログーデジタル変換器ではアナログーデジタル変調器を後段の磁束量子回路の外部に配置するのが良い。この場合、変調器が後段の磁束量子回路から離れた位置に配置されることになるため、ジョセフソン伝送路の段数が増加することになるが、必要なら、この場合にも、ラッチ回路を挿入してタイミングを調整するのが良い。
【００１０】
【発明の実施の形態】
本発明のポイントとなるデータ変換と分岐機能を有する論理ゲートの繰り返しとして構成される論理構造の回路の説明の前に、本発明の実施のための基本構造となるジョセフソン接合とジョセフソン伝送路の等価回路における表現とレイアウト図の表現との対応を説明しておく。
【００１１】
図１（Ａ），（Ｂ）は、ジョセフソン伝送路の２つの形態を示す等価回路図である。図１（Ａ）では、ジョセフソン接合１１、バイアス電流源１２およびインダクタ１３からなる単位回路が直列に接続されて構成される。図１（Ｂ）では、バイアス電流源１２に代えて、バイアス電流源２９に接続された接続母線３４と抵抗３０を介してバイアス電流が供給される点を除けば、両者は同じである。
【００１２】
図２（Ａ），（Ｂ）は、それぞれ、図１（Ａ），（Ｂ）に対応するレイアウト図の表現を示す図であり、それぞれ同じもの、あるいは対応するものに同じ参照符号を付した。１７および１８で示す白抜きの線は超伝導線の上部配線であり、１９、２０および３４で示す右下がりのハッチングを付した線は超伝導線の下部配線である。超伝導線の上部配線１７と下部配線１９とが交差した位置で参照符号１１が付されているのが、この位置の上部配線１７と下部配線１９との間に形成されたジョセフソン接合である。ジョセフソン接合１１間の上部配線１７が持つインダクタンスがインダクタ１３として機能する。下部配線１９と２０とを結ぶ形の上部配線１８は、パターン形成の便宜上分離せざるを得なかったそれぞれの下部配線を超電導状態で接続したものである。下部配線１９は参照符号１５の位置で接地となる磁気遮蔽膜と接続される。図２（Ａ）では、下部配線２０にバイアス電流源１２に接続された超伝導線が接続されるが、図示は省略した。図２（Ｂ）では、下部配線２０に抵抗３０がそれぞれ接続され、各抵抗３０は接続母線３４として機能する下部配線３４に接続される。下部配線３４にはバイアス電流源２９に接続された超伝導線が接続されるが、図示は省略した。
【００１３】
以下、本発明の実施例いついての等価回路およびレイアウト図を示すときは、この図１、図２に示す形式で表現するとともに、図が煩雑となるのを避けるために、参照符号は一部に限って付した。また、後述の具体例の等価回路とレイアウト図は、図の表現上の便宜から、部分的に不一致のものもあるが、原則的には、図1、図２に示す対応で表現されている。
【００１４】
以下本発明を以下に述べる実施例にもとづいて説明する。
【００１５】
（実施例１）
図３（Ａ）は、データ変換と分岐機能を有する論理ゲートのブロック図、（Ｂ）は、第１段目の論理ゲートの周辺を後段の論理ゲートで取り巻くように回路配置して同一機能を有する回路の面積を小さくする基本的な構造の概念図を示す。
【００１６】
図３（Ａ）に示すように、論理ゲート４０は、１入力、２出力であるデマルチプレクサ（１：２ＤＥＭＵＸ）の例であり、Ｔ―フリップフロップ４１と１：２スイッチ４２から構成される。クロック信号４３はＴ―フリップフロップ４１で左右に分配され、１：２スイッチ４２に入力される。１：２スイッチ４２に入力されたデータ信号４４は、Ｔ―フリップフロップ４１で分配されたクロック信号４３に従って左右に分配されてデータ信号４４₁，４４₂として出力される。また、分配されたクロック信号４３も左右にクロック信号４３₁，４３₂として出力される。すなわち、この１：２ＤＥＭＵＸの特徴は、クロック信号４３とデータ信号４４を入出力とし、入力の方向に対して、出力の方向が直角方向になっていることである。
【００１７】
図３（Ｂ）は、この論理ゲート４０を機能的にはツリー状に４段並べる構成によって１６出力の１：１６ＤＥＭＵＸを構成する際の回路配置の実施例を示す。図３（Ｂ）では、図を簡略化するために、図３（Ａ）における入力クロック信号４３と入力データ信号４４を入力７８で示し、論理ゲート４０の出力クロック信号４３と出力データ信号４４を出力７７で示した。出力７７を入力とする論理ゲート４０₁および４０₂は、また、出力クロック信号４３と出力データ信号４４である出力７９を出力する。出力７９を入力とする論理ゲート４０₃、４０₄および４０₉、４０₁₀は、また、出力クロック信号４３と出力データ信号４４を出力する。このように分岐を繰り返して必要な数の論理処理を行った後、各分岐先の最終段の論理ゲート４０₅、４０₆、４０₇、４０₈、４０₁₁、４０₁₂、４０₁₃および４０₁₂の出力には電圧出力回路、例えば、ＳＱＵＩＤ回路８０を接続する。このように、前段の出力を入力として受ける各論理ゲート４０の出力を、入力の方向に対して９０°の方向に出力する構造とすることにより、各論理ゲート４０を基板表面に効果的に配列することができる。
【００１８】
なお、上述の例では、ＳＦＱ回路の最終段の出力回路としてＳＱＵＩＤ回路８０を接続したが、これはＳＦＱを観測するための回路として機能する任意のものが、必要に応じて、使用される。例えば、増幅機能を有しないＳＦＱ／ＤＣコンバータが使用されるケースもあり、ジョセフソン伝送路の平均電圧を観測することだけで良ければ、終端抵抗のみで充分である。
【００１９】
図４および図５は、それぞれ、図３（Ａ）に示す論理ゲート４０の一例のレイアウトおよびこのレイアウトの等回路を示す図である。なお、回路設計はＮｂ超電導回路標準プロセスのデザインルール、回路パラメータの中心値に基づいて行った。この回路は、本願の出願人の出願にかかわる特願２００１−１８１５５６号の図１０に開示される中間パルス出力形の１入力、２出力であるデマルチプレクサ（１：２ＤＥＭＵＸ）の例である。Ｔ―フリップフロップ４１に入力されるクロックパルス４３はジョセフソン伝送路を介して導入され、端子９０５および９０７に振り分けて出力されると、５段のジョセフソン伝送路を介して、それぞれ、１：２スイッチ４２に送られ、端子３０８および４１６から導入される。一方、データ信号４４は複数段のジョセフソン伝送路を介して１：２スイッチ４２に入力される。入力されたデータ信号４４は端子３０８および４１６から導入されたクロック信号４３に従って、端子３０９および４１７から左右に分配されて、次段の１入力、２出力であるデマルチプレクサ（１：２ＤＥＭＵＸ）のデータ信号４４₁，４４₂として出力される。また、Ｔ―フリップフロップ４１の端子９０５および９０７に振り分けて出力されたクロック信号４３も左右にクロック信号４３₁，４３₂として出力され、複数段のジョセフソン伝送路を介して次段の１入力、２出力であるデマルチプレクサ（１：２ＤＥＭＵＸ）のクロック信号４３として出力される。すなわち、この１：２ＤＥＭＵＸの特徴は、クロック信号４３とデータ信号４４を入出力とし、入力の方向に対して、出力の方向が直角方向になっていることである。
【００２０】
図４と図５とを対照して容易に分かるように、本発明では、論理ゲート４０の入力線を１つの方向から入力し、入力線に対して出力線が９０°の方向となるようにレイアウトを行うのである。その結果、図３（B）に示すような効果的な配置のレイアウトが実現できる。このことをもう少し具体的に説明すると次のようである。
【００２１】
図６は要素回路間の配置の関係を示す図であり、（Ａ）は論理ゲート４０の１：２ＤＥＭＵＸの大きさをｄとし、各要素回路間の距離を０．５ｄとしたことを示す。（Ｂ）は、本発明の実施例にしたがって要素回路が配置されたことを示す図、（Ｃ）は要素回路がツリー型に４段配置された状態を示す図である。いずれの場合も、論理ゲートを左下がりのハッチングを付した参照符号４０のブロックで示し、出力段の出力回路を白抜きの参照符号８０のブロックで示す。回路全体の大きさは、本発明の実施例である（Ｂ）では、１０ｄ×８．５ｄのスペース内に配列することができ、ツリー型の５段配置の（Ｃ）では２３．５ｄ×７ｄのスペースが必要になる。すなわち、入力方向に対して左右直角方向に出力を配置する論理ゲートの組合せとすれば、要素回路を狭いスペースに効率よく配置することができる。さらに、要素回路を短い距離で繋げるから、信号の伝達時間の短縮の効果も得られる。本実施例では１入力２出力のデマルチプレクサ（１：２ＤＥＭＵＸ）を要素回路としたが、他の論理回路に対しても、この配置方法は適用できる。
【００２２】
ここで、出力回路８０をＳＱＵＩＤ回路とするときは、例えば、特開２００１−３４５４８８号公報の図１にブロック図で示され、図２に等価回路図で示されるように、信号の論理処理をするＳＦＱ回路に比し、信号増幅のためのＳＱＵＩＤ回路の占める面積の割合が極めて大きくなるが、トータルとして効率よく回路配置をすることができるという点では問題ない。
【００２３】
（実施例２）
ＲＳＦＱ回路では、磁束量子信号は数ピコ秒の時間幅をもつ電圧パルスとしてジョセフソン伝送路を伝播する。図４、図５に示したように、クロック信号およびデータ信号としての磁束量子信号は多段のジョセフソン伝送路を介して論理ゲート間を伝送される。ＲＳＦＱ論理回路では、図７に示したように、クロック信号用伝送路２１とデータ信号用伝送路２２の２本のジョセフソン伝送路上を伝播する一定間隔（クロック周期２３）で伝播するクロック信号２４と、データ信号用伝送路２２上を伝播するデータ信号２５との間で、クロック信号パルスの間にデータ信号パルスが有る場合を、例えば、“１”、無い場合を“０”という形で真理値を定義する。このため、論理ゲートが正常に動作するためには、クロック信号パルス列とデータ信号パルスとの間が適切なタイミングを保った状態で伝送される必要がある。
【００２４】
ＲＳＦＱ回路の設計においては、このため、数値シミュレーションを駆使し、ジョセフソン接合の臨界電流密度、配線幅、配線の単位面積当たりのインダクタンスなどの特性値をもとに、動作マージンが最大になる回路パラメータ、すなわち回路パターンを決定する。接合数が数個から１０数個で構成される論理ゲート規模の回路設計では、回路規模が小さいために回路パターンは比較的自由に設定できる。
【００２５】
一方、数１００から１０００接合を超える大規模なＲＳＦＱ回路の設計を目的として、セルベースデザイン法が開発されている。（例えばアイトリプリイー、トランズアクション、アプライド、スーパーコンダクティビティ（IEEE Trans. on Appl. Supercond.）、１１巻１号（２００１年）２６３頁、および同３２２頁）。これは論理ゲートおよび配線の単位を１つのセルとし、セルごとの遅延時間を数値シミュレーションで予め決定しておき、セルの数と種類を調整することで、セルを組み合わせた回路におけるデータ信号とクロック信号の到達のタイミングを一致させるものである。この手法はＣＡＤによる大規模な回路設計の自動化に適している。
【００２６】
しかしながら、実用規模の回路を設計する際には、例えば、図８に示したように２本のジョセフソン伝送路３１Ａ，３１Ｂで論理ゲート３２，３３間を接続することになる。ここでは、図1（B）で示したように、ジョセフソン伝送路のバイアス電流源は共通の電源２９から電源抵抗３０を介して供給される。これは、なるべく電源数を少なくする場合の例である。また、ジョセフソン伝送路３１Ａ，３１Ｂの段数は、データ信号とクロック信号が前段の論理ゲート３3を出てから、後段の論理ゲート３２にタイミングよく到達するように決める。後段の論理ゲート３２に信号が到達するまでの時間は、前段の論理ゲート３３内での遅れ、論理ゲート間の距離に依存する。数値シミュレーションおよびセルベースデザイン法では、これらの遅れを計算し、ジョセフソン伝送路の段数を決定するが、回路規模が大きくなるに伴い、データ信号が伝送されるジョセフソン伝送路３１Ａとクロック信号が伝送されるジョセフソン伝送路３１Ｂとのタイミングが、設計通りにはならなくなる問題があった。ジョセフソン伝送路における電圧パルスの伝播速度が回路パラメータ（ジョセフソン接合の臨界電流値と常伝導状態での抵抗値、配線のインダクタンス、回路に供給するバイアス電流値など）に依存するからである。
【００２７】
実施例1では、このタイミングは要素回路である１：２ＤＥＭＵＸ４０間を接続するジョセフソン伝送路の段数で決定した。ジョセフソン伝送路の１段当たりの伝播遅延時間は回路パラメータで決まる。そのため、設計段階では適切なタイミングが設計できても、作製プロセスに起因して回路パラメータがばらつくと、回路が正常に動作しない場合が生じた。クロック信号パルス間隔を大きくして、タイミングに余裕をもたせれば、回路パラメータのばらつきの影響を低減できる。しかし、今度はクロック周期を短く、つまり高速動作させることができない。
【００２８】
そこで、まず、モンテカルロ法に基づき、予めタイミング変動の範囲を把握した。モンテカルロ試行により、回路パラメータとしてジョセフソン接合の臨界電流値（Ｉｃ）を選び、それらのばらつきを発生させ、回路シミュレーションを行った。試行毎に変動するクロックやデータ信号のタイミングを集計し、分布を求めた。その結果、設計値を中心にある程度の広がりを持った、データ信号のタイミングに関するヒストグラムが得られた。
【００２９】
図９はクロック信号を基準としてデータ信号の相対的な到達時間の変動をヒストグラムで示したものである。５０段のジョセフソン伝送路をデータ信号パルスが通過した時の到達時間とその頻度を、回路パラメータの１つであるジョセフソン接合の臨界電流値（Ｉｃ）のばらつき（標準偏差（σ））をパラメータとして示したものである。最も早く到達した場合と、遅れて到達した場合の時間差は、パーセントで表示した標準偏差σ［％］のおよそ１．４倍（時間単位；ピコ（１０^-12）秒）となる。
【００３０】
ヒストグラムで表されるデータ信号の到達時間の分布と、クロック信号の到達時間の関係を詳しく調べると、論理ゲートが正常に動作するためには、クロック信号が入力される前後に、ある時間だけデータ信号の入力を禁止する必要があることが分かった。それぞれ、セットアップ時間とホールド時間と呼ばれるこの時間は、一般的な論理ゲートの場合、３ピコ秒の長さであることが分かった。
【００３１】
また、クロック信号およびデータ信号の電圧パルスにも有限な時間幅Δが存在する。電圧パルスの時間幅は使われる超電導材料のジョセフソン接合特性、臨界電流値Ｉｃと常伝導時の抵抗値Ｒｎおよび磁束量子Φ₀により、Φ₀／（Ｉｃ×Ｒｎ）で表される。例えば、Ｉｃ×Ｒｎ積が０．３８ｍＶであるＮｂ系超電導回路の場合、電圧パルスの幅は５．５ピコ秒である。さらに、ジョセフソン伝送路１段当たりおよそ２ピコ秒の遅延が生じるので、ジョセフソン伝送路の段数を増減して調整できる遅延時間は２ピコ秒が単位となる。
【００３２】
図１０に、明らかになったクロック信号とデータ信号のタイミングに影響を及ぼす各要素と、クロック信号を基準とするデータ信号の相対的なタイミングの変動を示すヒストグラム６１、およびクロック周期２３の関係を示す。
【００３３】
クロック信号の間隔、すなわちクロック周期２３から判明した各時間、ホールドタイム６２、セットアップタイム６３、パルス幅６４、ジョセフソン伝送路１段あたりの遅延時間６５を差し引いた残りが、データ信号を挿入できる正常動作のためのタイミング範囲、つまり許容範囲６６となる。この許容範囲６６に、データ信号の到達時間の変動範囲を収めることで、回路パラメータがばらついても回路の正常動作が保証される。そこで、図９のタイミングの変動を示すヒストグラム６１の範囲が正常動作するタイミングの許容範囲６６に納まりかつ、クロック周期を最小にできるように設計値を変更してジョセフソン伝送路の段数を決定すれば良い。
【００３４】
実際に、１：４ＤＥＭＵＸを作製して、ジョセフソン接合の臨界電流値の標準偏差σが３％、クロック信号のジョセフソン伝送路の段数が１７段、データ信号のジョセフソン伝送路の段数が１２段の設定で、上記方法で最適化設計を行った結果、回路パラメータの変動の影響を回避しつつ、最大周波数５６ギガヘルツでの動作実証を確認することができた。
【００３５】
上述の１：４ＤＥＭＵＸを作製する際に、回路パラメータのばらつきが大きくなった時にも、確実に動作させる必要が生じた。これについて検討した結果、ジョセフソン接合の臨界電流値のばらつき（標準偏差σ）が５％で、１：２ＤＥＭＵＸの配置からクロック信号用ジョセフソン伝送路の段数が２０段の場合、最大動作速度は４０ギガヘルツとなった。
【００３６】
このように、設計上の動作周波数が４０−５０ギガヘルツ程度で、クロック信号のジョセフソン伝送路が短くできる場合は、タイミングの変動幅に対して許容範囲が大きくなるため、クロックとデータの伝送路の長さ、つまり接合の数を調節して、変動範囲を許容範囲内に収めることで、回路パラメータのばらつきを考慮したタイミング設計を実現できた。
【００３７】
（実施例３）
一方、動作周波数を高くしたい場合や、回路の配置上、ジョセフソン伝送路が非常に長くなる場合は許容範囲と変動範囲が同程度になるため、回路設計の自由度が制限される。このような場合には、回路パラメータのばらつきを考慮したタイミング設計だけでは対応できない。本実施例では、データ信号の伝送路にデータ信号をラッチするラッチ回路を設けることにより、この問題に対処する例を説明する。
【００３８】
５０段のジョセフソン伝送路の時、動作周波数ｆ、回路パラメータのばらつきを示す標準偏差σ［％］およびジョセフソン伝送路を伝播する磁束量子信号の時間幅Δ（ピコ秒）の間には、検討の結果（３）式の関係があることが明らかとなった。単位はピコ秒である。
【００３９】
【数３】

これを、一般的にＮ_MAX段で構成するジョセフソン伝送路とした場合には（４）式の関係で表現できることが分かった。単位はピコ秒である。
【００４０】
【数４】

よって、動作周波数ｆと標準偏差σから、回路間を接続可能な伝送路の最大段数Ｎ_MAXを求めることができる。Ｎ_MAXは、動作周波数ｆに対応するクロック周期がｔ（１０^-12秒（ピコ秒））、ジョセフソン伝送路を伝播する磁束量子信号の時間幅Δ（ピコ秒）とし、且つ、磁束量子信号の時間幅Δが、ジョセフソン接合の臨界電流値Ｉｃ、常伝導時の抵抗値Ｒｎ、ならびに磁束量子Φ₀としたとき、Φ₀／（Ｉｃ・Ｒｎ）で表され、ＩｃおよびＲｎのばらつきの標準偏差がσ（％）とした時に、Ｎ_MAXは（５）式の関係で表現できることが分かった。
【００４１】
【数５】

例えば、パラメータのばらつきが標準偏差で５％、Δ＝５．５ピコ秒の時、回路を５０ギガヘルツで動作させるには、ジョセフソン伝送路の段数を、４２以下にしなければならないことになる。しかし、回路の構成上、論理ゲートの間隔がジョセフソン伝送路の長さにして４２段以上必要な配置としたい場合がありうる。
【００４２】
図１１は、そのための実施例を示すブロック図である。図１１と図８とを対照してみると容易に分かるように、図１１では、前後段の論理ゲート３２、３３間にデータ信号用ジョセフソン伝送路３１Ａの中間部に、クロック信号伝送路３１Ｂからのクロック信号によりデータ信号がラッチされるラッチ回路３５を挿入した。すなわち、段数がＮ_MAX以下となる範囲では、データ信号もクロック信号も所定の時間関係を保持した状態で伝送されるので、ラッチ回路３５には、正しくデータ信号がラッチされる。ラッチ回路３５にラッチされたデータ信号を基礎にデータ信号用ジョセフソン伝送路３１Ａの後半部を介して伝送されるデータ信号と、クロック信号伝送路３１Ｂを伝送されるクロック信号とで、後段の論理ゲート３２は処理をすることになり、ラッチ回路３５の入力部以前のタイミング変動を回避することができる。
【００４３】
図１２（Ａ），（Ｂ）はラッチ回路３５の回路レイアウトおよびこれに対応した等価回路を示す。ここでも、クロック信号およびデータ信号は図３で示したように、参照符号４３および４４で示した。図１２（Ａ）で参照符号３７を付与した、下部配線３７は、大きなインダクタを実現するために、配線パターンを折り曲げたものである。図１２（Ｂ）でも同じ参照符号３７を付与した。
【００４４】
（実施例４）
磁束量子回路の量子化現象を利用し、アナログ信号をデジタル信号に変換する変調器を作製した。図１３は変調器７１とこれに続く１：２ＤＥＭＵＸ７４の回路のブロック構成を示す。変調器７１にはサンプリングの対象となるアナログ入力信号５１が入力されるとともに、クロック信号でもあるサンプリング信号５２がリング発振器７３からジョセフソン伝送路３１B₁を介して入力される。リング発振器の例は、例えば、先に引用した特開２００１−３４５４８８の図５に具体例が提案されている。クロック信号５２は、また、ジョセフソン伝送路３１B₂を介して１：２ＤＥＭＵＸ７４に伝送される。そして、変調器７１からはアナログ入力信号５１に対応したデジタル信号が磁束量子信号５３で出力され、ジョセフソン伝送路３１Ａを介して後段の１：２ＤＥＭＵＸ７４に入力される。
【００４５】
図１４および図１５に、変調器７１の回路パターンおよびこれに対応する等価回路を示す。アナログ入力５１は抵抗５０とインダクタ５６からなる積分器５５を経由してコンパレータ５４に入力される。一方、サンプリング信号５２はジョセフソン伝送路３１B₁を介して、コンパレータ５４に入力される。量子化されたデジタル信号５３はジョセフソン伝送路３１Ａを介して１：２ＤＥＭＵＸ７４に出力される。
【００４６】
アナログ信号を処理する論理ゲートであるアナログーデジタル変調器７１では、インダクタ、抵抗のばらつきに起因するタイミングの変動が他の論理ゲート、ジョセフソン伝送路での変動と比較して大きくなった。ＲＳＦＱ回路においては、各部のバイアス電源を共有化する方向にあり、１つの電源で動作させることが理想である。しかし、回路の一部でのタイミング変動幅が、回路の他の大部分と比較して大きい場合には、この部分に接続するジョセフソン伝送路３１Ａのバイアス電流源２９を、他のジョセフソン伝送路３１Ｂのバイアス電流源２９とは独立に制御できるようにした。
【００４７】
これにより、他のタイミング設計に影響を与えることがなくなり、回路全体の動作周波数を高く保ってタイミングを制御することができた。
【００４８】
タイミング制御はＲＳＦＱ回路内だけではなく、ＲＳＦＱ回路が載っているチップから外に信号を出力する場合にも必要となる。この場合は、実施例１から４に示した論理ゲート間の接続の課題とその解決方法を、チップ間の接続の課題とその解決方法に置き換えればよい。すなわち、２種類以上の信号間のタイミングを一致させるように、少なくとも１つの信号線路にタイミング調整用伝送路を設けた。
【００４９】
（実施例５）
図１６は本実施例のアナログーデジタル変換器のフロントエンド回路の各要素回路の配置を示す図である。この回路は、図１３で説明したリング発振器７３、アナログーデジタル変調器７１、１入力、２出力の１：２ＤＥＭＵＸ７４を図３（Ｂ）に示す論理ゲート４０として１５個の論理ゲート４０で構成した１入力、１６出力の１：１６ＤＥＭＵＸおよびこれに接続された出力ＳＱＵＩＤ回路８０からなる構成に発展させた回路である。なお、図３（Ｂ）では、第１段の要素回路４０（１：２ＤＥＭＵＸ７４）の入力線は１本で代表させていたが、ここでは、信号入力とクロック入力とを別に表示した。また、本実施例におけるＳＱＵＩＤ回路８０は特開２００１−３４５４８８号に開示されているような回路が採用される。
【００５０】
本実施例は、等価回路と配置のレイアウト図の詳細を省略したが、回路全体のジョセフソン接合数は２０００以上になり、回路に供給するバイアス電流は、３００ｍＡにも達した。そのため、直流電流で発生する静磁場によりジョセフソン接合の臨界電流値が下がり、回路の誤動作が生じるケースがあった。そこで、直流の電源線８１を図１６に示すように、アナログーデジタル変換器のフロントエンド回路の論理回路部２００周辺のおおむね中央部、すなわち、第１段の要素回路１：２ＤＥＭＵＸ７４の信号入力線に対応する位置で反対側、に供給後、フロントエンド回路の論理回路部２００の外周に沿って左右対称に８１Ｒおよび８１Ｌに分岐し、この分岐線から、磁束量子回路の大きさと必要に応じて、８２Ｒ，８２Ｌ、８３Ｒ，８３Ｌ、８４Ｒ，８４Ｌと分岐を繰り返して電源線を配置して、各ジョセフソン接合に対してバイアス電流を供給した。分岐を繰り返すことで磁束量子回路２００の最近傍の電源線８４Ｒおよび８４Ｌに流れる電流を低減することができる。例えば、これを、バイアス電流を回路の左端から供給し、フロントエンド回路の論理回路部２００を横断するように配線して右側の回路にバイアス電流を供給した場合と比較すると、磁束量子回路２００の最近傍の電源線８４Ｒおよび８４Ｌに流れる電流は電源線８１に流れるトータルのバイアス電流の１／２に下げることができた。
【００５１】
また、これは単に大きさの問題だけではなく、電源線８１の大きな電流が左右対称に８１Ｒおよび８１Ｌに分岐して流れることにより、相互の磁気作用が打消す方向となるので、磁気の影響を低減できる。さらに、各分岐線も磁束量子回路２００の外周に沿って左右対称に配置したことにより、相互の磁気作用が打消す方向となるので、磁気の影響を低減できる。これにより、磁束量子回路の磁場の影響に起因した誤動作を防ぐことができた。
【００５２】
図１７は電源線の分岐構造の一部を、図１６の左側に着目した形で模式的に示した。長いジョセフソン伝送路３１にバイアス電流を供給する際、電源線８２Ｌ−８４Ｌの構造は分岐を繰り返した構造とし、さらに参照符号を省略したが、電源線８４Ｌも分岐構造により形成されている。なお、Ｎｂ膜からなるグランドは電源線の下部全面に配置されているが、図には示さなかった。
【００５３】
本実施例における変調器７１の入力は外部アナログ信号５１であって、磁束量子回路の信号レベルに比較して電流の振幅が大きく、回路の誤動作に影響を及ぼす可能性がある。すなわち、電源線８１による磁場の他にも、外部からの入力線に大きな電流が流れる場合や、交流信号が入力される場合にも、磁場の影響が生じることが分かった。そのため、本実施例のように、アナログ回路とデジタル回路が混在する本回路では、変調器７１を構成する回路部分と、この出力を論理処理する論理回路部２００を構成する回路部分とを分離する構成とした。
【００５４】
そのため、変調器７１による、磁束量子回路である１：１６ＤＥＭＵＸとＳＱＵＩＤ回路８０よりなるフロントエンド回路の論理回路部２００への磁場の影響は低減できた。一方、図１６から容易に分かるように、変調器７１と１：１６ＤＥＭＵＸの初段の１：２ＤＥＭＵＸ７４間の信号５３の伝送距離が長くなり、ジョセフソン伝送路の段数が多くなった。そこで、このジョセフソン伝送路の設計には、実施例４で示したように、バイアス電流を独立して制御する方法を適用することで、タイミングの一致を図った。
【００５５】
（実施例６）
図１８は単一磁束量子回路をベースに構成したアナログ／デジタル変換器（Ａ／Ｄ変換器）の構成を示すブロック図である。
【００５６】
本実施例のＡ／Ｄ変換器は、図１６で説明した、超電導フロントエンド回路８６と、超電導フロントエンド回路８６からのデジタルデータを受け、信号処理を行う半導体回路８７で構成される。超電導フロントエンド回路８６は、変調器７１、１：１６ＤＥＭＵＸを構成する論理回路４０１、分配された信号を増幅するＳＱＵＩＤ回路８０および変調器７１と論理回路４０１を駆動する４０ギガヘルツリング発振器７３で構成される。図１８の太線の矢印はデータ信号の流れを、細線の矢印はクロック信号の流れを示す。
【００５７】
変調器７１は、シグマデルタ型のアナログーデジタル変調器で、リング発振器７３からの４０ギガヘルツのクロックと同じサンプリング信号に従い、アナログ信号をデジタル化し、クロック信号に同期して、デジタル化されたデータを出力する。変調器７１からの出力データは１：１６ＤＥＭＵＸを構成する論理回路４０１を用い、[１]から[１６]までの１６個の出力チャネルに分配することにより、変調器７１の出力データの周波数を１チャネル当り２．５ギガヘルツまで下げた。半導体回路８７へ変調器７１の出力データを渡す際、この１６チャネルのデータの同期を取るためには、変調器７１の入力クロックの１６分周されたクロック信号が必要である。そこで、クロック信号は１：１６ＤＥＭＵＸ８２の１６個あるクロック出力のうちの一つから得た。このクロック信号出力チャネル[０]から出力される。
【００５８】
１：１６ＤＥＭＵＸ４０１により分配された磁束量子信号は２００μＶと半導体回路へ直接入力するには低いため、ＳＱＵＩＤ（超電導磁束干渉素子）に基づくＳＱＵＩＤ回路８０で１０倍に増幅し、約２ｍＶに昇圧した。
【００５９】
超電導フロントエンド回路８６から半導体回路８７へのデータの伝送は１７本の５０Ωセミリジッドケーブルにて行った。半導体アンプ９０にて１つの入力クロックと１６の入力データは、各々、１００倍に電圧増幅した。入力データは反転信号・デジタル信号変換回路９１でデジタル信号に変換した後、さらに各々１：２ＤＥＭＵＸ９２で２つに分配し、周波数を１．１５ギガヘルツに落してから、デシメーションフィルタとデジタルローパスフィルタを含む信号処理回路９３へ入力した。半導体回路８７への入力クロックは信号処理回路９３のほかに、１６個の１：２ＤＥＭＵＸ９２、反転信号デジタル信号変換回路９１へ加えられる。信号処理回路９３に入力された信号はデシメーションフィルタ、デジタルローパスフィルタを経て、高精度ビットの変換データを出力する。
【００６０】
図１９は、本実施例による信号処理の考え方を説明する図である。ＳＱＵＩＤ回路８０のクロック信号およびデータ信号の入力は、パルス状の磁束量子信号である。図１９（Ａ）に示すように、出力は磁束量子信号の到来毎に、ゼロ電圧と約２ｍＶの間を遷移・反転する。これをそれぞれ、クロック反転信号、データ反転信号と名づける。超電導回路から半導体回路への信号の伝達には反転信号を用いた。
【００６１】
半導体回路８７では、まずクロック反転信号とデータ反転信号を、デジタルなクロック信号とデータ信号に変換する必要がある。クロック信号の周期は元々２．５ギガヘルツであるが、図１９（Ｂ）に示すようにクロック反転信号は、周期が倍である１．２５ギガヘルツのデジタル信号に相当する。この１．２５ギガヘルツのデジタル信号から２．５ギガヘルツのデジタルクロック信号を復元するのは高速ＰＬＬ等を必要とするため実現が困難である。そこで、反転信号を直接、信号処理回路９３に入力することで、クロック反転信号を１．２５ギガヘルツのデジタルなクロック信号と解釈して信号処理回路９３を駆動する。つまり、信号処理回路９３はクロック信号の半分の周波数で動作することになる。
【００６２】
クロック信号に対応して、信号処理回路９３に入力されるデータ信号も、１．２５ギガヘルツの周波数でなければならない。そのため、入力データは反転信号・デジタル信号変換回路９１でデジタル信号に変換した後、さらに各々１：２ＤＥＭＵＸ９２で２つに分配し、周波数を１．２５ギガヘルツに落してから、信号処理回路９３へ入力した。
【００６３】
図１９（Ｂ）は、超電導回路８６から２．５ギガヘルツでデータ列（真理値“１０１１”）を示す反転信号が出力された場合を示す。反転データ信号は変換回路９１でデジタルなデータ信号に変換、１：２ＤＥＭＵＸ９２で２チャネルに分配されて、Ｎ_Aからはデータ列の奇数部分（真理値“１１”）を出力し、Ｎ_Bからは偶数部分（真理値“０１”）を出力する。Ｎ_A、Ｎ_Bともに出力周波数は１．２５ギガヘルツである。
【００６４】
（実施例７）
図２０は実施例６で説明した超電導アナログーデジタル変換器を作製して無線基地局のフロントエンドに実装した装置の概略を示す図である。既に開発されている高温超電導フィルタおよび低ノイズアンプと組み合わせた。６Ｋと７７Ｋの２段階の温度ステージを有する冷凍機９４を用いた。７７Ｋの温度ステージ９５には、高温超電導体で作製したフィルタ９７と半導体の低ノイズアンプ９８を装着した。一方、６Ｋのステージ９６には、本発明で作製した超電導アナログーデジタル変換器９９を装着した。アンテナからの信号は入出力端子１００を通じて真空に保たれた容器内に装着されたフィルタ９７に入力され、必要な帯域を選択、低ノイズアンプ９８で増幅した後、超電導アナログーデジタル変換器９９でダイレクト変換を行った。ＲＳＦＱ回路の超高速動作特性がアナログーデジタル変換に活用できることで、超高速サンプリングが可能となった。その結果、無線通信において、搬送波の直接変換ができ、アナログ素子の点数を減らすことができた。
【００６５】
【発明の効果】
本発明によれば、磁束量子を情報担体とする超電導回路を小さな面積内に納めることができ、回路規模が大きくなった場合でも、入力信号がアナログ信号である場合も含めてクロック信号とデータ信号の間のタイミングが安定してとれるようになる。
【図面の簡単な説明】
【図１】図１（Ａ），（Ｂ）は、ジョセフソン伝送路の２つの形態を示す等価回路図。
【図２】図２（Ａ），（Ｂ）は、それぞれ、図１（Ａ），（Ｂ）に対応するレイアウト図の表現を示す図。
【図３】図３（Ａ）は、データ変換と分岐機能を有する論理ゲートのブロック図、（Ｂ）は、第１段目の論理ゲートの周辺を後段の論理ゲートで取り巻くように回路配置して同一機能を有する回路の面積を小さくする基本的な構造の概念図。
【図４】図３（Ａ）に示す論理ゲート４０の一例のレイアウト示す図。
【図５】図３（Ａ）に示す論理ゲート４０の一例のレイアウトの等回路を示す図。
【図６】（Ａ），（Ｂ）および（Ｃ）は論理ゲート４０の要素回路間の配置の関係を示す図。
【図７】ＲＳＦＱ論理回路のクロック信号とデータ信号との間の真理値の定義を説明する図。
【図８】ジョセフソン伝送路による論理ゲート間の接続方法を示す図。
【図９】図９は５０段のジョセフソン伝送路をデータ信号パルスが通過した時の到達時間とその頻度を、回路パラメータの１つであるジョセフソン接合の臨界電流値（Ｉｃ）のばらつき（標準偏差（σ））をパラメータとして示した図。
【図１０】クロック信号とデータ信号のタイミングに影響を及ぼす各要素と、クロック信号を基準とするデータ信号の相対的なタイミングの変動を示すヒストグラムおよびクロック周期の関係を示す図。
【図１１】論理ゲートの間隔がジョセフソン伝送路の長さにして４２段以上必要な配置としたい場合の実施例を示すブロック図。
【図１２】（Ａ），（Ｂ）は図１１のラッチ回路の回路レイアウトおよびこれに対応した等価回路を示す図。
【図１３】変調器７１とこれに続く１：２ＤＥＭＵＸ７４の回路のブロック構成よりなるアナログ信号をデジタル信号に変換する変調器の構成を示すブロック図。
【図１４】図１３に示す変調器７１の回路パターンを示す図。
【図１５】図１４に示す変調器７１の回路パターンに対応する等価回路を示す図。
【図１６】実施例５のアナログーデジタル変換器のフロントエンド回路の各要素回路の配置を示す図
【図１７】図１６の左側に着目した形で電源線の分岐構造の一部を模式的に示す図。
【図１８】単一磁束量子回路をベースに構成したアナログ／デジタル変換器（Ａ／Ｄ変換器）の構成を示すブロック図。
【図１９】図１８の実施例６による信号処理の考え方を説明する図。
【図２０】実施例６で説明した超電導アナログーデジタル変換器を作製して無線基地局のフロントエンドに実装した装置の概略を示す図。
【符号の説明】
１１：ジョセフソン接合、１２：バイアス電流源、１３：インダクタ、１４，１５：接地、１７，１８：上部電極、１９、２０：下部電極、２１：クロック信号用伝送路、２２：データ信号用伝送路。２３：クロック周期、２４、４３：クロック信号、２５，４４：データ信号、２９：バイアス電流源、３０：電源抵抗、３１、３６、３１Ａ、３１Ｂ：ジョセフソン伝送路、３２：後段の論理ゲート、３３：前段の論理ゲート、３４：接続母線、３５：ラッチ回路、４０、７４、７９：論理ゲート（１：２ＤＥＭＵＸ）、４１：Ｔフリップフロップ、４２：１：２スイッチ、５０：抵抗、５１：アナログ入力、５２：サンプリング信号、５３：磁束量子信号、５４：コンパレータ、５５：積分器、５６：インダクタ、６１：タイミングの変動を示すヒストグラム、６２：ホールドタイム、６３：セットアップタイム、６４：パルス幅、６５：ジョセフソン伝送路１段あたりの遅延時間、６６：許容範囲、７１：変調器、７２：アナログ入力信号、７３：リング発振器、８０：ＳＱＵＩＤ回路、８１，８２，８３，８４：電源線、８６：超電導フロントエンド回路、８７：半導体回路、９０：半導体アンプ、９１：反転信号・デジタル信号変換回路、９２：１：２ＤＥＭＵＸ、９３：信号処理回路、９４：冷凍機、９５：７７Ｋの温度ステージ、９６：６Ｋのステージ、９７：フィルタ、９８：低ノイズアンプ、９９：超電導アナログーデジタル変換器、１００：入出力端子，２００：論理回路、４０１：論理回路（１：１６ＤＥＭＵＸ）。

Claims

磁束量子を情報担体として入力される信号に対して所定の論理処理をした結果を磁束量子として出力する第１段論理ゲートと、該第１論理ゲートから出力された磁束量子を情報担体とする信号を入力する第２段論理ゲートと、
第１のジョセフソン接合の一端を接地し、該ジョセフソン接合の他端と第１のバイアス電流源を第１の接続点で接続しかつ、第１の接続点に第１のインダクタを接続した上で、第２のジョセフソン接合の一端を接地し、該ジョセフソン接合の他端と前記バイアス電流源を第２の接続点で接続し、前記インダクタの他端を第２の接続点に接続することにより構成されるジョセフソン伝送路とを有し、
前記第１段論理ゲートと前記第２段論理ゲート間を伝播する磁束量子を情報担体としてデータ信号および／またはクロック信号を伝送させる信号伝送路としての前記ジョセフソン伝送路の段数の最大値Ｎ _ＭＡＸは、動作周波数がｆ［テラヘルツ］であり、前記ジョセフソン伝送路を伝播する磁束量子信号の時間幅Δ（ピコ秒）が、ジョセフソン接合の臨界電流値Ｉｃ、常伝導時の抵抗値Ｒｎ、ならびに磁束量子Φ _０を用いてΦ _０／（Ｉｃ×Ｒｎ）と表され、前記臨界電流値Ｉｃおよび前記常伝導時の抵抗値Ｒｎのばらつきの標準偏差がσ（％）である時に、（１）式で示される値である集積単一磁束量子回路。
前記第１段論理ゲートと、該第１段論理ゲートの２つの出力は該第 1 段論理ゲートの入力方向に対して直角方向に分岐して出力されるとともに、前記第２段論理ゲートと該第２段論理ゲートの出力回路よりなることを特徴とする請求項１記載の集積単一磁束量子回路。
前記第１段論理ゲートと第２段論理ゲートの関係と同じ構造の配列関係を持って第３段以降の論理ゲートが複数段形成され、最終段の論理ゲートの出力のみが出力される請求項２記載の集積単一磁束量子回路。
磁束量子を情報担体として前記第１段論理ゲートと第２段論理ゲートをデータ信号およびクロック信号のそれぞれで多段接続されたジョセフソン伝送路によって接続する場合に、データ信号を伝送するジョセフソン伝送路の一部に、前記クロック信号で制御されるラッチ回路を挿入し、前記第１段論理ゲートと該ラッチ回路間のデータ伝送のためのジョセフソン伝送路の段数が前記最大値Ｎ _ＭＡＸよりも小さくされ、かつ前記ラッチ回路と前記第２段論理ゲート間のデータ伝送のためのジョセフソン伝送路の段数が前記最大値Ｎ _ＭＡＸよりも小さくされた請求項１記載の単一磁束量子回路。
前記第１段論理ゲートと、該第１段論理ゲートの２つの出力は該第１段論理ゲートの入力方向に対して直角方向に分岐して出力されるとともに、前記第２段論理ゲートと該第２段論理ゲートの出力回路よりなることを特徴とする請求項４記載の集積単一磁束量子回路。
前記第１段論理ゲートと第２段論理ゲートの関係と同じ構造の配列関係を持って第３段以降の論理ゲートが複数段形成され、最終段の論理ゲートの出力のみが出力される請求項５記載の集積単一磁束量子回路。
入力信号がアナログ信号であり、これを磁束量子信号であるクロック信号をサンプリング信号として磁束量子信号に変換してアナログ信号に対応する信号を出力するアナログ− デジタル変換回路と、該変換回路の出力信号と前記クロック信号とを入力とする第１段論理ゲート、該第１段論理ゲートの２つの出力は該ゲートの入力方向に対して直角方向に分岐して出力されるとともに、この分岐して出力された磁束量子を情報担体とするデータ信号およびクロック信号を入力する第２段論理ゲート、該第２段論理ゲートの出力回路よりなる論理ゲートグループとからなり、前記アナログ−デジタル変換回路は前記論理ゲートグループとは異なる領域に形成されたことを特徴とする集積単一磁束量子回路。
前記アナログ−デジタル変換回路の出力信号を、前記論理ゲートグループに導入するためのジョセフソン伝送路のバイアス電流源と前記クロック信号を伝送するジョセフソン伝送路のバイアス電流源とは独立に制御できる請求項７記載の集積単一磁束量子回路。
前記論理ゲートグループに供給される直流電源が、該論理ゲートグループの構造上の左右対称位置に配置された２つに分岐された電源線から供給される請求項７記載の集積単一磁束量子回路。
前記論理ゲートグループに供給される直流電源が、該論理ゲートグループの構造上の左右対称位置に配置された２つに分岐された電源線から供給される請求項８記載の集積単一磁束量子回路。