JP4524126B2

JP4524126B2 - 超電導ｓｆｑ回路

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Publication number: JP4524126B2
Application number: JP2004066100A
Authority: JP
Inventors: 秀雄鈴木; 圭一田辺
Original assignee: International Superconductivity Technology Center; Fujitsu Ltd
Current assignee: International Superconductivity Technology Center; Fujitsu Ltd
Priority date: 2004-03-09
Filing date: 2004-03-09
Publication date: 2010-08-11
Anticipated expiration: 2024-03-09
Also published as: JP2005259812A

Description

本発明は、超電導体を用いた単一磁束量子回路に関し、詳しくはグランドプレーンにグランド電位が接続された単一磁束量子回路に関する。

超伝導体の巨視的量子効果として、超伝導体でループを形成するとループ内の磁束が量子化される。このように超伝導体の中で量子化された磁束の最小単位のことをＳＦＱ（Single Flux Quantum：単一磁束量子）と呼ぶ。磁束量子を情報担体とする論理回路がＳＦＱ回路であり、2個のジョセフソン接合を含む超伝導ループに磁束量子が入った状態を論理”1”、磁束量子が入っていない状態を論理”0”に対応させる。

ＳＦＱ回路の基本構造である超伝導ループを多数個接続すると，超伝導体とジョセフソン接合で構成されるはしご型線路ができる。これがJTL（Josephson Transmission Line：ジョセフソン伝送線）であり、磁束量子を伝搬させることができる。即ち、あるループで発生したＳＦＱはその隣のジョセフソン素子のスイッチングを引き起こし、隣のループにＳＦＱが発生する。この連鎖反応によりＳＦＱが伝播していく。これによりフリップフロップ等の様々な論理回路をＳＦＱ回路により形成することができる。このようなＳＦＱ回路は、例えば、高速信号を測定する超伝導サンプラや、高速信号や微小信号用のＡ／Ｄ変換器等のアナログ要素を含む回路等、様々なデイジタル処理回路への応用が期待される。

超電導ＳＦＱ回路においては、情報担体として極めて時問幅の短いパルスが伝播していくので、この時間幅の短いＳＦＱパルスを常温の半導体論理回路で検出可能な電圧パルスに変換する必要がある。そのための出力回路としては、ＡＣバイアスで動作するラッチ回路や高電圧ドライバゲートが使用される。

超電導回路においては、グランドプレーンと呼ばれる超電導の薄膜層を最下部層や最上部層に設ける構成とすることで、超電導配線のインダクタンスを減らし、且つ同一チップ内の隣接した回路問のクロストークを低減している。このグランドプレーン層は、一般的には回路面の全面に設けられる。
ジェー・エックス・プリジビズ、他４名（J.X.Przybysz, et. al.）著、「インターフェイス・サーキッツ・フォー・インプット・アンド・アウトプット・オブ・ギガビット・パー・セカンド・データ（Interface Circuits for Input and Output of Gigabit per Second Data）」、インターナショナル・スーパーコンダクティブ・エレクトロニクス・コンファレンス（International Superconductive Electronics Conference (ISEC’95)）、8-3, ｐ．３０４−３０６ケー・ケー・リカレフ、ブイ・ケー・セメノフ（K. K. Likharev and V. K. Semenov）著、「ＲＳＦＱロジック／メモリ・ファミリー：ア・ニュー・ジョセフソン・ジャンクション・テクノロジー・フォー・サブ−テラヘルツ−クロック−フレケンシー・デジタル・システムズ（RSFQ logic/Memory Family: A New Josephson-Junction Technology for Sub-Teraherts-Clock-Frequency Digital Systems）」、アイトリプルイー・トランザクション・オン・アプライド・スーパーコンダクティビティー（IEEE Trans. on Applied Superconductivity）、第１巻、第１号、１９９１年３月、ｐ．３−２８

上記のようにグランドプレーン層は回路面の全面に設けられるので、出力回路等においてＡＣバイアスを使用すると、寄生インダクタンスや寄生抵抗の働きによりグランド電位が変動し、これが隣接する超電導ＳＦＱ回路の動作に影響を与えるという問題がある。

以上を鑑みて本発明は、一方の超電導ＳＦＱ回路のグランド電位の変動により他方の超電導ＳＦＱ回路の動作が影響を受けることのない超電導ＳＦＱ回路を提供することを目的とする。

本発明による超電導ＳＦＱ回路は、第１の超電導ＳＦＱ回路と、該第１の超電導ＳＦＱ回路のグランド側に接続される第１のグランドプレーンと、第２の超電導ＳＦＱ回路と、該第２の超電導ＳＦＱ回路のグランド側に接続される第２のグランドプレーンと、該第１の超電導ＳＦＱ回路と該第２の超電導ＳＦＱ回路との間を接続する少なくとも１段の分離用超電導ＳＦＱ回路と、該少なくとも１段の分離用超電導ＳＦＱ回路のグランド側に接続される少なくとも１つのグランドプレーンと、該第１のグランドプレーン、該少なくとも１つのグランドプレーン、及び該第２のグランドプレーンの間を接続するインダクタンスを有する配線を含み、前記分離用超電導ＳＦＱ回路は直流であるＤＣバイアスで駆動されることを特徴とする。

インダクタンスのインピーダンスは高周波になる程大きくなる。従って高周波になる程、隣接する回路間でのグランドの分離状態が良好になる。即ち、第１の超電導回路に供給する交流（ＡＣ）バイアス電流によって第１の超電導回路のグランド電位が変動しても、その変動は上記インダクタンスにより吸収され、第２の超電導回路のグランド電位には殆ど影響を及ぼさない。

これにより安定した動作を実現する超電導ＳＦＱ回路を提供することができる。

本発明においては、第１の超電導ＳＦＱ回路ブロックと第２の超電導ＳＦＱ回路ブロックとの間を接続するように、ＳＦＱパルスを伝える機能を有し且つグランド変動をアイソレーションするための分離用超電導ＳＦＱ回路を１段或いは複数段配置する。第１の超電導ＳＦＱ回路ブロック、分離用超電導ＳＦＱ回路の各段、及び第２の超電導ＳＦＱ回路ブロックには、それぞれ対応するグランドプレーンが設けられ、これらのグランドプレーン間は数ｐＨ程度以上のインダクタンスを有するような幅狭のグランドラインで接続する。これにより、第１の超電導ＳＦＱ回路ブロックと第２の超電導ＳＦＱ回路ブロックとの間で、一方から他方に流れ込むＡＣ信号を抑制する。

図１は、本発明の原理を説明するための図である。

図１において、チップ１０は、超電導回路１１、超電導回路１２、及び複数ｎ段の超電導ＳＦＱ回路１３−１乃至１３−ｎを含む。超電導回路１１と超電導回路１２との間は超電導ＳＦＱ回路１３−１乃至１３−ｎにより接続され、超電導ＳＦＱ回路１３−１乃至１３−ｎをＳＦＱ（単一磁束量子）パルスが伝播する。超電導回路１１はバイアスＢ１及びグランド電位に接続され、超電導回路１２はバイアスＢ２及びグランド電位に接続される。ここでバイアスＢ１及びＢ２は、ＡＣバイアス又はＤＣバイアスであるが、ＡＣバイアスの影響を削減するという本発明の目的上、少なくともＢ１及びＢ２の一方はＡＣバイアスである。

超電導ＳＦＱ回路１３−１乃至１３−ｎは、例えばジョセフソン伝送線路（JTL：Josephson Transmission Line）であり、ＤＣバイアスＤＣ＋及びＤＣ−に接続される。図１では、一段の超電導ＳＦＱ回路１３−ｘ（ｘ＝１，２，・・・，ｎ）はＤＣバイアスＤＣ＋に抵抗Ｒ_ｘを介して接続され、ＤＣバイアスＤＣ−には直接に接続される。しかしこの部分の接続は上記構成に限定されるものではなく、後の実施例で説明するように、ＤＣ＋及びＤＣ−側の何れにおいても、抵抗及び／又はインダクタンスを介しての接続としてよく、また他の回路を介してバイアスに接続する構成としてもよい。図１において、超電導回路１１のグランド、超電導回路１２のグランド、及び超電導ＳＦＱ回路１３−１乃至１３−ｎのマイナス側ＤＣバイアスＤＣ−は、共通のグランド電位に設定される。なお超電導回路１１とグランド電位間の寄生抵抗及び寄生インダクタンスを抵抗２０−１及びインダクタンス２１−１で示し、超電導回路１２とグランド電位間の寄生抵抗及び寄生インダクタンスを抵抗２０−２及びインダクタンス２１−２で示してある。

超電導ＳＦＱ回路１３−ｘは、ジョセフソン接合１４−ｘ、グランドプレーン１５−ｘ、及び隣接する回路間を接続するインダクタンスＬ_Ｕｘ及びＬ_Ｌｘを含む。インダクタンスＬ_Ｕｘは通常の配線層で構成され、インダクタンスＬ_Ｌｘはグランドプレーン層或いは他の層で隣接するグランド間を接続するよう構成される。これらのインダクタンスＬ_Ｕｘ及びＬ_Ｌｘは、数ｐＨ程度以上のインダクタンスを有するように線幅を細くした接続配線により実現される。

インダクタンスのインピーダンスは高周波になる程大きくなる。従って高周波になる程、隣接する回路間でのグランドの分離状態が良好になる。即ち、超電導回路１２に供給する交流（ＡＣ）バイアス電流によって超電導回路１２のグランド電位が変動しても、その変動は複数のインダクタンスＬ_Ｕ１乃至Ｌ_Ｕｎにより吸収され、超電導回路１１のグランド電位には殆ど影響を及ぼさない。

ＳＦＱ信号の伝搬に用いるＪＴＬは、動作マージンが大きいので、グランド電位の変動に対しては影響を受け難い。入出力間の遅延時間がさほど問題にならない回路の場合、超電導ＳＦＱ回路１３−１乃至１３−ｎの段数ｎを、原理的にはグランド変動を充分に吸収するに必要なだけ幾らでも増やすことが可能である。

なおＳＦＱパルスを伝播させるためには、ＳＦＱ回路の基本構造である超伝導ループのインダクタンスＬとジョセフソン接合の臨界電流値Ｉｃとの積が磁束量子の大きさΦ０よりも小さく、更に好ましくはΦ０／２よりも小さい必要がある。Φ０は２×１０^−１５ウェーバーであるので、臨界電流値Ｉｃを例えば０．１ｍＡとすると、インダクタンスＬは２０ｐＨ或いは更に好ましくは１０ｐＨ以下に設定する必要がある。この条件を満たす範囲で、インダクタンスＬ_Ｕｘ及びＬ_Ｌｘの上限を設定するが、下限としては実質的にゼロでないインダクタンスを実現すればよい。なお実際上、配線によりインダクタンスを構成する場合、最低でも数ｐＨ程度のインダクタンスが発生してしまうので、例えば１ｐＨのインダクタンスを実現することは殆ど不可能である。従って、実質的には、数ｐＨから１０ｐＨ程度の値にインダクタンスを設定することになる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図２は、本発明による超電導ＳＦＱ回路の第１の実施例を示す図である。図２において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図２において、本発明による超電導ＳＦＱ回路であるチップ１０Ａは、超電導回路１１Ａ、超電導回路１２Ａ、及び複数ｎ段の超電導ＳＦＱ回路１３Ａ−１乃至１３Ａ−ｎを含む。超電導回路１１Ａと超電導回路１２Ａとの間は超電導ＳＦＱ回路１３Ａ−１乃至１３Ａ−ｎにより接続される。バイアス及びグランドの接続は図１の原理図と同様である。超電導回路１１Ａは、超電導ＳＦＱ回路３１及びグランドプレーン３３−１を含み、超電導回路１２Ａは、例えば出力回路である超電導ＳＦＱ回路３２及びグランドプレーン３３−２を含む。なお超電導回路１１Ａ及び１２Ａについて図示する回路構成は模式的なものであり、具体的な回路の詳細を示すものではない。

超電導ＳＦＱ回路１３−１乃至１３−ｎは、ジョセフソン伝送線路（JTL：Josephson Transmission Line）である。超電導ＳＦＱ回路１３−ｘ（ｘ＝１，２，・・・，ｎ）は、グランドプレーン１５−ｘ、インダクタンス１６−ｘ、ジョセフソン接合１７−ｘ、ジョセフソン接合１８−ｘ、及び隣接する回路間を接続するインダクタンスＬ_Ｕｘ及びＬ_Ｌｘを含む。超電導ＳＦＱ回路１３−ｘに、２つのジョセフソン接合１７−ｘ及び１８−ｘとインダクタンス１６−ｘとを含めることで、ＪＴＬの２段構成となっている。インダクタンスＬ_Ｕｘは通常の配線層で構成され、インダクタンスＬ_Ｌｘはグランドプレーン層或いは他の層で隣接するグランド間を接続するよう構成される。これらのインダクタンスＬ_Ｕｘ及びＬ_Ｌｘは、数ｐＨ程度以上のインダクタンスを有するように線幅を細くした接続配線により実現される。

インダクタンスのインピーダンスは高周波になる程大きくなるので、超電導回路１２Ａに供給するＡＣバイアス電流によって超電導回路１２Ａのグランド電位が変動しても、その変動は複数のインダクタンスＬ_Ｕ１乃至Ｌ_Ｕｎにより吸収され、超電導回路１１Ａのグランド電位には殆ど影響を及ぼさない。なおＳＦＱ信号の伝搬に用いるＪＴＬは、動作マージンが大きいので、グランド電位の変動に対しては影響を受け難い。

図３は、本発明による超電導ＳＦＱ回路の第２の実施例を示す図である。図３において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。

図３において、本発明による超電導ＳＦＱ回路であるチップ１０Ｂは、超電導回路１１Ａ、超電導回路１２Ａ、及び複数ｎ段の超電導ＳＦＱ回路１３Ａ−１乃至１３Ａ−ｎを含む。超電導ＳＦＱ回路１３−１乃至１３−ｎは、ジョセフソン伝送線路（JTL：Josephson Transmission Line）である。超電導ＳＦＱ回路１３−ｘ（ｘ＝１，２，・・・，ｎ）は、グランドプレーン１５−ｘ、インダクタンス１６−ｘ、ジョセフソン接合１７−ｘ、ジョセフソン接合１８−ｘ、及び隣接する回路間を接続するインダクタンスＬ_Ｕｘ及びＬ_Ｌｘを含む。

インダクタンスのインピーダンスは高周波になる程大きくなるので、超電導回路１２Ａに供給するＡＣバイアス電流によって超電導回路１２Ａのグランド電位が変動しても、その変動は複数のインダクタンスＬ_Ｕ１乃至Ｌ_Ｕｎにより吸収され、超電導回路１１Ａのグランド電位には殆ど影響を及ぼさない。

図３の第２の実施例の回路構成では、図２の第１の実施例の回路構成と比較して、超電導ＳＦＱ回路１３−ｘのＤＣバイアスＤＣ＋側に、抵抗Ｒ_ｘに加えてインダクタンスＬ_ｘを設けると共に、ＤＣバイアスＤＣ−側にインダクタンスＬ_Ｇｘ及び抵抗Ｒ_Ｇｘを設けたことを特徴とする。これらのインダクタンスは、例えば幅が狭く長い配線をジグザグに配置することで実現し、抵抗は、例えばモリブデン薄膜を用いることで実現する。

図３のようにグランド側にインダクタンスＬ_Ｇｘ及び抵抗Ｒ_Ｇｘを設けることにより、超電導回路１２ＡからＪＴＬ（超電導ＳＦＱ回路１３−１乃至１３−ｎ）に漏れるＡＣバイアスの変動が低減される。図２の構成のようにＪＴＬのグランドプレーン１５−１乃至１５−ｎを直接にグランドに接続した場合には、ＪＴＬを介した経路の方がグランドへ近いために、ＡＣバイアスの変動の漏れによりグランドが変動してしまう。図３の構成では、このようなＡＣバイアスの変動の漏れを抑制することができる。

図４は、本発明による超電導ＳＦＱ回路の第３の実施例を示す図である。図４において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。

図４において、本発明による超電導ＳＦＱ回路であるチップ１０Ｃは、超電導回路１１Ａ、超電導回路１２Ｃ、及び複数ｎ段の超電導ＳＦＱ回路１３Ａ−１乃至１３Ａ−ｎを含む。超電導ＳＦＱ回路１３−１乃至１３−ｎは、ジョセフソン伝送線（JTL：Josephson Transmission Line）である。超電導ＳＦＱ回路１３−ｘ（ｘ＝１，２，・・・，ｎ）は、グランドプレーン１５−ｘ、インダクタンス１６−ｘ、ジョセフソン接合１７−ｘ、ジョセフソン接合１８−ｘ、及び隣接する回路間を接続するインダクタンスＬ_Ｕｘ及びＬ_Ｌｘを含む。超電導ＳＦＱ回路１３−ｘのＤＣバイアスＤＣ−側には、抵抗Ｒ_Ｇｘを設けている。この抵抗は、例えばモリブデン薄膜を用いることで実現する。

図４の第３の実施例の回路構成は、図３の第２の実施例の回路構成と比較して、超電導回路１２Ｃとして多段構成の高電圧ゲートが用いられる点に特徴がある。超電導回路１２Ｃは、抵抗４１乃至４３及びジョセフソン接合４４−１乃至４４−８を含む。ジョセフソン接合４４−１乃至４４−４及び抵抗４３を多段に接続し、抵抗４１を介してＡＣバイアスＢ２を印加する。その多段接続と並列に、抵抗４２及びジョセフソン接合４４−５乃至４４−８を多段に接続し、抵抗４１を介してＡＣバイアスＢ２を印加する。これにより、４段のパラレル接続からなる高電圧ゲートが構成される。高電圧ゲートは他の回路構成の方式を用いることも可能であり図４に示した方式に限定するものではない。

超電導回路１１ＡがＡ／Ｄコンバータ等のようにグランド変動により入力の分解能が影響を受ける回路の場合、本発明により超電導回路間に分離用超電導ＳＦＱ回路を設けることの効果が特に大きい。

図５は、本発明による超電導ＳＦＱ回路の第４の実施例を示す図である。図５において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図５の構成においては、単一のチップ１０Ｄ内に超電導回路１１を複数個設け、それらの超電導回路１１間を分離用（アイソレーション用）の超電導ＳＦＱ回路１３−１乃至１３−ｎで接続したことを特徴とする。またＡＣバイアスで駆動される例えば出力回路である超電導回路１２とそれに隣接する超電導回路１１との間も、図１の構成と同様に超電導ＳＦＱ回路１３−１乃至１３−ｎで接続されている。

図５のように２個以上の超電導回路が互いに接続されている場合であっても、超電導回路間に分離用の超電導ＳＦＱ回路を設けることで、ある超電導回路に供給するＡＣバイアスの変動によって生じる他の超電導回路におけるグランド変動を抑制することが可能となる。

図６は、本発明による超電導ＳＦＱ回路の第５の実施例を示す図である。図６において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図６において、本発明による超電導ＳＦＱ回路であるチップ１０Ａは、超電導回路１１Ａ、超電導回路１２Ａ、及び複数ｎ段の超電導ＳＦＱ回路１３Ａ−１乃至１３Ａ−ｎを含む。超電導回路１１Ａと超電導回路１２Ａとの間は超電導ＳＦＱ回路１３Ａ−１乃至１３Ａ−ｎにより接続される。バイアス及びグランドの接続は図１の原理図と同様である。超電導回路１１Ａは、超電導ＳＦＱ回路３１及びグランドプレーン３３−１を含み、超電導回路１２Ａは、例えば出力回路である超電導ＳＦＱ回路３２及びグランドプレーン３３−２を含む。なお超電導回路１１Ａ及び１２Ａについて図示する回路構成は模式的なものであり、具体的な回路の詳細を示すものではない。

超電導ＳＦＱ回路１３−１乃至１３−ｎは、ジョセフソン伝送線路（JTL：Josephson Transmission Line）である。超電導ＳＦＱ回路１３−ｘ（ｘ＝１，２，・・・，ｎ）は、グランドプレーン１５−ｘ、インダクタンス１６−ｘ、ジョセフソン接合１７−ｘ、ジョセフソン接合１８−ｘ、及び隣接する回路間を接続するインダクタンスＬ_Ｕｘ及びＬ_Ｌｘに加えて、ジョセフソン接合のノーマル抵抗に比べて十分小さな抵抗（例えば０．２Ω）Ｒ_ＵＸ及びＲ_ＬＸの両方或いはどちらか一方を含む。Ｒ_ＵＸ及びＲ_ＬＸはジョセフソン接合のノーマル抵抗に比べて十分小さければ、ＳＦＱパルスを伝播させることが可能である（IEEE Transactions on Applied Superconductivity, 第１０巻、第３号、2000年9月、ｐ．１６３７−１６４１）。超電導ＳＦＱ回路１３−ｘに、２つのジョセフソン接合１７−ｘ及び１８−ｘとインダクタンス１６−ｘとを含めることで、ＪＴＬの２段構成となっている。インダクタンスＬ_Ｕｘは通常の配線層で構成され、インダクタンスＬ_Ｌｘはグランドプレーン層或いは他の層で隣接するグランド間を接続するよう構成される。これらのインダクタンスＬ_Ｕｘ及びＬ_Ｌｘは、数ｐＨ程度以上のインダクタンスを有するように線幅を細くした接続配線により実現される。またＲ_ＵＸ及びＲ_ＬＸは常電導材料であるＭｏやＡｕ等により実現される
インダクタンスのインピーダンスは高周波になる程大きくなるので、超電導回路１２Ａに供給するＡＣバイアス電流によって超電導回路１２Ａのグランド電位が変動しても、その変動は複数のインダクタンスＬ_Ｕ１乃至Ｌ_Ｕｎにより吸収され、超電導回路１１Ａのグランド電位には殆ど影響を及ぼさない。なおＳＦＱ信号の伝搬に用いるＪＴＬは、動作マージンが大きいので、グランド電位の変動に対しては影響を受け難い。また、Ｌ_ＵＸ及びＬ_ＬＸと直列に挿入する抵抗Ｒ_ＵＸ及びＲ_ＬＸは、ＤＣ的に回路間の電流漏れを防ぐことができる。

図７は、本発明による回路レイアウトの一例と実験の動作結果の一例を示す図である。

図７（ａ）には、チップ５０において、２つの超電導回路間を分離用の超電導ＳＦＱ回路で接続した回路のレイアウトが示される。図において、チップ５０の上部及び下部に配置される正方形部分は信号用又は電源用のパッドであり、チップ５０の中央部に２つの超電導回路と分離用の超電導ＳＦＱ回路とが配置される。分離用の超電導ＳＦＱ回路部分を拡大し、回路部分５１として図７（ｂ）に示す。図７（ｂ）において配線がジグザグに配置されている部分は、分離用の超電導ＳＦＱ回路のＤＣバイアス供給経路に設けられたインダクタンスであり、例えば図3のインダクタンスＬ_１乃至Ｌ_ｎ及びＬ_Ｇ１乃至Ｌ_Ｇｎに相当する。

図７（ｃ）は、図７（ａ）の回路の構成を示すブロック図である。図７（ｃ）に示されるように、常温の半導体回路の論理レベルを入力としてＳＦＱパルスを発生する入力回路（ＤＣ／ＳＦＱ＋ＪＴＬ）５２の出力であるＳＦＱパルスが、グランド分離用ＪＴＬ５３を介して伝播され、ＳＦＱパルスを受け取り常温の半導体回路の論理レベルへ変換する出力回路（ＪＴＬ＋ＳＦＱ／ＤＣ）５４により信号出力される。

図７（ｄ）は、実験結果の一例を示す図である。クロックとして示されるのは、ＡＣバイアスを入力するタイミングに対応した信号であり、このクロックのインターバルに対応して１／０レベルの論理が出力されている。この例の場合の入力信号は”１０１０１００１１０”であり、出力信号が正しく得られている。

前述のように、ＳＦＱパルスを伝播させるためには、ＳＦＱ回路の基本構造である超伝導ループのインダクタンスＬとジョセフソン接合の臨界電流値Ｉｃとの積が磁束量子の大きさΦ０よりも小さく、更に好ましくはΦ０／２よりも小さい必要がある。Φ０は２×１０^−１５ウェーバーであるので、臨界電流値Ｉｃを例えば０．１ｍＡとすると、インダクタンスＬは２０ｐＨ或いは更に好ましくは１０ｐＨ以下に設定する必要がある。この条件を満たす範囲で、インダクタンスの上限を設定するが、下限としては実質的にゼロでないインダクタンスを実現すればよい。このようにインダクタンスを設定することで、図７（ｄ）の実験結果に示されるように、入力信号に応じてＳＦＱパルスがＪＴＬを問題なく伝播して、出力信号が正しく得られることが分る。

図８は、実験に用いたＮｂ接合技術による超電導回路素子の構造の一例を示す断面図である。

図８の超電導回路素子は、Ｎｂグランドプレーン１００、ＳｉＯ_２層間絶縁膜１０１、Ｍｏ抵抗１０２、Ｎｂ下部電極１０３、ＳｉＯ_２層間絶縁膜１０４、ＡｌＯ_ｘトンネル障壁膜１０５、Ｎｂ／ＡｌＯ_ｘ／Ｎｂジョセフソン接合１０６、及びＮｂ上部電極１０７を含む。このような構造により超電導回路素子を構成して、図７のような回路を実現することができる。なおこの構造は一例であり、本発明に用いる超電導回路素子は係る構造に限定されるものではない。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本発明は、以下の内容を含むものである。
（付記１）第１の超電導ＳＦＱ回路と、
該第１の超電導ＳＦＱ回路のグランド側に接続される第１のグランドプレーンと、
第２の超電導ＳＦＱ回路と、
該第２の超電導ＳＦＱ回路のグランド側に接続される第２のグランドプレーンと、
該第１の超電導ＳＦＱ回路と該第２の超電導ＳＦＱ回路との間を接続する少なくとも１段の分離用超電導ＳＦＱ回路と、
該少なくとも１段の分離用超電導ＳＦＱ回路のグランド側に接続される少なくとも１つのグランドプレーンと、
該第１のグランドプレーン、該少なくとも１つのグランドプレーン、及び該第２のグランドプレーンの間を接続する実質的にゼロでないインダクタンスを有する配線
を含むことを特徴とする超電導ＳＦＱ回路。
（付記２）該分離用超電導ＳＦＱ回路はＳＦＱパルスを伝播させる回路であり、該インダクタンスを含む一段の超伝導ループのインダクタンスが約１０ｐＨ以下であることを特徴とする付記１記載の超電導ＳＦＱ回路。
（付記３）該分離用超電導ＳＦＱ回路はＪＴＬであることを特徴とする付記２記載の超電導ＳＦＱ回路。
（付記４）該少なくとも１つのグランドプレーンのそれぞれと外部グランド電位とを接続する経路に、抵抗及びインダクタンスの少なくとも一方を設けたことを特徴とする付記１記載の超電導ＳＦＱ回路。
（付記５）該分離用超電導ＳＦＱ回路は実質的に直流であるＤＣバイアスで駆動されることを特徴とする付記１記載の超電導ＳＦＱ回路。
（付記６）該分離用超電導ＳＦＱ回路において、該インダクタンスを含む超電導ループにＳＦＱパルスを伝播させることが可能な程度に小さな抵抗を含むことを特徴とする付記１記載の超電導ＳＦＱ回路。

本発明の原理を説明するための図である。本発明による超電導ＳＦＱ回路の第１の実施例を示す図である。本発明による超電導ＳＦＱ回路の第２の実施例を示す図である。本発明による超電導ＳＦＱ回路の第３の実施例を示す図である。本発明による超電導ＳＦＱ回路の第４の実施例を示す図である。本発明による超電導ＳＦＱ回路の第５の実施例を示す図である。本発明による回路レイアウトの一例と実験の動作結果の一例を示す図である。実験に用いたＮｂ接合技術による超電導回路素子の構造の一例を示す断面図である。

符号の説明

１０チップ
１１超電導回路
１２超電導回路
１３−１乃至１３−ｎ超電導ＳＦＱ回路
１４−１乃至１３−ｎジョセフソン接合
１５−１乃至１３−ｎグランドプレーン
Ｌ_Ｕ１乃至Ｌ_Ｌｎインダクタンス
Ｌ_Ｕ１乃至Ｌ_Ｌｎインダクタンス

Claims

第１の超電導ＳＦＱ回路と、
該第１の超電導ＳＦＱ回路のグランド側に接続される第１のグランドプレーンと、
第２の超電導ＳＦＱ回路と、
該第２の超電導ＳＦＱ回路のグランド側に接続される第２のグランドプレーンと、
該第１の超電導ＳＦＱ回路と該第２の超電導ＳＦＱ回路との間を接続する少なくとも１段の分離用超電導ＳＦＱ回路と、
該少なくとも１段の分離用超電導ＳＦＱ回路のグランド側に接続される少なくとも１つのグランドプレーンと、
該第１のグランドプレーン、該少なくとも１つのグランドプレーン、及び該第２のグランドプレーンの間を接続するインダクタンスを有する配線
を含み、前記分離用超電導ＳＦＱ回路は直流であるＤＣバイアスで駆動されることを特徴とする超電導ＳＦＱ回路。
該分離用超電導ＳＦＱ回路はＳＦＱパルスを伝播させる回路であり、一段の超電導ループのインダクタンスが１０ｐＨ以下であることを特徴とする請求項１記載の超電導ＳＦＱ回路。
該分離用超電導ＳＦＱ回路はＪＴＬであることを特徴とする請求項２記載の超電導ＳＦＱ回路。
該少なくとも１つのグランドプレーンのそれぞれと外部グランド電位とを接続する経路に、抵抗及びインダクタンスの少なくとも一方を設けたことを特徴とする請求項１記載の超電導ＳＦＱ回路。