CN110268382A - 具有强化方向性的超导器件 - Google Patents
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Abstract
提供了具有强制方向性的超导器件和相关方法。在一个示例中，提供了一种器件，包括：用于在第一方向中传播第一组量子信号的第一约瑟夫森结传输线(JTL)和用于在第一方向中传播第二组量子信号的第二JTL。该器件可以包括逻辑门，该逻辑门具有用于经由第一JTL接收第一组量子信号的第一输入端子，以及第二输入端子。该器件可以包括单向缓冲器(UPMB)，其具有用于经由第二JTL接收第二组量子信号的第一输入端子和用于将第二组量子信号耦合到逻辑门的第二输入端子的输出端子，其中单向缓冲器可以被配置为仅在第一方向中传播量子信号。
Description
背景技术
在诸如数字处理器的电子器件中使用的基于半导体的集成电路包括基于互补金属氧化物半导体(CMOS)技术的数字电路。然而，CMOS技术在器件大小方面正在达到极限。此外，基于CMOS技术的数字电路在高时钟速度下的功率消耗越来越成为高性能数字电路和系统的限制因素。
作为示例，数据中心中的服务器越来越多地消耗大量功率。功率的消耗部分是由于即使在CMOS电路不活动时能量耗散所导致的功率损耗。这是因为即使当这些电路不活动并且不消耗任何动态功率时，它们由于需要保持CMOS晶体管的状态而仍然消耗功率。另外，因为使用DC电压对CMOS电路供电，当在CMOS电路不活动时存在一定量的电流泄漏。因此，即使当这些电路不处理信息时，不仅由于需要保持CMOS晶体管的状态而且由于电流泄漏，这浪费了一定量的功率。
使用基于CMOS技术的处理器和相关组件的替代方法是使用基于超导逻辑的器件。
发明内容
在一个示例中，本公开涉及一种器件，其包括用于在第一方向中传播第一组量子信号的第一约瑟夫森结传输线(JTL)和用于在第一方向中传播第二组量子信号的第二约瑟夫森结传输线(JTL)。该器件还可以包括逻辑门，逻辑门包括多个约瑟夫森结，其中逻辑门具有用于经由第一JTL接收第一组量子信号的第一输入端子，以及第二输入端子。器件还可以包括至少一个单向缓冲器，其具有用于经由第二JTL接收第二组量子信号的第一输入端子和用于将第二组量子信号耦合到至少一个逻辑门的第二输入端子的输出端子，其中单向缓冲器可以被配置为仅在第一方向中传播量子信号。
在另一方面，本公开涉及一种单向缓冲器，包括用于经由被配置为在第一方向中传播信号的约瑟夫森传输线(JTL)接收量子信号的输入端子，其中单向缓冲器被配置为仅在第一方向中而不在与第一方向相反的第二方向中传播量子信号。
在另一方面，本公开涉及一种器件，该器件包括逻辑门，逻辑门包括多个约瑟夫森结，其中逻辑门具有用于接收量子信号的第一输入端子和用于接收量子信号的第二输入端子。器件还可以包括第一单向缓冲器，其具有用于接收量子信号的第一输入端子和用于将量子信号耦合到至少一个逻辑门的第一输入端子的输出端子，其中单向缓冲器被配置为仅在第一方向中传播量子信号。器件还可以包括第二单向缓冲器，其具有用于接收量子信号的第一输入端子和用于将量子信号耦合到至少一个逻辑门的第一输入端子的输出端子，其中单向缓冲器被配置为仅在第一方向中传播量子信号。
提供本发明内容是为了以简化的形式介绍一些概念，这些概念将在下面的具体实施方式中进一步描述。本发明内容不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在被用来限制所要求保护的主题的范围。
附图说明
通过示例的方式图示了本公开，并且本公开不限于附图，附图中相同的附图标记表示类似的元件。附图中的元件为简单和清楚起见而被图示出，并且不一定按比例绘制。
图1示出了根据一个示例的单向相位模式缓冲器的示图；
图2示出了根据一个示例的与逻辑门集成的单向相位模式缓冲器的示图；
图3示出了根据一个示例的包括单向相位模式缓冲器和其他相位模式逻辑电路的三位计数器的示图；和
图4示出了根据另一个示例的图3的三位计数器的输出波形。
具体实施方式
本公开中描述的示例涉及超导逻辑器件中的强制方向性。本公开中描述的某些示例涉及用于与超导逻辑器件一起使用的单向相位模式缓冲器。单向相位模式缓冲器可以被使用在基于超导逻辑的器件中，该器件包括诸如触发器、寄存器、计数器和其他处理组件之类的组件。这些超导器件也可以使用基于相位模式逻辑(PML)的器件。在基于PML的器件中，可以将逻辑“1”编码为相位高，并且可以将逻辑“0”编码为相位低。相位高和相位低之间的转换可以由单通量量子(SFQ)脉冲来进行事件触发，如稍后所述。这种基于PML的器件可以包括可以用作低功率超导体逻辑电路的PML电路。与CMOS晶体管不同，PML电路是使用基于约瑟夫森结的器件的超导体电路。示例性约瑟夫森结可以包括经由阻碍电流的区域耦合的两个超导体。阻碍电流的区域可以是超导体本身的物理变窄、金属区域或薄绝缘势垒。作为示例，可以将超导体-绝缘体-超导体(SIS)类型的约瑟夫森结实现为PML电路的一部分。作为示例，超导体是在没有电场的情况下可以承载直流电(DC)的材料。这种材料几乎没有阻抗。一种这样的超导体是铌，其具有9.3开尔文的临界温度(Tc)。在低于Tc的温度下，铌是超导的；然而，在高于Tc的温度下，它表现为具有电阻抗的普通金属。因此，在SIS类型的约瑟夫森结中，超导体可以是铌超导体，并且绝缘体可以是Al2O3势垒(barrier)。在SIS类型的结中，当波函数隧穿通过势垒时，在两个超导体中的时间的变化相位差在两个超导体之间产生电位差。在PML电路中，在一个示例中，SIS类型的结可以是超导环路的一部分。当相对于一个相变周期的时间对两个超导体之间的电位差进行积分时，通过环路的磁通量改变单个量子磁通量的整数倍。与单个量子的磁通量相关联的电压脉冲被称为单通量量子(SFQ)脉冲。作为示例，过阻尼的约瑟夫森结可以产生个体的单通量量子(SFQ)脉冲。在PML电路中，每个约瑟夫森结可以是一个或多个超导环的一部分。跨越结的相位差可以通过施加到环路的磁通量来调制。
根据需要，可以通过电感器或其他组件耦合多个约瑟夫森结来形成包括传输线的各种PML电路。SFQ脉冲可以在至少一个时钟的控制下经由这些传输线行进。SFQ脉冲可以是正的或负的。作为示例，当将正弦偏置电流提供给结时，正脉冲和负脉冲两者都可以在相反的时钟相位期间在传输线上向右行进。由于不存在偏置电阻器，PML电路可以有利地具有零静态功耗。另外，PML电路的至少一些组件可以使用交流(AC)电源供电，从而消除接地返回电流。
示例性PML电路的构建块可以包括各种类型的逻辑门。示例性逻辑门包括AND门、OR门、逻辑A和非B门以及逻辑AND&OR(AND/OR)门。禁止(A-and-not-B)门可以具有两个输入和一个输出(Q)。除非输入脉冲B首先到来，输入脉冲A可以传播到输出Q。AND/OR门可以具有两个输入和两个输出(Q1和Q2)。一个输出(例如，Q1)可以提供逻辑OR输出，而另一个输出(例如，Q2)可以提供逻辑AND输出。
PML电路可以使用基于倒数量子逻辑(RQL)的组件，包括约瑟夫森传输线(JTL)。在基于PML的器件中，JTL被用于相位对准，其可能在两个不同深度的逻辑锥收敛并且每个的相位深度不相等时发生。基于PML的器件通过依赖于多相时钟信号例如四相位时钟信号来操作。相位模式逻辑可以有利地帮助减少作为延迟元件所需的RQL电路中的JTL数量。在基于波流水线逻辑(WPL)的RQL电路中，由于返回到零数据编码，信号仅在一半的时钟周期内生效。结果，当两个信号在逻辑门处收敛时，它们必须几乎同时到达(例如，在相同AC时钟周期的相同AC时钟相位内)。这常常需要插入大量的JTL作为延迟元件，来延迟早到达的输入以匹配后到达的输入。PML中的不同数据编码可以放宽这些限制。作为示例，对应于门的两个输入的输入信号可能需要在相同的AC时钟相位到达，但可能不需要在相同的AC时钟周期期间到达。标准RQL JTL不支持大于90度的相位超前。因此，在四相系统中，每次逻辑锥收敛时——在该示例中这发生在每个多输入逻辑门的输入处——可以使用多达三个JTL。单向相位模式缓冲器可以通过将这种电路中所需的最大JTL数量从三个减少到一个，来有利地消除对JTL的这种需要。
图1示出了根据一个示例的单向相位模式缓冲器(UPMB)100的示例。在该示例中，UPMB 100可以包括输入端口A和输出端口O。UPMB还可以包括如图1中布置的电感器110、112、114、116和118。UPMB 100还可以包括如图1中所布置的约瑟夫森结(JJ)120、122和124。因此，在该示例中，电感器110可以耦合在端子T1和端子T2之间。JJ 120可以耦合在端子T1与地或虚拟地之间。电感器112可以耦合在端子T2和端子T3之间。JJ 122可以耦合在端子T3和地之间。电感器114可以耦合在端子T3和端子T4之间。电感器116可以耦合在端子T4和用于接收AC和/或DC偏置的端子之间。电感器118可以耦合在端子T4和端子T5之间。JJ 124可以耦合在端子T5和地之间。在该示例中，当SFQ脉冲被驱动到输入A中时，它将触发结120，并且电流将被存储在由JJ 120、电感器112和JJ 122形成的环路中。因为电感器112被配置为大电感，所以所存储的电流相对于JJ 122的临界电流而言是较小的。因此，在该示例中，不存在偏置条件，在该偏置条件向下环路中存储的电流将不能在相反方向中触发JJ 120并且经由输入A逃脱存储环路。然而，在此示例中，JJ 122被配置为使得JJ 122的临界电流更低。此外，JJ 120被过度偏置。因此，当AC偏置为JJ 120提供足够的偏置电流时，存储的电流和偏置电流的组合将触发结JJ 120。这将从存储环路中移除电流并允许SFQ脉冲传播到输出O，(在此示例中，JJ 124被相同的AC偏置进行偏置，并且因此JJ 124将立即触发并传播脉冲)。通常，在此示例中，以毫安(mA)为单位的临界电流乘以微微亨利(pH)为单位的电感值的乘积可以是大约φ0/3，其中φ0是磁通量量子，其可以是大约2.07mA/pH。因此，基于这种关系，随着约瑟夫森结变小，电感器变大。在一个示例中，JJ 120可以被偏置(例如，在诸如交流(AC)时钟信号之类的时钟信号的峰值处的DC偏置和AC偏置的总和)至小于其临界电流的百分之45。在一个示例中，JJ 120可以比JJ 122大得多。在一个示例中，就其临界电流而言，JJ 120可以具有比JJ 122大1.1至1.4倍的临界电流。另外，电感器110和112可以被不同地设定大小。电感器110可以被设定大小为比基于大的JJ 120的临界电流时更小——约10-30％。此外，在该示例中，相反地，电感器112可以被设定大小为比基于JJ 122的临界电流时更大——约60-80％。虽然图1示出了以某种方式布置的UPMB 100的一定数量的组件，但是可以具有以不同方式布置的更多或更少数量的组件。
与标准JTL的情况相比，在UPMB 100的情况下，通过触发JJ 120以进入存储环路的SFQ脉冲的输入完全取决于来自输入的信号。在驱动JTL(耦合到输入A)具有足够的偏置来驱动输入的任何时间，SFQ脉冲可以触发JJ 120并进入存储环路。同时，在该示例中，退出存储环路完全取决于JJ 122的偏置水平。通过将该效应与将电流泄漏最小化的大电感相结合，与通常不能以超过90度的相位差操作的JTL相比，UPMB 100和驱动其输入的JTL之间的相对AC相位差可以是任何值。如果驱动JTL和UPMB 100之间的相位差大于90度，那么在第一脉冲能够通过输出退出之前，有可能驱动JTL将第二倒数脉冲驱动到输入中。然而，在这个示例中，这不是一个问题，因为在相位模式逻辑中，在单向JTL的存储环路中足够接近在一起以淹没的两个脉冲表示小故障，中间值不重要，并且淹没对电路的操作没有影响。
UPMB 100可以被用作PML器件的一部分，诸如解码器、计数器、可编程逻辑阵列(PLA)、处理器、存储器或可以包括JTL的任何其他PML器件。单向相位模式缓冲器100可以由交流电(AC)供电，并且可以被用来传播正和负的SFQ脉冲。也可以将DC偏置供应给缓冲器。在一个示例中，可以使用可以供应DC偏置电流的电荷泵来提供DC偏置。在该示例中，可以经由正弦时钟信号提供AC偏置。在相位模式逻辑中，数字值可以被编码为约瑟夫森结(JJ)相位。高相位可以指示逻辑‘1’，并且低相位可以指示逻辑‘0’。与传统的倒数量子逻辑(RQL)编码不同，这些值跨越RQL时钟周期是持久的，因为不需要倒数脉冲来重置JJ相位。作为示例，如果使用具有四个相位的AC时钟信号来为相位模式逻辑电路供电，则相位模式逻辑电路的输出在AC时钟信号的所有四个相位上可以是持久的。AC时钟信号可以是正弦时钟信号，其可以向包括相位模式逻辑器件的超导逻辑电路提供AC功率。两个这样的时钟可以提供四相位时钟。在一个示例中，交叉线路变压器可以被用来从两个AC时钟信号产生四相位时钟。例如，通过以缠绕或反绕的方式将时钟线耦合到相应超导电路的栅极中的约瑟夫森结，可以导出四个时钟相位。时钟的四个相位可以为单通量量子(SFQ)脉冲提供方向性。因此作为示例，关于四相位时钟，正脉冲可以将时钟的前沿从一个相位支配(ride)到下一个相位，并且在一个延迟周期后到达输出处，并且负脉冲可以以半个周期的间隔跟随。
相位模式逻辑可以使用超导逻辑门的修改版本，例如，倒数量子逻辑(RQL)门。这些门中的一些门可以被用作使用这些门构建的一般组合逻辑的一部分，而其他门可以仅在状态元件内被使用。可以使用诸如AND/OR门之类的提供基本布尔函数的门来设计使用相位模式逻辑的组合逻辑。相位模式逻辑反相器可以通过将正SFQ脉冲变换为负SFQ脉冲并且通过将负SFQ脉冲变换为正SFQ脉冲，来实现反相器。在一个示例中，相位模式逻辑反相器可以包括翻转门、反相器、电感器和用于将通量偏置耦合到相位模式逻辑反相器的另一电感器。通过相位模式逻辑反相器的转换可以将脉冲从其当前相位域转移到180度异相的另一个相位域。因此，例如，正脉冲(例如，在0+度相位域中)在先前的180度相位域的后半部分中反转为负脉冲(例如，在-180度相位域中)。类似地，负脉冲(例如，在0+度相位域中)在随后的180度相位域的前半部分中反转为正脉冲(例如，在+180度相位域中)。反转本身可能导致最小的时间延迟，但它可能导致180度相移。该相移可能需要两个相位边界来重新对准针对到达具有两个输入的门的被反转和未被反转的信号。如果可以提前生成反转，那么电路中可能已经存在所需的两相位偏移。如果不是，那么可能需要添加额外的相位边界。在相位边界处——结在此可以耦合到具有不同相位的时钟线——早期脉冲可能需要等待直到下一脉冲中的时钟信号的上升。在一个示例中，UPMB 100可以被用来保持输入而无需添加JTL或其他此类组件。
图2示出了根据一个示例的与逻辑门210集成的单向相位模式缓冲器(220和240)的示图200。逻辑门210可以包括约瑟夫森结，并且可以具有用于接收量子信号的第一输入端子和用于接收量子信号的第二输入端子。量子信号可以是量子脉冲，包括SFQ脉冲。单向相位模式缓冲器可以与逻辑门210集成，以提供关于量子信号的强制方向性。在这个示例中，这些缓冲器可以允许诸如SFQ脉冲之类的量子脉冲从左向右传播，但不从右向左传播。如图2中所示，这可以通过具有单向相位模式缓冲器220来实现，该单向相位模式缓冲器220具有用于接收量子信号的输入端子(端子A)和用于将量子信号耦合到逻辑门210的输入端子之一的输出端子，其中单向相位模式缓冲器220被配置为仅在第一方向(例如，从左向右)中传播量子信号。类似地，这可以通过具有单向相位模式缓冲器240来实现，该单向相位模式缓冲器240具有用于接收量子信号的输入端子(端子B)和用于将量子信号耦合到逻辑门210的输入端子之一的输出端子，其中单向相位模式缓冲器240被配置为仅在第一方向(例如，从左向右)中传播量子信号。在该示例中，单向相位模式缓冲器220可以包括电感器222，其一个端子耦合到输入端子A，并且另一个端子耦合到约瑟夫森结(JJ)226和电感器224的端子之一。JJ 226还可以耦合到地，如图2中所示。电感器224的另一个端子可以耦合到逻辑门210的输入端子之一。在该示例中，单向相位模式缓冲器240可以包括电感器242，其一个端子耦合到输入端子B，而另一个端子耦合到约瑟夫森结(JJ)246和电感器244的端子之一。JJ 246可以进一步耦合到地，如图2中所示。电感器244的另一个端子可以耦合到逻辑门210的输入端子之一。如前面所讨论的，电感器的相对大小和包括JJ 226和246的约瑟夫森结的相对偏置可以使得SFQ脉冲只可以从左向右行进，并且可能永远不可以从右向左行进。虽然图2示出了以特定方式布置的一定数量的UPMB 220和240的组件，但是可以具有以不同方式布置的更多或更少数量的组件。此外，UPMB与逻辑门210的集成可能需要额外的元件，诸如AC/DC偏置耦合电感器或绕组和其他组件。
图3示出了根据一个示例的三比特计数器300的框图，该三比特计数器300包括单向相位模式缓冲器和其他相位模式逻辑电路。在一个示例中，三位计数器200可以包括若干单向相位模式缓冲器(UPMB，例如，UPMB 100)，诸如UPMB 302、UPMB 304、UPMB 306、UPMB208和UPMB 310，如图3中所示。三位计数器300还可以包括若干约瑟夫森传输线(JTL)，包括例如JTL 320、JTL 322和JTL 324。示出为JTL的一部分的点表示90度的相位；因此，例如，没有点表示0度，一个点表示90度，两个点表示180度，以及三个点表示270度。三位计数器300还可以包括若干逻辑电路，包括AND门360、异或(XOR)电路370、另一个XOR电路372、D触发器(DFF)380、第二D触发器(DFF)382、第三D触发器(DFF)384、以及相位模式逻辑反相器340和多个JTL。如图3的右下角中所示，在一个示例中，相位模式逻辑反相器340可以包括如图所示耦合的翻转门、JTL和DC通量偏置元件。在操作中，在输入(IN)处接收的正脉冲可以通过翻转门传播。翻转门的输出可以是负脉冲(由翻转门反转)。然后可以由JTL处理负脉冲，其可以将增益应用于脉冲。DC通量偏置元件可以接收经处理的负脉冲，并且它可以向经处理的负脉冲添加全通量量子，导致在相位方面偏移的经处理的负脉冲的电压的积分。在具有四个相位时钟的相位模式逻辑电路中，反转可能需要180度相移。这是因为，在这个示例中，基于RQL的约瑟夫森传输线(JTL)在任何给定相位中只能传递正脉冲或负脉冲，但不能传递两者。D触发器380可以产生计数2输出。D触发器382可以产生计数1输出。D触发器384可以产生计数0输出。每个时钟脉冲对可以使三位计数器300前进。利用JTL，可以向D触发器的输入增加附加的延迟，以确保对于每个D触发器的输入在其稳定之前不被采样。例如，如图3中所示，可以相对于时钟信号(被标记为CLK)来延迟在每个D触发器的输入D处接收的时钟。不需要最小时钟速率，因为可以根据需要缓慢发送时钟脉冲。每个时钟脉冲对都可以使计数器前进。根据一个示例，三位计数器300可以按照AC时钟频率的一半那样快速地运行。在示例三位计数器300中，JTL被用于相位对准，这可以在两个不同深度的逻辑锥收敛并且每个的相位深度不相等时发生。三位计数器300可以通过依赖于多相时钟信号例如四相位时钟信号来操作。相位模式逻辑有助于消除如下需要：确保所有输入在相同AC时钟周期内到达逻辑门。标准RQL JTL不支持大于90度的相位超前。因此，每当逻辑锥收敛以将输入对准到相同的AC时钟相位时，可以使用多达三个JTL，在该示例中，这可以发生在诸如图3中的D触发器、AND门和XOR逻辑电路之类的每个多输入逻辑门的输入处。单向相位模式缓冲器可以通过将这种电路中所需的最大JTL数量从三个减少到一个来有利地消除对JTL的这种需要。作为示例，UPMB 306可以被用来替换D触发器380中的三个JTL；UPMB 308也可以被用来替换D触发器382中的三个JTL；并且UPMB 310也可以被用来替换D触发器384中的三个JTL。这可以有利地减小这种基于PML的器件和电路的大小。虽然图3示出了以特定方式布置的三位计数器300的一定数量的组件，但是可以具有以不同方式布置的更多或更少数量的组件。
图4示出了根据另一示例的三位计数器300的输出波形。在该示例中，三位计数器200可以基于时钟(例如，CLK)速率运行。时钟(例如，CLK)的每个节拍一旦达到特定的D触发器，就可以从每个D触发器的输出释放一组脉冲。这些脉冲中的每一个可以通过电路滤波并到达附接到相应触发器的D输入的AND门。结果可能在此等待，直到下一个时钟脉冲到达以捕获该值，并将其释放回到组合系统中。因此，例如，第一时钟脉冲可以在计数0输出处释放输出脉冲。后续时钟脉冲可以在计数1输出处释放输出脉冲。又一个后续时钟脉冲可以在计数2输出处释放输出脉冲。
总之，在一个示例中，本公开涉及一种器件，其包括用于在第一方向中传播第一组量子信号的第一约瑟夫森结传输线(JTL)和用于在第一方向中传播第二组量子信号的第二约瑟夫森结传输线(JTL)。器件还可以包括逻辑门，逻辑门包括多个约瑟夫森结，其中逻辑门具有用于经由第一JTL接收第一组量子信号的第一输入端子，以及第二输入端子。器件还可以包括至少一个单向缓冲器，其具有用于经由第二JTL接收第二组量子信号的第一输入端子和用于将第二组量子信号耦合到至少一个逻辑门的第二输入端子的输出端子，其中单向缓冲器可以被配置为仅在第一方向中传播量子信号。
单向缓冲器可以包括耦合在第一端子和第二端子之间的第一电感元件，耦合在第二端子和接地端子之间的第一约瑟夫森结，耦合在第二端子和第三端子之间的第二电感元件，耦合在第三端子和接地端子之间的第二约瑟夫森结，其中第二电感元件被配置为形成包括第一约瑟夫森结、第二电感元件和第二约瑟夫森结的电感环路。第一约瑟夫森结可以具有相应的第一临界电流值，并且第二约瑟夫森结可以具有相应的第二临界电流值，并且第一临界电流值是第二临界电流值的约1.1至1.4倍。电感环路可以被配置为在电感环路中存储电流。单向缓冲器可以被配置为经由包括多个相位的时钟信号来接收功率，并且其中时钟信号被配置为至少向第二约瑟夫森结提供偏置电流。单向缓冲器可以被配置为当偏置电流和由电感环路存储的电流之和足以触发第二约瑟夫森结时在第一方向中传播量子信号。量子信号可以包括单通量量子(SFQ)脉冲，并且SFQ脉冲可以包括正SFQ脉冲和负SFQ脉冲。
在另一方面，本公开涉及一种单向缓冲器，其包括用于经由被配置为在第一方向中传播信号的约瑟夫森传输线(JTL)接收量子信号的输入端子，其中单向缓冲器被配置为仅在第一方向而不是在与第一方向相反的第二方向中传播量子信号。单向缓冲器可以包括耦合在第一端子和第二端子之间的第一电感元件，耦合在第二端子和接地端子之间的第一约瑟夫森结，耦合在第二端子和第三端子之间的第二电感元件，以及耦合在第三端子和接地端子之间的第二约瑟夫森结，其中第二电感元件被配置为形成电感环路，电感环路包括第一约瑟夫森结、第二电感元件和第二约瑟夫森结。第一约瑟夫森结可以具有相应的第一临界电流值，并且第二约瑟夫森结可以具有相应的第二临界电流值，并且第一临界电流值是第二临界电流值的约1.1至1.4倍。电感环路可以被配置为在电感环路中存储电流。单向缓冲器可以被配置为经由包括多个相位的时钟信号接收功率，并且其中时钟信号被配置为至少向第二约瑟夫森结提供偏置电流。单向缓冲器可以被配置为当偏置电流和由电感环路存储的电流之和足以触发第二约瑟夫森结时，在第一方向中传播量子信号。量子信号可以包括单通量量子(SFQ)脉冲，并且SFQ脉冲可以包括正SFQ脉冲和负SFQ脉冲。
在另一方面，本公开涉及一种器件，该器件包括逻辑门，逻辑门包括多个约瑟夫森结，其中逻辑门具有用于接收量子信号的第一输入端子和用于接收量子信号的第二输入端子。器件还可以包括第一单向缓冲器，其具有用于接收量子信号的第一输入端子和用于将量子信号耦合到至少一个逻辑门的第一输入端子的输出端子，其中单向缓冲器被配置为仅在第一方向中传播量子信号。器件还可以包括第二单向缓冲器，其具有用于接收量子信号的第一输入端子和用于将量子信号耦合到至少一个逻辑门的第一输入端子的输出端子，其中单向缓冲器被配置为仅在第一方向中传播量子信号。
第一单向缓冲器可以包括第一电感环路，并且第二单向缓冲器可以包括第二电感环路，并且其中第一电感环路和第二电感环路中的每一个可以被配置为存储电流。第一单向缓冲器和第二单向缓冲器中的每一个可以被配置为当对应的电感环路中的任何存储的电流和经由时钟信号接收的任何偏置电流之和超过阈值时，仅在第一方向中传播量子信号。量子信号可以包括单通量量子(SFQ)脉冲，并且SFQ脉冲可以包括正SFQ脉冲和负SFQ脉冲。
应理解，本文描绘的方法、模块和组件仅是示例性的。在抽象但仍然明确的意义上，实现相同功能性的任何组件布置被有效地“关联”，使得实现期望的功能性。因此，在本文中组合以实现特定功能性的任何两个组件可以被视为彼此“相关联”，使得实现期望的功能性，而不管架构或中间组件如何。同样地，如此关联的任何两个组件也可以被视为彼此“可操作地连接”或“耦合”以实现期望的功能性。
此外，本领域技术人员将认识到，上述操作的功能性之间的界限仅仅是说明性的。多个操作的功能性可以组合成单个操作，和/或可以将单个操作的功能性分布在附加的操作中。此外，替代实施例可以包括特定操作的多个实例，并且可以在各种其他实施例中改变操作的顺序。
尽管本公开提供了具体示例，可以在不脱离如下面的权利要求中所阐述的本公开的范围的情况下，进行各种修改和改变。因此，说明书和附图应被视为说明性的而非限制性的意义，并且所有这些修改旨在被包括在本公开的范围内。本文关于特定示例描述的问题的任何益处、优点或解决方案不旨在被解释为任何或所有权利要求的关键的、必需的或必要的特征或元素。
此外，如本文所使用的术语“一”或“一个”被定义为一个或多于一个。此外，在权利要求中使用诸如“至少一个”和“一个或多个”的引导性短语不应被解释为暗示，由不定冠词“一”或“一个”引导另一个权利要求元素将包含这种引入的权利要求元素的任何特定权利要求限制为仅包含一个这样的元素的发明——即使相同的权利要求包括引用短语“一个或多个”或“至少一个”和诸如“一”或“一个”之类的不定冠词。定冠词的使用也是如此。
除非另有说明，否则诸如“第一”和“第二”之类的术语被用来在这些术语所描述的元素之间任意地区分。因此，这些术语不一定旨在指示这样的元素的时间或其他优先次序。
Claims (15)
1.一种器件，包括：
第一约瑟夫森结传输线(JTL)，用于在第一方向中传播第一组量子信号；
第二约瑟夫森结传输线(JTL)，用于在所述第一方向中传播第二组量子信号；
包括多个约瑟夫森结的逻辑门，其中所述逻辑门具有用于经由所述第一JTL接收所述第一组量子信号的第一输入端子，以及第二输入端子；以及
至少一个单向缓冲器，所述至少一个单向缓冲器具有用于经由所述第二JTL接收所述第二组量子信号的第一输入端子和用于将所述第二组量子信号耦合到所述逻辑门的所述第二输入端子的输出端子，其中所述单向缓冲器被配置为仅在所述第一方向中传播量子信号。
2.根据权利要求1所述的器件，其中所述单向缓冲器包括：
耦合在第一端子和第二端子之间的第一电感元件；
耦合在所述第二端子和接地端子之间的第一约瑟夫森结；
耦合在所述第二端子和第三端子之间的第二电感元件；以及
耦合在所述第三端子和所述接地端子之间的第二约瑟夫森结，其中所述第二电感元件被配置为形成电感环路，所述电感环路包括所述第一约瑟夫森结、所述第二电感元件和所述第二约瑟夫森结。
3.根据权利要求2所述的器件，其中所述电感环路被配置为在所述电感环路中存储电流。
4.根据权利要求3所述的器件，其中所述单向缓冲器被配置为经由包含多个相位的时钟信号来接收功率，并且其中所述时钟信号被配置为至少向所述第二约瑟夫森结提供偏置电流。
5.根据权利要求4所述的器件，其中所述单向缓冲器被配置为在所述偏置电流与由所述电感环路存储的所述电流之和足以触发所述第二约瑟夫森结时，在所述第一方向中传播量子信号。
6.根据权利要求1所述的器件，其中所述量子信号包括单通量量子(SFQ)脉冲。
7.根据权利要求6所述的器件，其中所述SFQ脉冲包括正SFQ脉冲和负SFQ脉冲。
8.根据权利要求2所述的器件，其中所述第一约瑟夫森结具有对应的第一临界电流值，并且所述第二约瑟夫森结具有对应的第二临界电流值，并且其中所述第一临界电流值为所述第二临界电流值的约1.1至1.4倍。
9.一种单向缓冲器，包括：
输入端子，用于经由被配置为在第一方向中传播信号的约瑟夫森传输线(JTL)接收量子信号，其中所述单向缓冲器被配置为仅在所述第一方向而不是在与所述第一方向相反的第二方向中传播量子信号。
10.根据权利要求9所述的单向缓冲器，还包括：
耦合在所述输入端子和第二端子之间的第一电感元件；
耦合在所述第二端子和接地端子之间的第一约瑟夫森结；
耦合在所述第二端子和第三端子之间的第二电感元件；以及
耦合在所述第三端子和所述接地端子之间的第二约瑟夫森结，其中所述第二电感元件被配置为形成电感环路，所述电感环路包括所述第一约瑟夫森结、所述第二电感元件和所述第二约瑟夫森结。
11.根据权利要求10所述的单向缓冲器，其中所述电感环路被配置为在所述电感环路中存储电流。
12.根据权利要求11所述的单向缓冲器，其中所述单向缓冲器还被配置为经由包括多个相位的时钟信号接收功率，并且其中所述时钟信号被配置为至少向所述第二约瑟夫森结提供偏置电流。
13.根据权利要求12所述的单向缓冲器，其中所述单向缓冲器还被配置为：当所述偏置电流和由所述电感环路存储的所述电流之和足以触发所述第二约瑟夫森结时，在所述第一方向中传播量子信号。
14.根据权利要求10所述的单向缓冲器，其中所述量子信号包括单通量量子(SFQ)脉冲。
15.根据权利要求14所述的单向缓冲器，其中所述SFQ脉冲包括正SFQ脉冲和负SFQ脉冲。
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