JP3060494B2 - フリップフロップ - Google Patents
フリップフロップInfo
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- JP3060494B2 JP3060494B2 JP2199888A JP19988890A JP3060494B2 JP 3060494 B2 JP3060494 B2 JP 3060494B2 JP 2199888 A JP2199888 A JP 2199888A JP 19988890 A JP19988890 A JP 19988890A JP 3060494 B2 JP3060494 B2 JP 3060494B2
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- JP
- Japan
- Prior art keywords
- terminal
- fet
- level shift
- gate
- output terminal
- Prior art date
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、フリップフロップに関するものである。
（従来の技術） 差動増幅回路を用いた従来のフリップフロップの一例
を第２図に示す。第２図において、201,202,203,204,20
5,206,207,208,209,210,211はFET、212,213は抵抗器、2
14,215,216,217はダイオード、218はデータ入力端子、2
19は反転データ入力端子、220はクロック入力端子、221
は反転クロック入力端子、222は出力端子、223は反転出
力端子、224は接地、225は電源端子、226は定電流源用
電源である。
を第２図に示す。第２図において、201,202,203,204,20
5,206,207,208,209,210,211はFET、212,213は抵抗器、2
14,215,216,217はダイオード、218はデータ入力端子、2
19は反転データ入力端子、220はクロック入力端子、221
は反転クロック入力端子、222は出力端子、223は反転出
力端子、224は接地、225は電源端子、226は定電流源用
電源である。
第２図に示すように、従来の差動増幅回路を用いたＤ
型フリップフロップの特徴は、データ入力とクロック入
力に、縦積みのFETを用いることであった。
型フリップフロップの特徴は、データ入力とクロック入
力に、縦積みのFETを用いることであった。
（発明が解決しようとする課題） 第２図に示した従来のフリップフロップにおいては、
スイッチング動作するFETの位置でディレイタイムが大
きく変化する。これは、入力信号の変化に対するゲート
・ドレイン間及びゲート・ソース間の電圧の変動量が異
なるからである。データをラッチする時間は最も遅いFE
Tに依存するから、各FETの特性のバラツキが高速化を妨
げる原因となっていた。
スイッチング動作するFETの位置でディレイタイムが大
きく変化する。これは、入力信号の変化に対するゲート
・ドレイン間及びゲート・ソース間の電圧の変動量が異
なるからである。データをラッチする時間は最も遅いFE
Tに依存するから、各FETの特性のバラツキが高速化を妨
げる原因となっていた。
また、FETの特性のバラツキを考慮すると、差動増幅
部の利得を高める必要があり、FETのゲート幅を広げる
等の対策が不可欠になる。しかしながら、これは入力端
子側からみれば、FETのゲート幅に比例して入力容量が
増大することとなり、高速化を損なうことになってい
た。その上、FETの縦積みを用いると、FETのゲート幅は
縦積み段数倍する必要があり、高速化は一層図りにくく
なる。
部の利得を高める必要があり、FETのゲート幅を広げる
等の対策が不可欠になる。しかしながら、これは入力端
子側からみれば、FETのゲート幅に比例して入力容量が
増大することとなり、高速化を損なうことになってい
た。その上、FETの縦積みを用いると、FETのゲート幅は
縦積み段数倍する必要があり、高速化は一層図りにくく
なる。
（課題を解決するための手段） 本発明に係る第１のフリップフロップは、 一端が第１の電源に接続された第１の抵抗器と、該第
１の抵抗器の他端にドレイン端子が接続してある第１の
FETと、一端が前記第１の電源に接続された第２の抵抗
器と、該第２の抵抗器の他端にドレイン端子が接続して
ある第２のFETと、出力端子が第２の電源に接続された
定電流源と、前記第２のFETのドレイン端子に入力端子
が接続してある第１のレベルシフト部と、前記第１のFE
Tのドレイン端子に入力端子が接続してある第２のレベ
ルシフト部と、ソース端子が前記第１のFETのゲート端
子に接続してある第３のFETと、ソース端子が前記第２
のFETのゲート端子に接続してある第４のFETからなり、
前記第１のレベルシフト部の出力端子は前記第１のFET
のゲート端子に接続してあり、前記第２のレベルシフト
部の出力端子は前記第２のFETのゲート端子に接続して
あり、前記第１のFETのソース端子と前記第２のFETのソ
ース端子とは前記定電流源の入力端子に接続してあり、
前記第３のFETのドレイン端子を第１の入力端子とし、
前記第４のFETのドレイン端子を第２の入力端子とし、
前記第３のFETのゲート端子と前記第４のFETのゲート端
子とを接続して第３の入力端子とし、前記第１のレベル
シフト部の出力端子を第１の出力端子とし、前記第２の
レベルシフト部の出力端子を第２の出力端子とすること
を特徴とする。
１の抵抗器の他端にドレイン端子が接続してある第１の
FETと、一端が前記第１の電源に接続された第２の抵抗
器と、該第２の抵抗器の他端にドレイン端子が接続して
ある第２のFETと、出力端子が第２の電源に接続された
定電流源と、前記第２のFETのドレイン端子に入力端子
が接続してある第１のレベルシフト部と、前記第１のFE
Tのドレイン端子に入力端子が接続してある第２のレベ
ルシフト部と、ソース端子が前記第１のFETのゲート端
子に接続してある第３のFETと、ソース端子が前記第２
のFETのゲート端子に接続してある第４のFETからなり、
前記第１のレベルシフト部の出力端子は前記第１のFET
のゲート端子に接続してあり、前記第２のレベルシフト
部の出力端子は前記第２のFETのゲート端子に接続して
あり、前記第１のFETのソース端子と前記第２のFETのソ
ース端子とは前記定電流源の入力端子に接続してあり、
前記第３のFETのドレイン端子を第１の入力端子とし、
前記第４のFETのドレイン端子を第２の入力端子とし、
前記第３のFETのゲート端子と前記第４のFETのゲート端
子とを接続して第３の入力端子とし、前記第１のレベル
シフト部の出力端子を第１の出力端子とし、前記第２の
レベルシフト部の出力端子を第２の出力端子とすること
を特徴とする。
本発明に係る第２のフリップフロップは、 一端が第１の電源に接続された第１の抵抗器と、該第
１の抵抗器の他端にドレイン端子が接続してある第１の
FETと、一端が前記第１の電源に接続された第２の抵抗
器と、該第２の抵抗器の他端にドレイン端子が接続して
ある第２のFETと、出力端子が第２の電源に接続された
定電流源と、前記第２のFETのドレイン端子に入力端子
が接続してある第１および第３のレベルシフト部と、前
記第１のFETのドレイン端子に入力端子が接続してある
第２および第４のレベルシフト部と、ソース端子が前記
第１のFETのゲート端子に接続してある第３のFETと、ソ
ース端子が前記第２のFETのゲート端子に接続してある
第４のFETからなり、前記第１のレベルシフト部の出力
端子は前記第１のFETのゲート端子に接続してあり、前
記第２のレベルシフト部の出力端子は前記第２のFETの
ゲート端子に接続してあり、前記第１のFETのソース端
子と前記第２のFETのソース端子とは前記定電流源の入
力端子に接続してあり、前記第３のFETのドレイン端子
を第１の入力端子とし、前記第４のFETのドレイン端子
を第２の入力端子とし、前記第３のFETのゲート端子と
前記第４のFETのゲート端子とを接続して第３の入力端
子とし、前記第３のレベルシフト部の出力端子を第１の
出力端子とし、前記第４のレベルシフト部の出力端子を
第２の出力端子とすることを特徴とする。
１の抵抗器の他端にドレイン端子が接続してある第１の
FETと、一端が前記第１の電源に接続された第２の抵抗
器と、該第２の抵抗器の他端にドレイン端子が接続して
ある第２のFETと、出力端子が第２の電源に接続された
定電流源と、前記第２のFETのドレイン端子に入力端子
が接続してある第１および第３のレベルシフト部と、前
記第１のFETのドレイン端子に入力端子が接続してある
第２および第４のレベルシフト部と、ソース端子が前記
第１のFETのゲート端子に接続してある第３のFETと、ソ
ース端子が前記第２のFETのゲート端子に接続してある
第４のFETからなり、前記第１のレベルシフト部の出力
端子は前記第１のFETのゲート端子に接続してあり、前
記第２のレベルシフト部の出力端子は前記第２のFETの
ゲート端子に接続してあり、前記第１のFETのソース端
子と前記第２のFETのソース端子とは前記定電流源の入
力端子に接続してあり、前記第３のFETのドレイン端子
を第１の入力端子とし、前記第４のFETのドレイン端子
を第２の入力端子とし、前記第３のFETのゲート端子と
前記第４のFETのゲート端子とを接続して第３の入力端
子とし、前記第３のレベルシフト部の出力端子を第１の
出力端子とし、前記第４のレベルシフト部の出力端子を
第２の出力端子とすることを特徴とする。
本発明に係る第３のフリップフロップは、 一端が第１の電源に接続された第１の抵抗器と、該第
１の抵抗器の他端にドレイン端子が接続してある第１の
FETと、一端が前記第１の電源に接続された第２の抵抗
器と、該第２の抵抗器の他端にドレイン端子が接続して
ある第２のFETと、出力端子が第２の電源に接続された
定電流源と、前記第２のFETのドレイン端子に入力端子
が接続してある第１のレベルシフト部と、前記第１のFE
Tのドレイン端子に入力端子が接続してある第２のレベ
ルシフト部と、ソース端子が前記第１のFETのゲート端
子に接続してある第３のFETと、ソース端子が前記第２
のFETのゲート端子に接続してある第４のFETと、ドレイ
ン端子が前記第１のレベルシフト部の出力端子に接続し
てある第５のFETと、ドレイン端子が前記第２のレベル
シフト部の出力端子に接続してある第６のFETとからな
り、前記第５のFETのソース端子は前記第１のFETのゲー
ト端子に接続してあり、前記第６のFETのソース端子は
前記第２のFETのゲート端子に接続してあり、前記第１
のFETのソース端子と前記第２のFETのソース端子とは前
記定電流源の入力端子に接続してあり、前記第３のFET
のドレイン端子を第１の入力端子とし、前記第４のFET
のドレイン端子を第２の入力端子とし、前記第３のFET
のゲート端子と前記第４のFETのゲート端子とを接続し
て第３の入力端子とし、前記第５のFETのゲート端子と
前記第６のFETのゲート端子とを接続して第４の入力端
子とし、前記第１のレベルシフト部の出力端子を第１の
出力端子とし、前記第２のレベルシフト部の出力端子を
第２の出力端子とすることを特徴とする。
１の抵抗器の他端にドレイン端子が接続してある第１の
FETと、一端が前記第１の電源に接続された第２の抵抗
器と、該第２の抵抗器の他端にドレイン端子が接続して
ある第２のFETと、出力端子が第２の電源に接続された
定電流源と、前記第２のFETのドレイン端子に入力端子
が接続してある第１のレベルシフト部と、前記第１のFE
Tのドレイン端子に入力端子が接続してある第２のレベ
ルシフト部と、ソース端子が前記第１のFETのゲート端
子に接続してある第３のFETと、ソース端子が前記第２
のFETのゲート端子に接続してある第４のFETと、ドレイ
ン端子が前記第１のレベルシフト部の出力端子に接続し
てある第５のFETと、ドレイン端子が前記第２のレベル
シフト部の出力端子に接続してある第６のFETとからな
り、前記第５のFETのソース端子は前記第１のFETのゲー
ト端子に接続してあり、前記第６のFETのソース端子は
前記第２のFETのゲート端子に接続してあり、前記第１
のFETのソース端子と前記第２のFETのソース端子とは前
記定電流源の入力端子に接続してあり、前記第３のFET
のドレイン端子を第１の入力端子とし、前記第４のFET
のドレイン端子を第２の入力端子とし、前記第３のFET
のゲート端子と前記第４のFETのゲート端子とを接続し
て第３の入力端子とし、前記第５のFETのゲート端子と
前記第６のFETのゲート端子とを接続して第４の入力端
子とし、前記第１のレベルシフト部の出力端子を第１の
出力端子とし、前記第２のレベルシフト部の出力端子を
第２の出力端子とすることを特徴とする。
（実施例） 次に、本発明について図面を参照して説明する。第１
図は本発明に係る第１のフリップフロップの一実施例を
示す図である。第１図において、101,102は抵抗器、10
3,104,105,106はFET、107は定電流源、108,109はレベル
シフト部、110は電源端子、111はデータ入力端子、112
は反転データ入力端子、113は出力端子、114は反転出力
端子、115はクロック入力端子、116は接地である。
図は本発明に係る第１のフリップフロップの一実施例を
示す図である。第１図において、101,102は抵抗器、10
3,104,105,106はFET、107は定電流源、108,109はレベル
シフト部、110は電源端子、111はデータ入力端子、112
は反転データ入力端子、113は出力端子、114は反転出力
端子、115はクロック入力端子、116は接地である。
このフリップフロップは、クロック付きのRSフリップ
フロップである。このような構成を取ると、FETの縦積
みを作る必要が無いから、動作マージンを保ちつつ高速
化が図れる。このフリップフロップでは、クロック入力
によって、データ入力端子と出力端子とが接続されるこ
とがあるが、データ入力端子に接続するゲートをパワー
ゲート等の負荷駆動能力の高いゲートにすれば、高速性
を損なうことなく安定動作させることができる。
フロップである。このような構成を取ると、FETの縦積
みを作る必要が無いから、動作マージンを保ちつつ高速
化が図れる。このフリップフロップでは、クロック入力
によって、データ入力端子と出力端子とが接続されるこ
とがあるが、データ入力端子に接続するゲートをパワー
ゲート等の負荷駆動能力の高いゲートにすれば、高速性
を損なうことなく安定動作させることができる。
また、第３図に示すような本発明に係る第２のフリッ
プフロップを用いれば、フリップフロップの出力に高い
負荷駆動能力をもたせることができる。第３図におい
て、301,302は抵抗器、303,304,305,306はFET、307は定
電流源、308,309,310,311はレベルシフト部、312は電源
端子、313はデータ入力端子、314は反転データ入力端
子、315は出力端子、316は反転出力端子、317はクロッ
ク入力端子、318は接地である。
プフロップを用いれば、フリップフロップの出力に高い
負荷駆動能力をもたせることができる。第３図におい
て、301,302は抵抗器、303,304,305,306はFET、307は定
電流源、308,309,310,311はレベルシフト部、312は電源
端子、313はデータ入力端子、314は反転データ入力端
子、315は出力端子、316は反転出力端子、317はクロッ
ク入力端子、318は接地である。
このフリップフロップは、データ入力端子313,314に
接続されているレベルシフト部308,309から流れる電流
量を制限することにより、データ入力端子に接続してあ
る論理素子との干渉を論理動作に影響がない程度にまで
押さえることができる。これば、レベルシフト部308,30
9がFET303,304のゲート端子の電位を保持するだけの機
能しか有しておらず、電流量を制限することでフリップ
フロップの性能を大きく左右することがないからであ
る。また、レベルシフト部310,311から出力端子に流れ
る電流量を増加させ、バッファ回路として用いること
で、負荷駆動能力を高めることもできる。
接続されているレベルシフト部308,309から流れる電流
量を制限することにより、データ入力端子に接続してあ
る論理素子との干渉を論理動作に影響がない程度にまで
押さえることができる。これば、レベルシフト部308,30
9がFET303,304のゲート端子の電位を保持するだけの機
能しか有しておらず、電流量を制限することでフリップ
フロップの性能を大きく左右することがないからであ
る。また、レベルシフト部310,311から出力端子に流れ
る電流量を増加させ、バッファ回路として用いること
で、負荷駆動能力を高めることもできる。
これらの第１図および第３図のフリップフロップを用
いたシフトレジスタの一例を第５図に示す。第５図にお
いて、501,502,503は第３図のフリップフロップ、504は
第１図のフリップフロップ、505はインバータ、506はデ
ータ入力端子、507は反転データ入力端子、508はクロッ
ク入力端子、509は出力端子である。第５図に示すよう
に、次段に第１図または第３図のフリップフロップを用
いる場合のその前段のフリップフロップとしては、バッ
ファ回路を用いることができる第３のフリップフロップ
が適している。しかし、第５図に示すように、次段にイ
ンバータ等を用いる場合には高い負荷駆動能力を必要と
しないから、その前段のフリップフロップとしては素子
数が少なくてすむ第１図のフリップフロップが適してい
る。
いたシフトレジスタの一例を第５図に示す。第５図にお
いて、501,502,503は第３図のフリップフロップ、504は
第１図のフリップフロップ、505はインバータ、506はデ
ータ入力端子、507は反転データ入力端子、508はクロッ
ク入力端子、509は出力端子である。第５図に示すよう
に、次段に第１図または第３図のフリップフロップを用
いる場合のその前段のフリップフロップとしては、バッ
ファ回路を用いることができる第３のフリップフロップ
が適している。しかし、第５図に示すように、次段にイ
ンバータ等を用いる場合には高い負荷駆動能力を必要と
しないから、その前段のフリップフロップとしては素子
数が少なくてすむ第１図のフリップフロップが適してい
る。
あるいは、第４図に示す本発明に係る第３のフリップ
フロップのように、クロックとその反転信号を用いてデ
ータ入力端子と差動増幅部の出力を切り替えることで、
データ入力端子において生じる干渉を押さえることも可
能である。第４図において、401,402は抵抗器、403,40
4,405,406,407,408はFET、409は定電流源、410,411はレ
ベルシフト部、412は電源端子、413はデータ入力端子、
414は反転データ入力端子、415は出力端子、416は反転
出力端子、417はクロック入力端子、418は反転クロック
入力端子、419は接地である。このフリップフロップ
は、クロックがハイレベルの場合にはデータ入力端子41
3及び反転データ入力端子414を、ローレベルの場合には
出力端子415及び反転出力端子416を差動部のFETの403,4
04に接続することにより、データをラッチする。この第
４図のフリップフロップはクロックの反転信号を必要と
するが、第３図のフリップフロップに比べて少ない素子
数でシフトレジスタ等を構成できる。
フロップのように、クロックとその反転信号を用いてデ
ータ入力端子と差動増幅部の出力を切り替えることで、
データ入力端子において生じる干渉を押さえることも可
能である。第４図において、401,402は抵抗器、403,40
4,405,406,407,408はFET、409は定電流源、410,411はレ
ベルシフト部、412は電源端子、413はデータ入力端子、
414は反転データ入力端子、415は出力端子、416は反転
出力端子、417はクロック入力端子、418は反転クロック
入力端子、419は接地である。このフリップフロップ
は、クロックがハイレベルの場合にはデータ入力端子41
3及び反転データ入力端子414を、ローレベルの場合には
出力端子415及び反転出力端子416を差動部のFETの403,4
04に接続することにより、データをラッチする。この第
４図のフリップフロップはクロックの反転信号を必要と
するが、第３図のフリップフロップに比べて少ない素子
数でシフトレジスタ等を構成できる。
（発明の効果） 以上に詳しく説明した様に、本発明によれば、高速動
作が可能なフリップフロップを構成できる。
作が可能なフリップフロップを構成できる。
第１図は本発明に係る第１のフリップフロップの一実施
例を示す図、第２図は従来の差動増幅回路を用いたＤ型
フリップフロップを示す図、第３図は本発明に係る第２
のフリップフロップの一実施例を示す図、第４図は本発
明に係る第３のフリップフロップの一実施例を示す図、
第５図は第１図のフリップフロップと第２図のフリップ
フロップを用いて構成したシフトレジスタの一例を示す
図である。 101,102,212,213,301,302,401,402……抵抗器、103,10
4,105,106,201,202,203,204,205,206,207,208,209,210,
211,303,304,305,306,403,404,405,406,407,408……FE
T、107,307,409……定電流源、108,109,308,309,310,31
1,410,411……レベルシフト部、110,225,226,312,412…
…電源端子、111,218,313,413,506……データ入力端
子、112,219,314,414……反転データ入力端子、113,22
2,315,415,509……出力端子、114,223,316,416……反転
出力端子、115,220,317,417,508……クロック入力端
子、116,224,318,419……接地、214,215,216,217……ダ
イオード、221,418……反転クロック入力端子、501,50
2,503……第３図のフリップフロップ、504……第１図の
フリップフロップ、505……インバータ。
例を示す図、第２図は従来の差動増幅回路を用いたＤ型
フリップフロップを示す図、第３図は本発明に係る第２
のフリップフロップの一実施例を示す図、第４図は本発
明に係る第３のフリップフロップの一実施例を示す図、
第５図は第１図のフリップフロップと第２図のフリップ
フロップを用いて構成したシフトレジスタの一例を示す
図である。 101,102,212,213,301,302,401,402……抵抗器、103,10
4,105,106,201,202,203,204,205,206,207,208,209,210,
211,303,304,305,306,403,404,405,406,407,408……FE
T、107,307,409……定電流源、108,109,308,309,310,31
1,410,411……レベルシフト部、110,225,226,312,412…
…電源端子、111,218,313,413,506……データ入力端
子、112,219,314,414……反転データ入力端子、113,22
2,315,415,509……出力端子、114,223,316,416……反転
出力端子、115,220,317,417,508……クロック入力端
子、116,224,318,419……接地、214,215,216,217……ダ
イオード、221,418……反転クロック入力端子、501,50
2,503……第３図のフリップフロップ、504……第１図の
フリップフロップ、505……インバータ。
Claims (3)
- 【請求項１】一端が第１の電源に接続された第１の抵抗
器と、該第１の抵抗器の他端にドレイン端子が接続して
ある第１のFETと、一端が前記第１の電源に接続された
第２の抵抗器と、該第２の抵抗器の他端にドレイン端子
が接続してある第２のFETと、出力端子が第２の電源に
接続された定電流源と、前記第２のFETのドレイン端子
に入力端子が接続してある第１のレベルシフト部と、前
記第１のFETのドレイン端子に入力端子が接続してある
第２のレベルシフト部と、ソース端子が前記第１のFET
のゲート端子に接続してある第３のFETと、ソース端子
が前記第２のFETのゲート端子に接続してある第４のFET
からなり、前記第１のレベルシフト部の出力端子は前記
第１のFETのゲート端子に接続してあり、前記第２のレ
ベルシフト部の出力端子は前記第２のFETのゲート端子
に接続してあり、前記第１のFETのソース端子と前記第
２のFETのソース端子とは前記定電流源の入力端子に接
続してあり、前記第３のFETのドレイン端子を第１の入
力端子とし、前記第４のFETのドレイン端子を第２の入
力端子とし、前記第３のFETのゲート端子と前記第４のF
ETのゲート端子とを接続して第３の入力端子とし、前記
第１のレベルシフト部の出力端子を第１の出力端子と
し、前記第２のレベルシフト部の出力端子を第２の出力
端子とすることを特徴とするフリップフロップ。 - 【請求項２】一端が第１の電源に接続された第１の抵抗
器と、該第１の抵抗器の他端にドレイン端子が接続して
ある第１のFETと、一端が前記第１の電源に接続された
第２の抵抗器と、該第２の抵抗器の他端にドレイン端子
が接続してある第２のFETと、出力端子が第２の電源に
接続された定電流源と、前記第２のFETのドレイン端子
に入力端子が接続してある第１および第３のレベルシフ
ト部と、前記第１のFETのドレイン端子に入力端子が接
続してある第２および第４のレベルシフト部と、ソース
端子が前記第１のFETのゲート端子に接続してある第３
のFETと、ソース端子が前記第２のFETのゲート端子に接
続してある第４のFETからなり、前記第１のレベルシフ
ト部の出力端子は前記第１のFETのゲート端子に接続し
てあり、前記第２のレベルシフト部の出力端子は前記第
２のFETのゲート端子に接続してあり、前記第１のFETの
ソース端子と前記第２のFETのソース端子とは前記定電
流源の入力端子に接続してあり、前記第３のFETのドレ
イン端子を第１の入力端子とし、前記第４のFETのドレ
イン端子を第２の入力端子とし、前記第３のFETのゲー
ト端子と前記第４のFETのゲート端子とを接続して第３
の入力端子とし、前記第３のレベルシフト部の出力端子
を第１の出力端子とし、前記第４のレベルシフト部の出
力端子を第２の出力端子とすることを特徴とするフリッ
プフロップ。 - 【請求項３】一端が第１の電源に接続された第１の抵抗
器と、該第１の抵抗器の他端にドレイン端子が接続して
ある第１のFETと、一端が前記第１の電源に接続された
第２の抵抗器と、該第２の抵抗器の他端にドレイン端子
が接続してある第２のFETと、出力端子が第２の電源に
接続された定電流源と、前記第２のFETのドレイン端子
に入力端子が接続してある第１のレベルシフト部と、前
記第１のFETのドレイン端子に入力端子が接続してある
第２のレベルシフト部と、ソース端子が前記第１のFET
のゲート端子に接続してある第３のFETと、ソース端子
が前記第２のFETのゲート端子に接続してある第４のFET
と、ドレイン端子が前記第１のレベルシフト部の出力端
子に接続してある第５のFETと、ドレイン端子が前記第
２のレベルシフト部の出力端子に接続してある第６のFE
Tとからなり、前記第５のFETのソース端子は前記第１の
FETのゲート端子に接続してあり、前記第６のFETのソー
ス端子は前記第２のFETのゲート端子に接続してあり、
前記第１のFETのソース端子と前記第２のFETのソース端
子とは前記定電流源の入力端子に接続してあり、前記第
３のFETのドレイン端子を第１の入力端子とし、前記第
４のFETのドレイン端子を第２の入力端子とし、前記第
３のFETのゲート端子と前記第４のFETのゲート端子とを
接続して第３の入力端子とし、前記第５のFETのゲート
端子と前記第６のFETのゲート端子とを接続して第４の
入力端子とし、前記第１のレベルシフト部の出力端子を
第１の出力端子とし、前記第２のレベルシフト部の出力
端子を第２の出力端子とすることを特徴とするフリップ
フロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199888A JP3060494B2 (ja) | 1990-07-27 | 1990-07-27 | フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199888A JP3060494B2 (ja) | 1990-07-27 | 1990-07-27 | フリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0486016A JPH0486016A (ja) | 1992-03-18 |
| JP3060494B2 true JP3060494B2 (ja) | 2000-07-10 |
Family
ID=16415279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199888A Expired - Lifetime JP3060494B2 (ja) | 1990-07-27 | 1990-07-27 | フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060494B2 (ja) |
-
1990
- 1990-07-27 JP JP2199888A patent/JP3060494B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0486016A (ja) | 1992-03-18 |
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