JP3469979B2 - フリップ・フロップ回路 - Google Patents
フリップ・フロップ回路Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、個々の素子電流の
値を変調する制御端子を有する２つの負性微分抵抗素子
（例えば、共鳴トンネルトランジスタ）を直列に接続し
た回路を基本構成とし、従来のフリップ・フロップと同
様に、直流バイアス電圧およびクロック信号を与えた状
態で、個々の素子へのゲート入力によって、フリップ・
フロップ動作を実現するフリップ・フロップ回路に関す
るものである。
値を変調する制御端子を有する２つの負性微分抵抗素子
（例えば、共鳴トンネルトランジスタ）を直列に接続し
た回路を基本構成とし、従来のフリップ・フロップと同
様に、直流バイアス電圧およびクロック信号を与えた状
態で、個々の素子へのゲート入力によって、フリップ・
フロップ動作を実現するフリップ・フロップ回路に関す
るものである。
【０００２】
【従来の技術】既製半導体ＩＣの中の一つの大きな種類
にフリップ・フロップ回路が存在する。フリップ・フロ
ップ回路は、各種のフリップ・フロップ回路を組み合わ
せることにより、カウンターやシフトレジスタなどが容
易に構成できる。フリップ・フロップ回路の種類には、
セット信号で出力がＨｉｇｈになり、リセット信号でＬ
ｏｗになるＳＲ型フリップ・フロップ回路、ＳＲ型フリ
ップ・フロップ回路での禁止入力をなくしたＪＫ型フリ
ップ・フロップ回路、遅延信号の入力のあるクロックの
立ち上がりで出力がＨｉｇｈになり、該遅延信号の消失
後、初めてのクロックの立ち上がりで出力がＬｏｗにな
るＤ型フリップ・フロップ回路、およびトリガ入力で出
力が反転していくＴ型フリップ・フロップ回路が存在す
る。図１２に従来のトランジスタ（ＦＥＴ）で構成され
たＪＫ型のフリップ・フロップ回路の構成図を示す。
にフリップ・フロップ回路が存在する。フリップ・フロ
ップ回路は、各種のフリップ・フロップ回路を組み合わ
せることにより、カウンターやシフトレジスタなどが容
易に構成できる。フリップ・フロップ回路の種類には、
セット信号で出力がＨｉｇｈになり、リセット信号でＬ
ｏｗになるＳＲ型フリップ・フロップ回路、ＳＲ型フリ
ップ・フロップ回路での禁止入力をなくしたＪＫ型フリ
ップ・フロップ回路、遅延信号の入力のあるクロックの
立ち上がりで出力がＨｉｇｈになり、該遅延信号の消失
後、初めてのクロックの立ち上がりで出力がＬｏｗにな
るＤ型フリップ・フロップ回路、およびトリガ入力で出
力が反転していくＴ型フリップ・フロップ回路が存在す
る。図１２に従来のトランジスタ（ＦＥＴ）で構成され
たＪＫ型のフリップ・フロップ回路の構成図を示す。
【０００３】
【発明が解決しようとする課題】しかし、従来のトラン
ジスタ（ＦＥＴ）のみで各種のフリップ・フロップ回路
を構成する場合には、複雑な回路構成になる。図１２に
示したＪＫ型フリップ・フロップ回路には１６個のＦＥ
Ｔが必要であるため、回路の占有面積が大きくなるとい
う問題があった。また、ＦＥＴの動作時間でフリップ・
フロップ回路の動作時間が決まるため、高速化には限度
があった。
ジスタ（ＦＥＴ）のみで各種のフリップ・フロップ回路
を構成する場合には、複雑な回路構成になる。図１２に
示したＪＫ型フリップ・フロップ回路には１６個のＦＥ
Ｔが必要であるため、回路の占有面積が大きくなるとい
う問題があった。また、ＦＥＴの動作時間でフリップ・
フロップ回路の動作時間が決まるため、高速化には限度
があった。
【０００４】本発明は上記の課題を解決するためになさ
れたもので、少ない素子数で、かつ高速動作可能な各種
のフリップ・フロップ回路を提供することを目的として
いる。
れたもので、少ない素子数で、かつ高速動作可能な各種
のフリップ・フロップ回路を提供することを目的として
いる。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、素子電流の値を制御する少なく
とも１つの制御端子を有する第１および第２の負性微分
抵抗素子を直列に接続し、該接続点を出力端子とし、前
記第２の負性微分抵抗素子の他端を接地した第１の直列
接続回路と、前記第１の直列接続回路と同等の構成を有
する第２の直列接続回路と、素子電流の値を制御する少
なくとも１つの制御端子を有する第３および第４の負性
微分抵抗素子を直列に接続し、該接続点を出力とし、前
記第４の負性微分抵抗素子の他端を接地した第３の直列
接続回路とにより構成され、前記第１および第２の直列
接続回路には、接地した端子とは異なる一端に、前記第
１および第２の負性微分抵抗素子のピーク電圧の和より
も大きな波高値を有する振動電圧を印加し、また、前記
第３の直列接続回路には、接地した端子とは異なる一端
に、前記第３および第４の負性微分抵抗素子のピーク電
圧の和よりも大きな定電圧を印加する。
め、本発明においては、素子電流の値を制御する少なく
とも１つの制御端子を有する第１および第２の負性微分
抵抗素子を直列に接続し、該接続点を出力端子とし、前
記第２の負性微分抵抗素子の他端を接地した第１の直列
接続回路と、前記第１の直列接続回路と同等の構成を有
する第２の直列接続回路と、素子電流の値を制御する少
なくとも１つの制御端子を有する第３および第４の負性
微分抵抗素子を直列に接続し、該接続点を出力とし、前
記第４の負性微分抵抗素子の他端を接地した第３の直列
接続回路とにより構成され、前記第１および第２の直列
接続回路には、接地した端子とは異なる一端に、前記第
１および第２の負性微分抵抗素子のピーク電圧の和より
も大きな波高値を有する振動電圧を印加し、また、前記
第３の直列接続回路には、接地した端子とは異なる一端
に、前記第３および第４の負性微分抵抗素子のピーク電
圧の和よりも大きな定電圧を印加する。
【０００６】また、前記第１の直列接続回路を構成する
前記第１の負性微分抵抗素子の制御端子にセット信号を
入力し、前記第２の直列接続回路を構成する前記第１の
負性微分抵抗素子の制御端子にリセット信号を入力し、
また、前記第１および第２の直列接続回路の出力端子
を、それぞれ前記第３の直列接続回路を構成する前記第
３および第４の負性微分抵抗素子の制御端子に接続し、
前記第３の直列接続回路の出力をフリップ・フロップ回
路の出力とする。
前記第１の負性微分抵抗素子の制御端子にセット信号を
入力し、前記第２の直列接続回路を構成する前記第１の
負性微分抵抗素子の制御端子にリセット信号を入力し、
また、前記第１および第２の直列接続回路の出力端子
を、それぞれ前記第３の直列接続回路を構成する前記第
３および第４の負性微分抵抗素子の制御端子に接続し、
前記第３の直列接続回路の出力をフリップ・フロップ回
路の出力とする。
【０００７】また、前記第１の直列接続回路を構成する
前記第１の負性微分抵抗素子の制御端子にセット信号を
入力し、前記第２の直列接続回路を構成する前記第１の
負性微分抵抗素子の制御端子にリセット信号を入力し、
また、前記第１および第２の直列接続回路の出力端子
を、それぞれ前記第３の直列接続回路を構成する前記第
３および第４の負性微分抵抗素子の制御端子に接続し、
さらに前記第３の直列接続回路の出力を、前記第１の直
列接続回路を構成する前記第２の負性微分抵抗素子の制
御端子に接続すると共にフリップ・フロップ回路の出力
とする。
前記第１の負性微分抵抗素子の制御端子にセット信号を
入力し、前記第２の直列接続回路を構成する前記第１の
負性微分抵抗素子の制御端子にリセット信号を入力し、
また、前記第１および第２の直列接続回路の出力端子
を、それぞれ前記第３の直列接続回路を構成する前記第
３および第４の負性微分抵抗素子の制御端子に接続し、
さらに前記第３の直列接続回路の出力を、前記第１の直
列接続回路を構成する前記第２の負性微分抵抗素子の制
御端子に接続すると共にフリップ・フロップ回路の出力
とする。
【０００８】また、前記第１の直列接続回路を構成する
前記第１の負性微分抵抗素子の制御端子、および前記第
２の直列接続回路を構成する前記第２の負性微分抵抗素
子の制御端子に共通に遅延信号を入力し、また、前記第
１および第２の直列接続回路の出力端子を、それぞれ前
記第３の直列接続回路を構成する前記第３および第４の
負性微分抵抗素子の制御端子に接続し、前記第３の直列
接続回路の出力をフリップ・フロップ回路の出力とす
る。
前記第１の負性微分抵抗素子の制御端子、および前記第
２の直列接続回路を構成する前記第２の負性微分抵抗素
子の制御端子に共通に遅延信号を入力し、また、前記第
１および第２の直列接続回路の出力端子を、それぞれ前
記第３の直列接続回路を構成する前記第３および第４の
負性微分抵抗素子の制御端子に接続し、前記第３の直列
接続回路の出力をフリップ・フロップ回路の出力とす
る。
【０００９】さらに、前記第１および第２の直列接続回
路の出力を、それぞれ前記第３の直列接続回路を構成す
る前記第３および第４の負性微分抵抗素子の制御端子に
接続し、また、前記第３の直列接続回路の出力端子を、
前記第１の直列接続回路を構成する前記第２の負性微分
抵抗素子の制御端子に接続すると共にフリップ・フロッ
プ回路の出力とする。
路の出力を、それぞれ前記第３の直列接続回路を構成す
る前記第３および第４の負性微分抵抗素子の制御端子に
接続し、また、前記第３の直列接続回路の出力端子を、
前記第１の直列接続回路を構成する前記第２の負性微分
抵抗素子の制御端子に接続すると共にフリップ・フロッ
プ回路の出力とする。
【００１０】
【発明の実施の形態】図１〜図４は本発明に係るフリッ
プ・フロップ回路の説明図である。
プ・フロップ回路の説明図である。
【００１１】図１は２つの負性微分抵抗素子を直列に接
続した回路、図２は図１の負荷曲線、図３は図１の双安
定状態を有する場合の負荷曲線、図４はｐ+ｎ接合型共
鳴トンネルトランジスタの構造を示す断面図である。
続した回路、図２は図１の負荷曲線、図３は図１の双安
定状態を有する場合の負荷曲線、図４はｐ+ｎ接合型共
鳴トンネルトランジスタの構造を示す断面図である。
【００１２】図１に示すように、負性微分抵抗を有する
２つのほぼ同一特性の共鳴トンネルトランジスタ１、２
を直列接続し、接続点３を出力端子とする。この直列接
続回路４の一端をアースし、他端に振動電圧または直流
電圧をバイアス電圧（Ｖb）として印加すると、図２に
示すように、バイアス電圧（Ｖb）の大きさによって出
力状態の安定点の数が変化する。バイアス電圧（Ｖb）
の大きさが、共鳴トンネルトランジスタ１、２のピーク
電圧（Ｖp）の２倍より小さい場合（Ｖb＜２Ｖp）に
は、安定点は一つしか存在せず、出力にはバイアス電圧
の１／２の電圧が発生する。このような状態は、バイア
ス電圧（Ｖb）がピーク電圧（Ｖp）の２倍と等しくなる
まで続くが、２倍より大きくなる（Ｖb＞２Ｖp）と、安
定点が２つになり、回路は単安定状態から双安定状態に
遷移する。この双安定状態に対応する出力電圧を、論理
“０”と“１”に対応させる。
２つのほぼ同一特性の共鳴トンネルトランジスタ１、２
を直列接続し、接続点３を出力端子とする。この直列接
続回路４の一端をアースし、他端に振動電圧または直流
電圧をバイアス電圧（Ｖb）として印加すると、図２に
示すように、バイアス電圧（Ｖb）の大きさによって出
力状態の安定点の数が変化する。バイアス電圧（Ｖb）
の大きさが、共鳴トンネルトランジスタ１、２のピーク
電圧（Ｖp）の２倍より小さい場合（Ｖb＜２Ｖp）に
は、安定点は一つしか存在せず、出力にはバイアス電圧
の１／２の電圧が発生する。このような状態は、バイア
ス電圧（Ｖb）がピーク電圧（Ｖp）の２倍と等しくなる
まで続くが、２倍より大きくなる（Ｖb＞２Ｖp）と、安
定点が２つになり、回路は単安定状態から双安定状態に
遷移する。この双安定状態に対応する出力電圧を、論理
“０”と“１”に対応させる。
【００１３】単安定−双安定転移時に、制御信号によっ
て、直列接続回路４を構成する２つの共鳴トンネルトラ
ンジスタ１、２の素子電流に差異を与えると、双安定状
態の一方が選択される。例えば、“０”を選択する場合
には、直列接続回路４を構成する２つの共鳴トンネルト
ランジスタ１、２の内、アース端子に近い方の素子の電
流値を他方より等価的に増加させればよい。バイアス電
圧（Ｖb）として、波高値がピーク電圧の２倍よりも大
きな振動電圧（クロック信号）を印加する場合には、該
クロック信号に従って、スイッチングさせることができ
る。一方、ピーク電圧（Ｖp）の２倍よりも大きな定電
圧が印加される場合には、出力状態は一度決定される
と、保持されることになる。これは一種のトグル機能
（一時繋留し保持する機能）であり、メモリ効果を有す
る。
て、直列接続回路４を構成する２つの共鳴トンネルトラ
ンジスタ１、２の素子電流に差異を与えると、双安定状
態の一方が選択される。例えば、“０”を選択する場合
には、直列接続回路４を構成する２つの共鳴トンネルト
ランジスタ１、２の内、アース端子に近い方の素子の電
流値を他方より等価的に増加させればよい。バイアス電
圧（Ｖb）として、波高値がピーク電圧の２倍よりも大
きな振動電圧（クロック信号）を印加する場合には、該
クロック信号に従って、スイッチングさせることができ
る。一方、ピーク電圧（Ｖp）の２倍よりも大きな定電
圧が印加される場合には、出力状態は一度決定される
と、保持されることになる。これは一種のトグル機能
（一時繋留し保持する機能）であり、メモリ効果を有す
る。
【００１４】しかしながら、図３に示すように、制御電
圧によって素子電流を変化させると出力を変化させるこ
とができる。ここでは、バイアス電圧（Ｖb）を印加す
る側の素子のバレイ電流（極小値）を、他方のピーク電
流（Ｖp）以上にしており、出力は“１”となる。
圧によって素子電流を変化させると出力を変化させるこ
とができる。ここでは、バイアス電圧（Ｖb）を印加す
る側の素子のバレイ電流（極小値）を、他方のピーク電
流（Ｖp）以上にしており、出力は“１”となる。
【００１５】素子電流を変化させる方法としては、図４
に示すように、エミッタ電極５、ゲート電極６、コレク
タ電極７を有する、ｐ+ｎ接合の共鳴トンネルトランジ
スタを用いて、共鳴トンネル構造８の面積をゲート電極
６の信号により変調する方法がある。
に示すように、エミッタ電極５、ゲート電極６、コレク
タ電極７を有する、ｐ+ｎ接合の共鳴トンネルトランジ
スタを用いて、共鳴トンネル構造８の面積をゲート電極
６の信号により変調する方法がある。
【００１６】本発明は、上述したように、定電圧でバイ
アスされる２つの共鳴トンネルトランジスタ１、２の直
列接続回路４が有するトグル機能と、振動電圧でバイア
スされる直列接続回路４の有するスイッチング機能を合
わせることにより、各種のフリップ・フロップ回路を実
現するものである。
アスされる２つの共鳴トンネルトランジスタ１、２の直
列接続回路４が有するトグル機能と、振動電圧でバイア
スされる直列接続回路４の有するスイッチング機能を合
わせることにより、各種のフリップ・フロップ回路を実
現するものである。
【００１７】なお、共鳴トンネルトランジスタ１、２
は、そのエピタキシャル構造を変えることにより、ピー
ク電圧（Ｖp）を調整できるため、従来のトランジスタ
の電圧レベルで動作させることも可能である。従って、
従来の電界効果型トランジスタ（ＦＥＴ）で構成された
フリップ・フロップ回路を、直流バイアス電圧やクロッ
ク信号を変えることなく、共鳴トンネルトランジスタを
用いた回路に置き換えることが可能である。
は、そのエピタキシャル構造を変えることにより、ピー
ク電圧（Ｖp）を調整できるため、従来のトランジスタ
の電圧レベルで動作させることも可能である。従って、
従来の電界効果型トランジスタ（ＦＥＴ）で構成された
フリップ・フロップ回路を、直流バイアス電圧やクロッ
ク信号を変えることなく、共鳴トンネルトランジスタを
用いた回路に置き換えることが可能である。
【００１８】図５に本発明の実施の形態として、ＳＲ型
のフリップ・フロップ回路およびその真理値表を示し
た。
のフリップ・フロップ回路およびその真理値表を示し
た。
【００１９】図に示すように、第１の直列接続回路９を
構成する第１の負性微分抵抗素子１０の制御端子１１に
セット信号（Ｓ）が入力され、第２の直列接続回路１３
を構成する第１の負性微分抵抗素子１４の制御端子１５
にリセット信号（Ｒ）が入力される。また、第１および
第２の直列接続回路９、１３の出力端子が、それぞれ第
３の直列接続回路１７を構成する第３および第４の負性
微分抵抗素子１８、１９の制御端子２０、２１に接続さ
れ、第３の直列接続回路１７の出力をフリップ・フロッ
プ回路の出力（Ｑn）とする。
構成する第１の負性微分抵抗素子１０の制御端子１１に
セット信号（Ｓ）が入力され、第２の直列接続回路１３
を構成する第１の負性微分抵抗素子１４の制御端子１５
にリセット信号（Ｒ）が入力される。また、第１および
第２の直列接続回路９、１３の出力端子が、それぞれ第
３の直列接続回路１７を構成する第３および第４の負性
微分抵抗素子１８、１９の制御端子２０、２１に接続さ
れ、第３の直列接続回路１７の出力をフリップ・フロッ
プ回路の出力（Ｑn）とする。
【００２０】クロック信号（ＣＬＫ）により駆動される
第１および第２の直列接続回路９、１３を構成する第１
の負性微分抵抗素子１０、１４は、制御信号が存在しな
い場合に、Ｌｏｗレベルを出力するように、第１および
第２の負性微分抵抗素子１０、１２、１４、１６の特性
を変化させてある。図５（ａ）に記載した信号αおよび
βは、制御電圧を印加しない状態での該素子の素子電流
が異なることを意味し、αおよびβの素子電流（Ｉαお
よびＩβ）は次の関係を満たすように設定されている。
第１および第２の直列接続回路９、１３を構成する第１
の負性微分抵抗素子１０、１４は、制御信号が存在しな
い場合に、Ｌｏｗレベルを出力するように、第１および
第２の負性微分抵抗素子１０、１２、１４、１６の特性
を変化させてある。図５（ａ）に記載した信号αおよび
βは、制御電圧を印加しない状態での該素子の素子電流
が異なることを意味し、αおよびβの素子電流（Ｉαお
よびＩβ）は次の関係を満たすように設定されている。
【００２１】（Ｉα＋ΔＩG）＞Ｉβ＞Ｉα
ここで、ΔＩGは制御電圧が印加された素子αの素子電
流の増加量を示す。
流の増加量を示す。
【００２２】第１および第２の直列接続回路９、１３を
構成する第２の素子１２、１６には、制御端子の存在し
ない素子が示されているが、制御端子を有する素子を用
いる場合には、該制御端子をオープンとすれば良い。
構成する第２の素子１２、１６には、制御端子の存在し
ない素子が示されているが、制御端子を有する素子を用
いる場合には、該制御端子をオープンとすれば良い。
【００２３】本回路の動作は以下の通りである。
【００２４】（Ｓ，Ｒ）＝（０，０）の場合には、第
１および第２の直列接続回路９、１３の出力はＬｏｗと
なる。従って、定電圧により駆動される第３の直列接続
回路１７は、トグル機能を有するため、出力（Ｑn）は
以前の状態（Ｑn-1）を保ち不変となる。
１および第２の直列接続回路９、１３の出力はＬｏｗと
なる。従って、定電圧により駆動される第３の直列接続
回路１７は、トグル機能を有するため、出力（Ｑn）は
以前の状態（Ｑn-1）を保ち不変となる。
【００２５】（Ｓ，Ｒ）＝（１，０）の場合には、第
１の直列接続回路９の出力がＨｉｇｈで第２の直列接続
回路１３の出力がＬｏｗとなるため、第３の直列接続回
路１７の出力ＱnがＨｉｇｈ（１）にセットされる。
１の直列接続回路９の出力がＨｉｇｈで第２の直列接続
回路１３の出力がＬｏｗとなるため、第３の直列接続回
路１７の出力ＱnがＨｉｇｈ（１）にセットされる。
【００２６】（Ｓ，Ｒ）＝（０，１）の場合には、第
１の直列接続回路９の出力がＬｏｗで第２の直列接続回
路１３の出力がＨｉｇｈとなるため、第３の直列接続回
路１７の出力ＱnがＬｏｗ（０）にセットされる。
１の直列接続回路９の出力がＬｏｗで第２の直列接続回
路１３の出力がＨｉｇｈとなるため、第３の直列接続回
路１７の出力ＱnがＬｏｗ（０）にセットされる。
【００２７】（Ｓ，Ｒ）＝（１，１）の場合には、第
１および第２の直列接続回路９、１３の出力がＨｉｇｈ
となるため、このような入力は禁止される。
１および第２の直列接続回路９、１３の出力がＨｉｇｈ
となるため、このような入力は禁止される。
【００２８】また、図６に本発明のその他の実施の形態
として、ＪＫ型のフリップ・フロップ回路およびのその
真理値表を示した。
として、ＪＫ型のフリップ・フロップ回路およびのその
真理値表を示した。
【００２９】図に示すように、第１の直列接続回路９を
構成する第１の負性微分抵抗素子１０の制御端子１１に
セット信号（Ｊ）が入力され、第２の直列接続回路１３
を構成する第１の負性微分抵抗素子１４の制御端子１５
にリセット信号（Ｋ）が入力される。また、第１および
第２の直列接続回路９、１３の出力端子が、それぞれ第
３の直列接続回路１７を構成する第３および第４の負性
微分抵抗素子１８、１９の制御端子２０、２１に接続さ
れ、第３の直列接続回路１７の出力をフリップ・フロッ
プ回路の出力（Ｑn）とする。さらに帰還回路として、
出力（Ｑ）が第１の直列接続回路９を構成する第２の素
子１２の制御端子２２に接続されている。
構成する第１の負性微分抵抗素子１０の制御端子１１に
セット信号（Ｊ）が入力され、第２の直列接続回路１３
を構成する第１の負性微分抵抗素子１４の制御端子１５
にリセット信号（Ｋ）が入力される。また、第１および
第２の直列接続回路９、１３の出力端子が、それぞれ第
３の直列接続回路１７を構成する第３および第４の負性
微分抵抗素子１８、１９の制御端子２０、２１に接続さ
れ、第３の直列接続回路１７の出力をフリップ・フロッ
プ回路の出力（Ｑn）とする。さらに帰還回路として、
出力（Ｑ）が第１の直列接続回路９を構成する第２の素
子１２の制御端子２２に接続されている。
【００３０】第１および第２の直列接続回路９、１３を
構成する第１の負性微分抵抗素子１０、１４は、制御信
号が存在しない場合に、Ｌｏｗレベルを出力するように
第１および第２の負性微分抵抗素子１０、１２、１４、
１６の特性を変化させてある。図６（ａ）に記載した記
号αおよびβは、図５と同様に、制御電圧を印加しない
状態での該素子の素子電流が異なることを意味し、αお
よびβの素子電流（ＩαおよびＩβ）は次の関係を満た
すように設定されている。
構成する第１の負性微分抵抗素子１０、１４は、制御信
号が存在しない場合に、Ｌｏｗレベルを出力するように
第１および第２の負性微分抵抗素子１０、１２、１４、
１６の特性を変化させてある。図６（ａ）に記載した記
号αおよびβは、図５と同様に、制御電圧を印加しない
状態での該素子の素子電流が異なることを意味し、αお
よびβの素子電流（ＩαおよびＩβ）は次の関係を満た
すように設定されている。
【００３１】（Ｉα＋ΔＩGβ）＞（Ｉα＋ΔＩGα）＞
Ｉβ＞Ｉα ここで、ΔＩGαとΔＩGβは、それぞれ制御電圧が印加
された素子αとβの素子電流の増加量を示す。また、第
３の直列接続回路１７は、第３および第４の素子１８、
１９に同時に制御電圧が印加された場合に、第３の素子
１８がオンするように設定される。ここでは、第３の素
子１８が２つの制御端子２０を有する場合を示したが、
第３と第４の素子１８、１９のゲート電極（図４のゲー
ト６）の寸法を変化させても良い。
Ｉβ＞Ｉα ここで、ΔＩGαとΔＩGβは、それぞれ制御電圧が印加
された素子αとβの素子電流の増加量を示す。また、第
３の直列接続回路１７は、第３および第４の素子１８、
１９に同時に制御電圧が印加された場合に、第３の素子
１８がオンするように設定される。ここでは、第３の素
子１８が２つの制御端子２０を有する場合を示したが、
第３と第４の素子１８、１９のゲート電極（図４のゲー
ト６）の寸法を変化させても良い。
【００３２】第１および第２の直列接続回路９、１３を
構成する第２の素子１２、１６には、制御端子の存在し
ない素子が示されているが、制御端子を有する素子を用
いる場合には、該制御端子をオープンとすれば良い。
構成する第２の素子１２、１６には、制御端子の存在し
ない素子が示されているが、制御端子を有する素子を用
いる場合には、該制御端子をオープンとすれば良い。
【００３３】本回路の動作は以下の通りである。
【００３４】（Ｊ，Ｋ）＝（０，０）の場合には、以
前の出力状態（Ｑn-1）に依存せず、第１および第２の
直列接続回路９、１３の出力はＬｏｗとなる。従って、
定電圧（ＶDD）により駆動される第３の直列接続回路１
７は、トグル機能を有するため、出力（Ｑn）は以前の
状態（Ｑn-1）を保ち不変となる。
前の出力状態（Ｑn-1）に依存せず、第１および第２の
直列接続回路９、１３の出力はＬｏｗとなる。従って、
定電圧（ＶDD）により駆動される第３の直列接続回路１
７は、トグル機能を有するため、出力（Ｑn）は以前の
状態（Ｑn-1）を保ち不変となる。
【００３５】（Ｊ，Ｋ）＝（１，０）の場合には、第
１の直列接続回路９の出力がＨｉｇｈで第２の直列接続
回路１３の出力がＬｏｗとなるため、第３の直列接続回
路１７の出力（Ｑn）がＨｉｇｈ（１）にセットされ
る。
１の直列接続回路９の出力がＨｉｇｈで第２の直列接続
回路１３の出力がＬｏｗとなるため、第３の直列接続回
路１７の出力（Ｑn）がＨｉｇｈ（１）にセットされ
る。
【００３６】（Ｊ，Ｋ）＝（０，１）の場合には、第
１の直列接続回路９の出力がＬｏｗで第２の直列接続回
路１３の出力がＨｉｇｈとなるため、第３の直列接続回
路１７の出力（Ｑn）がＬｏｗ（０）にセットされる。
１の直列接続回路９の出力がＬｏｗで第２の直列接続回
路１３の出力がＨｉｇｈとなるため、第３の直列接続回
路１７の出力（Ｑn）がＬｏｗ（０）にセットされる。
【００３７】（Ｊ，Ｋ）＝（１，１）の場合、以前の
出力状態（Ｑn-1）が０だと、第１の直列接続回路９の
出力が第２の直列接続回路１３のものより等価的に大き
いため、出力（Ｑn）はＨｉｇｈ（１）となる。一方、
以前の出力状態（Ｑn-1）が１だと、第１の直列接続回
路９の出力がＬｏｗ、第２の直列接続回路１３の出力が
Ｈｉｇｈとなるため、出力（Ｑn）はＬｏｗ（０）とな
る。従って、この場合には出力が反転される。
出力状態（Ｑn-1）が０だと、第１の直列接続回路９の
出力が第２の直列接続回路１３のものより等価的に大き
いため、出力（Ｑn）はＨｉｇｈ（１）となる。一方、
以前の出力状態（Ｑn-1）が１だと、第１の直列接続回
路９の出力がＬｏｗ、第２の直列接続回路１３の出力が
Ｈｉｇｈとなるため、出力（Ｑn）はＬｏｗ（０）とな
る。従って、この場合には出力が反転される。
【００３８】さらに、図７に本発明のその他の実施の形
態として、Ｄ型のフリップ・フロップ回路およびそのタ
イムチャートを示す。
態として、Ｄ型のフリップ・フロップ回路およびそのタ
イムチャートを示す。
【００３９】図に示すように、第１の直列接続回路９を
構成する第１の負性微分抵抗素子１０の制御端子１１、
および第２の直列接続回路１３を構成する第２の負性微
分抵抗素子１６の制御端子１５に遅延信号（Ｄ）が入力
される。また、第１および第２の直列接続回路９、１３
の出力端子が、それぞれ第３の直列接続回路１７を構成
する第３および第４の負性微分抵抗素子１８、１９の制
御端子２０、２１に接続され、第３の直列接続回路１７
の出力をフリップ・フロップ回路の出力（Ｑn）とす
る。
構成する第１の負性微分抵抗素子１０の制御端子１１、
および第２の直列接続回路１３を構成する第２の負性微
分抵抗素子１６の制御端子１５に遅延信号（Ｄ）が入力
される。また、第１および第２の直列接続回路９、１３
の出力端子が、それぞれ第３の直列接続回路１７を構成
する第３および第４の負性微分抵抗素子１８、１９の制
御端子２０、２１に接続され、第３の直列接続回路１７
の出力をフリップ・フロップ回路の出力（Ｑn）とす
る。
【００４０】第１の直列接続回路９は信号（Ｄ）が存在
しない場合にはＬｏｗを、また、第２の直列接続回路１
３は信号（Ｄ）が存在しない場合にはＨｉｇｈを出力す
るように設定されている。第１および第２の直列接続回
路９、１３を構成する素子には、制御端子の存在しない
素子１２、１４が示されているが、制御端子を有する素
子を用いる場合には、該制御端子をオープンとすれば良
い。
しない場合にはＬｏｗを、また、第２の直列接続回路１
３は信号（Ｄ）が存在しない場合にはＨｉｇｈを出力す
るように設定されている。第１および第２の直列接続回
路９、１３を構成する素子には、制御端子の存在しない
素子１２、１４が示されているが、制御端子を有する素
子を用いる場合には、該制御端子をオープンとすれば良
い。
【００４１】本回路の動作は、信号（Ｄ）が入力され
る期間に、クロック信号（ＣＬＫ）が立ち上がると、第
１および第２の直列接続回路９、１３の出力はそれぞれ
ＨｉｇｈおよびＬｏｗになる。従って、出力状態
（Ｑn）はＨｉｇｈとなる。一方、信号（Ｄ）が入力
されない期間に、クロック信号（ＣＬＫ）が立ち上がる
と、第１および第２の直列接続回路９、１３の出力は、
とは逆にそれぞれＬｏｗおよびＨｉｇｈになり、出力
状態（Ｑn）はＬｏｗとなる。
る期間に、クロック信号（ＣＬＫ）が立ち上がると、第
１および第２の直列接続回路９、１３の出力はそれぞれ
ＨｉｇｈおよびＬｏｗになる。従って、出力状態
（Ｑn）はＨｉｇｈとなる。一方、信号（Ｄ）が入力
されない期間に、クロック信号（ＣＬＫ）が立ち上がる
と、第１および第２の直列接続回路９、１３の出力は、
とは逆にそれぞれＬｏｗおよびＨｉｇｈになり、出力
状態（Ｑn）はＬｏｗとなる。
【００４２】さらに、図８に本発明のその他の実施の形
態として、Ｔ型のフリップ・フロップ回路およびそのタ
イムチャートを示した。
態として、Ｔ型のフリップ・フロップ回路およびそのタ
イムチャートを示した。
【００４３】図に示すように、第１および第２の直列接
続回路９、１３の出力端子が、それぞれ第３の直列接続
回路１７を構成する第３および第４の負性微分抵抗素子
１８、１９の制御端子２０、２１に接続され、第３の直
列接続回路１７の出力端子をフリップ・フロップ回路の
出力端子Ｑとする。さらに帰還回路として、出力端子Ｑ
が第１の直列接続回路９を構成する第２の素子１２の制
御端子１１に接続されている。
続回路９、１３の出力端子が、それぞれ第３の直列接続
回路１７を構成する第３および第４の負性微分抵抗素子
１８、１９の制御端子２０、２１に接続され、第３の直
列接続回路１７の出力端子をフリップ・フロップ回路の
出力端子Ｑとする。さらに帰還回路として、出力端子Ｑ
が第１の直列接続回路９を構成する第２の素子１２の制
御端子１１に接続されている。
【００４４】第３の直列接続回路１７は、第３および第
４の素子１８、１９に同時に制御電圧が印加された場合
に、第３の素子１８がオンするように設定される。ここ
では、第３の素子１８が２つの制御端子２０を有する場
合を示したが、第３と第４の素子１８、１９のゲート電
極の寸法を変化させても良い。
４の素子１８、１９に同時に制御電圧が印加された場合
に、第３の素子１８がオンするように設定される。ここ
では、第３の素子１８が２つの制御端子２０を有する場
合を示したが、第３と第４の素子１８、１９のゲート電
極の寸法を変化させても良い。
【００４５】本回路の動作は、クロック信号（ＣＬＫ）
が立ち上がるとき、Ｑn-1がＬｏｗの場合には、第１
および第２の直列接続回路９、１３の出力は共にＨｉｇ
ｈになるが、第３の直列接続回路１７はＨｉｇｈを出力
するため、出力状態（Ｑn）はＨｉｇｈとなる。一方、
Ｑn-1がＨｉｇｈの場合には、第１の直列接続回路９
の出力はＬｏｗに、また、第２の直列接続回路１３の出
力はＨｉｇｈになるため、出力状態（Ｑn）はＬｏｗと
なる。
が立ち上がるとき、Ｑn-1がＬｏｗの場合には、第１
および第２の直列接続回路９、１３の出力は共にＨｉｇ
ｈになるが、第３の直列接続回路１７はＨｉｇｈを出力
するため、出力状態（Ｑn）はＨｉｇｈとなる。一方、
Ｑn-1がＨｉｇｈの場合には、第１の直列接続回路９
の出力はＬｏｗに、また、第２の直列接続回路１３の出
力はＨｉｇｈになるため、出力状態（Ｑn）はＬｏｗと
なる。
【００４６】さらに、図９に本発明のその他の実施の形
態として、シフトレジスタへの適用例を示した。
態として、シフトレジスタへの適用例を示した。
【００４７】図に示すように、前述の第３の実施の形態
に示した、Ｄ型のフリップ・フロップ回路の接続によ
り、シリアルイン・シリアルアウトのシフトレジスタを
構成することができる。この回路のタイムチャートを図
９（ｂ）に示した。
に示した、Ｄ型のフリップ・フロップ回路の接続によ
り、シリアルイン・シリアルアウトのシフトレジスタを
構成することができる。この回路のタイムチャートを図
９（ｂ）に示した。
【００４８】さらに、図１０に本発明のその他の実施の
形態として、分周器回路への適用例を示した。
形態として、分周器回路への適用例を示した。
【００４９】図に示すように、前述の第４の実施の形態
に示した、Ｔ型のフリップ・フロップ回路を複数接続す
ることにより、分周器を構成することができる。図１０
（ａ）は１／４分周器の回路構成を示し、（ｂ）にその
タイムチャートを示した。
に示した、Ｔ型のフリップ・フロップ回路を複数接続す
ることにより、分周器を構成することができる。図１０
（ａ）は１／４分周器の回路構成を示し、（ｂ）にその
タイムチャートを示した。
【００５０】なお、制御端子を有する負性微分抵抗素子
として、共鳴トンネルトランジスタを仮定して説明して
きたが、負性微分抵抗特性を有するダイオードと電界効
果トランジスタ（ＦＥＴ）の並列接続することによっ
て、簡単に「制御端子を有する負性微分抵抗素子」を構
成することも可能である。
として、共鳴トンネルトランジスタを仮定して説明して
きたが、負性微分抵抗特性を有するダイオードと電界効
果トランジスタ（ＦＥＴ）の並列接続することによっ
て、簡単に「制御端子を有する負性微分抵抗素子」を構
成することも可能である。
【００５１】図１１に、負性微分抵抗特性を有する共鳴
トンネルダイオード２２、２３に、それぞれ電界効果ト
ランジスタ（ＦＥＴ）２４、２５を並列接続し、共鳴ト
ンネルダイオード２２、２３を直列に接続することによ
り、図１の共鳴トンネルトランジスタを用いた場合と同
等の特性を有する直列接続回路構成が得られるこを示し
た。
トンネルダイオード２２、２３に、それぞれ電界効果ト
ランジスタ（ＦＥＴ）２４、２５を並列接続し、共鳴ト
ンネルダイオード２２、２３を直列に接続することによ
り、図１の共鳴トンネルトランジスタを用いた場合と同
等の特性を有する直列接続回路構成が得られるこを示し
た。
【００５２】この場合、上記の実施の形態で示した場合
と同様に、素子電流の大きさを変えるためには、共鳴ト
ンネルダイオード２２、２３のエミッタ寸法を、また、
制御電圧によって変調される素子電流の大きさを変える
ためには、電界効果トランジスタ（ＦＥＴ）２４、２５
のゲート寸法を適宜設定すれば良い。
と同様に、素子電流の大きさを変えるためには、共鳴ト
ンネルダイオード２２、２３のエミッタ寸法を、また、
制御電圧によって変調される素子電流の大きさを変える
ためには、電界効果トランジスタ（ＦＥＴ）２４、２５
のゲート寸法を適宜設定すれば良い。
【００５３】以上説明したように、各フリップ・フロッ
プ回路を構成する場合に、負性微分抵抗特性を持つ素子
１０、１２、１４、１６、１８、１９を活用することに
より、必要な負性微分抵抗素子の数および接続されるゲ
ートの段数は、電界効果トランジスタ（ＦＥＴ）を用い
た従来のフリップ・フロップ回路と比較すると著しく減
少するため、回路の占有面積を下げ、集積密度を上げら
れると共に、高速動作が可能となる。
プ回路を構成する場合に、負性微分抵抗特性を持つ素子
１０、１２、１４、１６、１８、１９を活用することに
より、必要な負性微分抵抗素子の数および接続されるゲ
ートの段数は、電界効果トランジスタ（ＦＥＴ）を用い
た従来のフリップ・フロップ回路と比較すると著しく減
少するため、回路の占有面積を下げ、集積密度を上げら
れると共に、高速動作が可能となる。
【００５４】さらに、量子効果を応用した新論理ゲート
の一つに、共鳴トンネルトランジスタを用いた単安定−
双安定転移論理ゲート（ＭＯＢＩＬＥ）〔K. Maezawa a
nd T. Mizutani; Jpn. J. Appl. Phys., 32 (1993) L4
2〕があるが、本発明のフリップ・フロップ回路は、Ｍ
ＯＢＩＬＥとモノリシックに作製することができ、整合
性に優れている特徴がある。
の一つに、共鳴トンネルトランジスタを用いた単安定−
双安定転移論理ゲート（ＭＯＢＩＬＥ）〔K. Maezawa a
nd T. Mizutani; Jpn. J. Appl. Phys., 32 (1993) L4
2〕があるが、本発明のフリップ・フロップ回路は、Ｍ
ＯＢＩＬＥとモノリシックに作製することができ、整合
性に優れている特徴がある。
【００５５】
【発明の効果】以上説明したように、本発明に係るフリ
ップ・フロップ回路においては、各フリップ・フロップ
回路を構成する場合に必要な負性微分抵抗素子の数およ
び接続されるゲートの段数は、電界効果トランジスタ
（ＦＥＴ）を用いた従来のフリップ・フロップ回路と比
較すると著しく減少するため、回路の占有面積を下げ、
集積密度を上げられると共に、高速動作が可能となる。
ップ・フロップ回路においては、各フリップ・フロップ
回路を構成する場合に必要な負性微分抵抗素子の数およ
び接続されるゲートの段数は、電界効果トランジスタ
（ＦＥＴ）を用いた従来のフリップ・フロップ回路と比
較すると著しく減少するため、回路の占有面積を下げ、
集積密度を上げられると共に、高速動作が可能となる。
【図１】負性微分抵抗特性を有する素子を２個直列に接
続した直列接続回路である。
続した直列接続回路である。
【図２】図１の直列接続回路の負荷曲線図である。
【図３】図１の直列接続回路の双安定状態を有する場合
の負荷曲線図である。
の負荷曲線図である。
【図４】ｐ+ｎ接合型共鳴トンネルトランジスタの構造
を示す断面図である。
を示す断面図である。
【図５】本発明に係る、電界効果型の共鳴トンネルトラ
ンジスタで構成されたＳＲ型のフリップ・フロップ回路
の構成図、および、その真理値表である。
ンジスタで構成されたＳＲ型のフリップ・フロップ回路
の構成図、および、その真理値表である。
【図６】本発明に係る、電界効果型の共鳴トンネルトラ
ンジスタで構成されたＪＫ型のフリップ・フロップ回路
の構成図、および、その真理値表である。
ンジスタで構成されたＪＫ型のフリップ・フロップ回路
の構成図、および、その真理値表である。
【図７】本発明に係る、電界効果型の共鳴トンネルトラ
ンジスタを用いて構成したＤ型のフリップ・フロップ回
路の構成図とそのタイミングチャートである。
ンジスタを用いて構成したＤ型のフリップ・フロップ回
路の構成図とそのタイミングチャートである。
【図８】本発明に係る、電界効果型の共鳴トンネルトラ
ンジスタを用いて構成したＴ型のフリップ・フロップ回
路の構成図、および、そのタイミングチャートである。
ンジスタを用いて構成したＴ型のフリップ・フロップ回
路の構成図、および、そのタイミングチャートである。
【図９】本発明に係る、Ｄ型のフリップ・フロップ回路
を用いて構成したシリアルイン・シリアルアウトのシフ
トレジスタの回路図である。
を用いて構成したシリアルイン・シリアルアウトのシフ
トレジスタの回路図である。
【図１０】本発明に係る、Ｔ型のフリップ・フロップ回
路を用いて構成した分周器回路である。
路を用いて構成した分周器回路である。
【図１１】電界効果トランジスタと共鳴トンネルダイオ
ードの並列接続回路を用いた場合の直列接続回路であ
る。
ードの並列接続回路を用いた場合の直列接続回路であ
る。
【図１２】従来の電界効果トランジスタ（ＦＥＴ）で構
成したＪＫ型のフリップ・フロップ回路の構成図であ
る。
成したＪＫ型のフリップ・フロップ回路の構成図であ
る。
１ 共鳴トンネルトランジスタ
２ 共鳴トンネルトランジスタ
３ 接続点
４ 直列接続回路
５ エミッタ電極
６ ゲート電極
７ コレクタ電極
８ 共鳴トンネル構造
９ 第１の直列接続回路
１０ 第１の負性微分抵抗素子
１１ 制御端子
１２ 第２の負性微分抵抗素子
１３ 第２の直列接続回路
１４ 第１の負性微分抵抗素子
１５ 制御端子
１６ 第２の負性微分抵抗素子
１７ 第３の直列接続回路
１８ 第３の負性微分抵抗素子
１９ 第４の負性微分抵抗素子
２０ 制御端子
２１ 制御端子
２２ 制御端子
２３ 共鳴トンネルダイオード
２４ 共鳴トンネルダイオード
２５ 電界効果トランジスタ（ＦＥＴ）
２６ 電界効果トランジスタ（ＦＥＴ）
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 3/00
Claims (4)
- 【請求項１】素子電流の値を制御する少なくとも１つの
制御端子を有する第１および第２の負性微分抵抗素子を
直列に接続し、該接続点を出力端子とし、前記第２の負
性微分抵抗素子の他端を接地した第１の直列接続回路
と、前記第１の直列接続回路と同等の構成を有する第２
の直列接続回路と、素子電流の値を制御する少なくとも
１つの制御端子を有する第３および第４の負性微分抵抗
素子を直列に接続し、該接続点を出力端子とし、前記第
４の負性微分抵抗素子の他端を接地した第３の直列接続
回路とにより構成され、前記第１および第２の直列接続
回路には、接地した端子とは異なる一端に、前記第１お
よび第２の負性微分抵抗素子のピーク電圧の和よりも大
きな波高値を有する振動電圧を印加し、また、前記第３
の直列接続回路には、接地した端子とは異なる一端に、
前記第３および第４の負性微分抵抗素子のピーク電圧の
和よりも大きな定電圧を印加し、 かつ、前記第１の直列接続回路を構成する前記第１の負
性微分抵抗素子の制御端子にセット信号を入力し、前記
第２の直列接続回路を構成する前記第１の負性微分抵抗
素子の制御端子にリセット信号を入力し、また、前記第
１および第２の直列接続回路の出力端子を、それぞれ前
記第３の直列接続回路を構成する前記第３および第４の
負性微分抵抗素子の制御端子に接続し、前記第３の直列
接続回路の出力をフリップ・フロップ回路の出力と する
ことを特徴とするフリップ・フロップ回路。 - 【請求項２】素子電流の値を制御する少なくとも１つの
制御端子を有する第１および第２の負性微分抵抗素子を
直列に接続し、該接続点を出力端子とし、前記第２の負
性微分抵抗素子の他端を接地した第１の直列接続回路
と、前記第１の直列接続回路と同等の構成を有する第２
の直列接続回路と、素子電流の値を制御する少なくとも
１つの制御端子を有する第３および第４の負性微分抵抗
素子を直列に接続し、該接続点を出力端子とし、前記第
４の負性微分抵抗素子の他端を接地した第３の直列接続
回路とにより構成され、前記第１および第２の直列接続
回路には、接地した端子とは異なる一端に、前記第１お
よび第２の負性微分抵抗素子のピーク電圧 の和よりも大
きな波高値を有する振動電圧を印加し、また、前記第３
の直列接続回路には、接地した端子とは異なる一端に、
前記第３および第４の負性微分抵抗素子のピーク電圧の
和よりも大きな定電圧を印加し、 かつ、 前記第１の直列接続回路を構成する前記第１の負
性微分抵抗素子の制御端子にセット信号を入力し、前記
第２の直列接続回路を構成する前記第１の負性微分抵抗
素子の制御端子にリセット信号を入力し、また、前記第
１および第２の直列接続回路の出力端子を、それぞれ前
記第３の直列接続回路を構成する前記第３および第４の
負性微分抵抗素子の制御端子に接続し、さらに前記第３
の直列接続回路の出力を、前記第１の直列接続回路を構
成する前記第２の負性微分抵抗素子の制御端子に接続す
ると共にフリップ・フロップ回路の出力とすることを特
徴とするフリップ・フロップ回路。 - 【請求項３】素子電流の値を制御する少なくとも１つの
制御端子を有する第１および第２の負性微分抵抗素子を
直列に接続し、該接続点を出力端子とし、前記第２の負
性微分抵抗素子の他端を接地した第１の直列接続回路
と、前記第１の直列接続回路と同等の構成を有する第２
の直列接続回路と、素子電流の値を制御する少なくとも
１つの制御端子を有する第３および第４の負性微分抵抗
素子を直列に接続し、該接続点を出力端子とし、前記第
４の負性微分抵抗素子の他端を接地した第３の直列接続
回路とにより構成され、前記第１および第２の直列接続
回路には、接地した端子とは異なる一端に、前記第１お
よび第２の負性微分抵抗素子のピーク電圧の和よりも大
きな波高値を有する振動電圧を印加し、また、前記第３
の直列接続回路には、接地した端子とは異なる一端に、
前記第３および第４の負性微分抵抗素子のピーク電圧の
和よりも大きな定電圧を印加し、 かつ、 前記第１の直列接続回路を構成する前記第１の負
性微分抵抗素子の制御端子、および前記第２の直列接続
回路を構成する前記第２の負性微分抵抗素子の制御端子
に共通に遅延信号を入力し、また、前記第１および第２
の直列接続回路の出力端子を、それぞれ前記第３の直列
接続回路を構成する前記第３および第４の負性微分抵抗
素子の制御端子に接続し、前記第３の直列接続回路の出
力をフリップ・フロップ回路の出力とすることを特徴と
するフリップ・フロップ回路。 - 【請求項４】素子電流の値を制御する少なくとも１つの
制御端子を有する第１および第２の負性微分抵抗素子を
直列に接続し、該接続点を出力端子とし、前記第２の負
性微分抵抗素子の他端を接地した第１の直列接続回路
と、前記第１の直列接続回路と同等の構成を有する第２
の直列接続回路と、素子電流の値を制御する少なくとも
１つの制御端子を有する第３および第４の負性微分抵抗
素子を直列に接続し、該接続点を出力端子とし、前記第
４の負性微分抵抗素子の他端を接地した第３の直列接続
回路とにより構成され、前記第１および第２の直列接続
回路には、接地した端子とは異なる一端に、前記第１お
よび第２の負性微分抵抗素子のピーク電圧の和よりも大
きな波高値を有する振動電圧を印加し、また、前記第３
の直列接続回路には、接地した端子とは異なる一端に、
前記第３および第４の負性微分抵抗素子のピーク電圧の
和よりも大きな定電圧を印加し、 かつ、 前記第１および第２の直列接続回路の出力を、そ
れぞれ前記第３の直列接続回路を構成する前記第３およ
び第４の負性微分抵抗素子の制御端子に接続し、また、
前記第３の直列接続回路の出力端子を、前記第１の直列
接続回路を構成する前記第２の負性微分抵抗素子の制御
端子に接続すると共にフリップ・フロップ回路の出力と
することを特徴とするフリップ・フロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32306495A JP3469979B2 (ja) | 1995-12-12 | 1995-12-12 | フリップ・フロップ回路 |
Applications Claiming Priority (1)
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