JP3506986B2 - 電圧比較回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期して入力信号を取り込む、負性抵抗素子を利用した電
圧比較回路に関するものである。

【０００２】

【従来の技術】負性抵抗素子を用いると、比較的簡素な
電圧比較回路が実現できることが従来から知られてい
る。MOBILEと呼ばれる回路がその典型的なものである
（K.Maezawa and T.Mizutani,"A New Resonant Tunneli
ng Ｌogic Gate Employing Monostable-Bistable Trans
ition",Jpn.J.Appl.Phys.32,pp.42-44,1993)。

【０００３】まず、ＲＺ(Return-to-Zero)型の電圧比較
回路として動作するMOBILE回路の原理を簡単に説明す
る。図１２がそのMOBILEの回路図である。この回路は、
２端子負性抵抗素子ＮＤ１１と３端子負性抵抗素子（ド
ーパントＮ型）ＮＴＲ１１を直列に接続して構成されて
いる。図１２において、２１はクロック（振動電圧）Ｖ
ckの印加する端子、２２は定電圧の電源電圧Ｖ１１の印
加する端子、２３は入力電圧Ｖinの印加する端子、２４
は出力電圧Ｖoutが現れる端子である。

【０００４】２端子負性抵抗素子ＮＤ１１は、図１３
(a)に示すように、特定の電圧領域で負性抵抗特性を持
つ。この図１３(a)から分かるように、２端子負性抵抗
素子ＮＤ１１のようなＮ字型の負性抵抗を持つ素子は、
そこに流れる電流を増加させた時に、その電流がピーク
電流Ｉp１に対応するＬ点に達すると、高電圧側のＨ点
にスイッチすることによって、領域Ａ（以後、ブランチ
Ａと呼ぶ）から領域Ｂ（以後、ブランチＢと呼ぶ）へ非
連続的に転移する。

【０００５】また、３端子負性抵抗素子ＮＴＲ１１は、
図１３(b)に示すように、負性抵抗を伴う電流電圧特性
を、ゲート電圧Ｖｇ（Ｖin）で変調できるような特性を
持つ。この場合、高電圧側にスイッチするピーク値電流
Ｉp２を、ゲート電圧Ｖｇで変調していることになる。

【０００６】従来では、図１２のように電圧比較回路を
構成して、入力電圧ＶinとクロックＶckを入力する。こ
のクロックＶckは図１４(a)に示すような波形の電圧で
あり、その最大値ＶＬは、２つの負性抵抗素子ＮＤ１
１、ＮＴＲ１１の１つだけが高圧側にスイッチするよう
に予め調整する。クロックＶckの電圧が高くなったと
き、素子ＮＤ１１、ＮＴＲ１１に加わる電圧が増加し、
双方の素子ＮＤ１１、ＮＴＲ１１を流れる電流が増加す
るので、その電流の値が素子ＮＤ１１のピーク電流Ｉｐ
１又は素子ＮＴＲ１１のピーク電流Ｉp２に達すると、
先に達したほうの素子が、高電圧側（ブランチＢ）にス
イッチする。

【０００７】具体的には、Ｉp１＜Ｉp２のときは、素子
ＮＤ１１の方がピーク電流Ｉp１が小さいために、先に
高電圧側（ブランチＢ）にスイッチしてしまって、素子
ＮＴＲ１１は低電圧側（ブランチＡ）にとどまったまま
となるため、出力電圧Ｖoutとして低い電圧（ＬＯＷ）
が出力される。逆に、Ｉp１＞Ｉp２のときには、素子Ｎ
ＴＲ１１が高電圧側（ブランチＢ）に先にスイッチする
ため、出力電圧Ｖoutとしては高電圧（ＨＩＧＨ）が出
力される。

【０００８】ところが、このピーク電流Ｉp１とＩp２の
大小関係は、素子ＮＴＲ１１のゲート入力電圧Ｖinによ
って変化する。いま、Ｉp１＝Ｉp２となるような入力電
圧Ｖinの値をＶthとすれば、ＶinとＶthの大小関係を判
断して、Ｖin＜Ｖthのとき（Ｉp２＜Ｉp１のとき）ＨＩ
ＧＨ、Ｖin＞Ｖthのとき（Ｉp１＜Ｉp２のとき）ＬＯＷ
に相当する出力電圧Ｖoutを出力する反転論理型の電圧
比較回路が構成されることになる。この回路では、クロ
ックＶckのレベルが低下して図１４(a)のＶＳになった
ときに、両方の素子ＮＤ１１、ＮＴＲ１１が低電圧側
（ブランチＡ）に転移するように電圧ＶＳを設定する。
このとき、出力電圧Ｖoutとしては低い電圧（ＬＯＷ）
が出力される。

【０００９】以上をまとめると、出力電圧Ｖoutは図１
４(b)に示すようになる。このように、クロックＶckが
上昇している間はＶinとＶthを比較した結果を出力し、
クロックＶckが下がるたびにＬＯＷに戻るため、この比
較回路は、ＲＺ（Return-to-Zero)型の電圧比較回路と
呼ばれる。なお、図１２において、素子ＮＤ１１、ＮＴ
Ｒ１１の位置を反対にすると、Ｖin＜Ｖthの状態でクロ
ックＶckが高電圧になるときとき（Ｉp２＜Ｉp１のと
き）ＬＯＷ、Ｖin＞Ｖthの状態でクロックＶckが高電圧
になるとき（Ｉp１＜Ｉp２のとき）ＨＩＧＨが出力され
るため、順論理型の電圧比較回路が構成できる。

【００１０】以上のMOBILE回路を２つ用いてＮＲＺ（No
n-Return-to-Zero)型の電圧比較回路を実現したものと
しては、図１５に示すような回路が知られている(K.Mae
zawaet al.,"A Novel Delayed Flip-Flop Circuit Usin
g Resonant Tunneling Logic Gate,"Jpn.J.Appl.Phys.3
7-2,pp.212L-213L,1998)。この回路の動作についても簡
単に説明する。

【００１１】この回路は、２つの２端子負性抵抗素子Ｎ
Ｄ１１、ＮＤ１２と、４つの３端子負性抵抗素子（ドー
パントＮ型）ＮＴＲ１１〜ＮＴＲ１４から構成される。
端子２１にクロックＶck１が印加され、端子２２に定電
圧Ｖ１１が印加される素子ＮＤ１１とＮＴＲ１１の直列
回路は、前述の図１２のＲＺ型反転電圧比較回路を構成
し、Ｖin＜Ｖthの状態でクロックＶckが高電圧になると
きＨＩＧＨ、Ｖin＞Ｖthの状態でクロックＶckが高電圧
になるときＬＯＷに対応する波形の電圧Ｖｍ１を端子２
５に出力する。

【００１２】端子２６にクロックＶck２が印加され、端
子２７に定電圧Ｖ１２が印加される素子ＮＤ１２とＮＴ
Ｒ１２の直列回路は、前述の図１２の回路を逆にしたＲ
Ｚ型順論理電圧比較回路を構成し、Ｖin＜Ｖthの状態で
クロックＶckが高電圧になるときＬＯＷ、Ｖin＞Ｖthの
状態でクロックＶckが高電圧になるときＨＩＧＨの電圧
Ｖｍ２を端子２８に出力する。つまり、電圧Ｖｍ１、Ｖ
ｍ２は常に相補的な電圧となる。

【００１３】端子２９に定電圧Ｖ１３が印加され、端子
３０に定電圧Ｖ１４が印加される素子ＮＴＲ１３とＮＴ
Ｒ１４の直列回路は、論理情報を保持するラツチ回路を
構成する。この２つの素子ＮＴＲ１３、ＮＴＲ１４は、
相補的な電圧Ｖｍ１、Ｖｍ２がそのゲートに印加するの
で、そのうち１つだけが高電圧側（ブランチＢ）になっ
ているような状態を保っている。

【００１４】そして、この素子ＮＴＲ１３、ＮＴＲ１４
のどちらがブランチＡになっているかは、前段の２つの
比較回路の動作によって変化する。Ｖin＜Ｖthの状態で
クロックＶckが高電圧になるとき、素子ＮＤ１１とＮＴ
Ｒ１１からなる電圧比較回路の電圧Ｖｍ１がＨＩＧＨ
（図１４(b)）の波形となり、素子ＮＤ１２とＮＴＲ１
２からなる電圧比較回路の電圧Ｖｍ２がＬＯＷの波形と
なるから、負性抵抗素子ＮＴＲ１４が導通して、ブラン
チＡになり、負性抵抗素子ＮＴＲ１３が高電圧側のブラ
ンチＢになる。

【００１５】この状況を、図１６(a)の負荷曲線図でさ
らに詳しく説明する。電圧Ｖｍ１、Ｖｍ２が低い電位の
状態のときは、回路はＬまたはＨの交点の状態にある。
ところが、ＨＩＧＨの出力が出る際に電圧Ｖｍ１が図１
６(c)に示すように→→と上昇するにつれて、図
１６(a)の負荷曲線で素子ＮＴＲ１４の電流は増加し、
の状態まで上昇すると、Ｈ側の交点（素子ＮＴＲ１３
の負荷曲線との交点）が消失するため、状態は常にＬ側
に転移し、端子２４の出力電圧ＶoutはＬＯＷとなる。
この状態は再度電圧Ｖｍ１が減少して（図１６(c)）
の状態になった場合も継続される。

【００１６】逆に、Ｖin＞Ｖthの場合は、電圧Ｖｍ２が
ＨＩＧＨの波形となり、電圧Ｖｍ１がＬＯＷの波形とな
るため、図１４(b)に示すような負荷曲線の変化が起こ
り、今度はＬ例の交点が消失してＨ側の交点のみにな
り、端子２４の出力電圧Ｖoutは継続してＨＩＧＨとな
る。

【００１７】つまり、この図１５の回路は、前に述べた
図１２のＲＺ型の回路の場合のようにクロックＶckが低
下するたびに出力電圧Ｖoutが低電位ＬＯＷに戻るので
はなく、そのクロックＶckが低下しても、ＬまたはＨの
状態を保持することになる。このような回路をＮＲＺ型
の電圧比較回路と呼び、またDelayed-Flip-Flop（ＤＦ
Ｆ）とも呼ぶ。

【００１８】

【発明が解決しようとする課題】従来のMOBILEでは、Ｒ
Ｚ型の回路（図１２）で出力を１つしか得ることができ
ないという欠点があり、このため、ＮＲＺ型の回路（図
１５）を実現する際には、２つのMOBILE回路（反転論理
回路、及び順論理回路として動作するもの）を用いて相
補的な出力を取り出し、次段のラッチ回路に入力するこ
とが必要であった。

【００１９】しかし、この方法では、２端子負性抵抗素
子や３端子負性抵抗素子を使う３組のＲＴＤ（共鳴トン
ネルダイオード）ペア回路が必要になって素子数や消費
電力が多くなるばかりでなく、２つのMOBILE回路のしき
い値電圧Ｖthを完全に一致させるのが困難であるという
問題があった。つまり、素子のバラツキ、クロックＶck
1,Ｖck２のタイミングのズレ、高速動作の際のヒステリ
シス等のために、しきい値電圧Ｖthが変化するので、２
つのMOBILE回路に常に相補的な出力を出させるのが困難
であるという問題があった。

【００２０】本発明は以上のような点に鑑みてなされた
もので、その目的は、相補的な２つの出力を持つ簡素な
ＲＺ型電圧比較回路を実現し、更にこれを利用して簡素
なＮＲＺ型電圧比較回路（ＤＦＦ）を実現することであ
る。

【００２１】

【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、２端子負性抵抗素子とゲート電圧に
よって電圧電流特性を変調可能な３端子負性抵抗素子と
の間にトランジスタを接続してこれら３者を電源間に直
列接続し、前記トランジスタのゲート又はベースをクロ
ック入力端子とし、前記３端子負性抵抗素子のゲートを
信号入力端子とし、前記トランジスタのソース或いはエ
ミッタ及び／又はドレイン或いはコレクタから出力を取
り出すよう構成した。

【００２２】第２の発明は、第１の２端子負性抵抗素子
とゲート電圧によって電圧電流特性を変調可能な第１の
３端子負性抵抗素子の間にトランジスタを接続してこれ
ら３者を電源間に直列接続し、前記トランジスタのゲー
ト又はベースをクロック入力端子とし、前記第１の３端
子負性抵抗素子のゲートを信号入力端子とし、前記トラ
ンジスタの前記第１の２端子負性抵抗素子との接続点を
第１のノードとし、前記トランジスタの前記第１の３端
子負性抵抗素子との接続点を第２のノードとし、前記第
１のノードを第２の３端子負性抵抗素子のゲートに接続
し、前記第２のノードを第３の３端子負性抵抗素子のゲ
ートに接続し、前記第２及び第３の３端子負性抵抗素子
を電源間に直列接続すると共にその極性を異ならせ、そ
の共通接続点を出力端子とするよう構成した。

【００２３】第３の発明は、第２の発明において、前記
第１のノードと前記第２の３端子負性抵抗素子のゲート
との間、又は前記第２のノードと前記第３の３端子負性
抵抗素子のゲートとの間に反転回路を接続し、且つ前記
第２，第３の３端子負性抵抗素子を同一極性のものにし
て構成した。

【００２４】第４の発明は、第１の２端子負性抵抗素子
とゲート電圧によって電圧電流特性を変調可能な第１の
３端子負性抵抗素子の間に第１のトランジスタを接続し
てこれら３者を電源間に直列接続し、前記第１のトラン
ジスタのゲート又はベースをクロック入力端子とし、前
記第１の３端子負性抵抗素子のゲートを信号入力端子と
し、第２の２端子負性抵抗素子とゲート電圧によって電
圧電流特性を変調可能な第２の３端子負性抵抗素子の間
に第２のトランジスタを接続してこれら３者を電源間に
直列接続し、前記第２のトランジスタのゲート又はベー
スを前記第１のトランジスタと前記第１の２端子負性抵
抗素子の共通接続点に接続し、前記第２の３端子負性抵
抗素子のゲートを前記第１のトランジスタと前記第１の
３端子負性抵抗素子の共通接続点に接続し、前記第２の
トランジスタと前記第２の２端子負性抵抗素子との共通
接続点から出力を取り出すよう構成した。

【００２５】第５の発明は、第１の２端子負性抵抗素子
と第２の２端子負性抵抗素子の間に第１のトランジスタ
を接続してこれら３者を電源間に直列接続し、前記第２
の２端子負性抵抗素子の両端に第２のトランジスタを接
続してなり、前記第１のトランジスタのゲート又はベー
スをクロック入力端子とし、前記第２のトランジスタの
ゲート又はベースを信号入力端子として構成した。

【００２６】第６の発明は、第５の発明において、前記
第１の２端子負性抵抗素子と前記第２の２端子負性抵抗
素子を、各々複数個を直列接続した２端子負性抵抗素子
直列回路に置換して構成した。

【００２７】

【発明の実施の形態】［第１の実施形態］図１は本発明
の第１の実施形態の電圧比較回路を示す図であって、２
端子負性抵抗素子ＮＤ１、トランジスタＴＲ１、及び３
端子負性抵抗素子ＮＴＲ１を直列接続し、その両端の端
子１，２に定電圧Ｖ１、Ｖ２（Ｖ１＞Ｖ２）の電源を接
続したものである。３はクロックＶckの入力端子、４は
入力電圧Ｖinの印加する端子、５は電圧Ｖｐの出力する
端子、６は電圧Ｖｑの出力する端子である。

【００２８】２端子負性抵抗素子ＮＤ１は、前記した図
１３(a)に示したように、一定の電圧領域で負性抵抗特
性を持ち、前記したように、電流がピーク電流Ｉp１を
超えるとブランチＡの低電圧側からブランチＢの高電圧
側に非連続的にスイッチする。また、ブランチＢにおい
て電流が減少していきバレー電流Ｉｖよりも小さくなる
と、ブランチＡの低電圧側の方にスイッチする。

【００２９】３端子負性抵抗素子ＮＴＲ１は、前記した
図１３(b)に示したように、一定の電圧領域で負性抵抗
特性を有し、さらにゲート電圧Ｖｇの増加によって流れ
る電流が増加するようなドーパントＮ型の特性を持つ。

【００３０】図１の回路において、トランジスタＴＲ１
のゲートにクロックＶckとして図１４(a)に示したよう
なクロックを加える。クロックＶckが低い電圧（ＶＳ）
のときは、トランジスタＴＲ１はＯＦＦ状態になって電
流は流れないように設定することで、負性抵抗素子ＮＤ
１、ＮＴＲ１ともに低電圧側のブランチＡ（図１３
(a)、(b)）の状態にある。

【００３１】クロックＶckが上昇していくと、端子１，
２間を流れる電流が増加する。この電流が負性抵抗素子
ＮＤ１、ＮＴＲ１のうちどちらかのピーク電流を超えて
増加すると、ピーク電流を超えたほうの負性抵抗素子
が、高電圧側にスイッチしてブランチＢの状態になる。
ここで、どちらの負性抵抗素子がスイッチするかは、双
方のピーク電流の大小関係で決まり、ピーク電流の小さ
いほうが先にスイッチすることになる。

【００３２】ピーク電流の大小関係は、電圧Ｖinによっ
て変化させることができる。素子ＮＤ１のピーク電流を
Ｉp１、素子ＮＴＲ１のピーク電流をＩp２とすると、し
きい値電圧Ｖth（Ｉｐ１＝Ｉｐ２となるような入力電圧
Ｖin）を境にして、Ｖin＜ＶthのときＩp１＞Ｉp２とな
って負性抵抗素子ＮＴＲ１が高電圧側にスイッチし、Ｖ
in＞ＶthのときＩp１＜Ｉp２となって負性抵抗素子ＮＤ
１が高電圧側にスイッチする。

【００３３】Ｖin＜Ｖthのとき出力される電圧Ｖｐ、Ｖ
ｑの波形は図２(a)に示すようになり、またＶin＞Ｖth
のとき出力される同様の波形は図２(b)に示すようにな
る。つまり、端子５、６に相補的に電圧パルスＶｐ、Ｖ
ｑが出力されることが分かる。このような構成によって
ＲＺ型の２種類の相補的な出力を得ることができる。

【００３４】［第２の実施形態］図３は、本発明の第２
の実施形態の電圧比較回路を示す図であって、第１の実
施形態の図１の電圧比較回路の後段に、さらに２つの３
端子負性抵抗素子ＮＴＲ２、ＮＴＲ３の直列回路からな
るラツチ回路を追加したものである。７，８は定電圧Ｖ
３、Ｖ４（Ｖ３＞Ｖ４）の電源が接続される端子であ
る。端子５，６は中間ノードとなる。

【００３５】素子ＮＴＲ３は、ドーパントＮ型の変調特
性を持つ３端子負性抵抗素子であって、ゲート電圧Ｖｑ
の増加によって、Ｎ字型の電流が増加するような前記し
た図１３(b)に示したような電流・電圧特性を持つ。

【００３６】一方、素子ＮＴＲ２は、ドーパントＰ型の
変調特性を持つ３端子負性抵抗素子であって、素子ＮＴ
Ｒ３と逆に、図４に示すようにゲート電圧Ｖｐの減少に
よって、電流が増加するような電流・電圧特性を持つ。

【００３７】以上において、負性抵抗素子ＮＤ１、ＮＴ
Ｒ１からなるＲＺ型の電圧比較回路が端子５，６に図２
(a)に示したような波形の電圧Ｖｐ、Ｖｑを出した場合
は、クロックＶckが高電圧のとき負性抵抗素子ＮＴＲ３
が導通して出力電圧ＶoutはＬＯＷとなり、逆に図２(b)
に示したような波形の電圧Ｖｐ、Ｖｑを出した場合は、
クロックＶckが高電圧のとき負性抵抗素子ＮＴＲ２が導
通して出力電圧ＶoutはＨＩＧＨとなり、しかもこれら
の状態はクロックＶckが低下してしまった後も保持され
ることになる。つまり、この図３の回路は全体としてＮ
ＲＺ型の電圧比較回路の動作をすることになる。

【００３８】［第３の実施形態］図５は、本発明の第３
の実施形態の電圧比較回路を示す図であって、第２の実
施形態の電圧比較回路の出力端子５にトランジスタＴＲ
２、ＴＲ３からなる反転回路を挿入し、さらにラッチ回
路をドーパントＮ型の負性抵抗素子ＮＴＲ３、ＮＴＲ４
で構成したものである。反転回路によって端子５の電圧
Ｖｐは反転して電圧Ｖｐ’として出力される。１０，１
１は定電圧Ｖ５，Ｖ６（Ｖ５＞Ｖ６）の電源が接続され
る端子、１２は電圧Ｖｐ’の現れる端子である。

【００３９】この結果、クロックＶckが高電位になると
き、Ｖin＜Ｖthの場合に出力される電圧Ｖｐ’、Ｖｑの
波形は図６(a)に示すようになり、またＶin＞Ｖthの場
合に出力される電圧Ｖｐ’、Ｖｑの波形は図６(b)に示
すようになる。このため、ＮＴＲ３、ＮＴＲ４ともに同
様に、前記の図１３(b)に示したドーパントＮ型の変調
特性を持つ３端子負性抵抗素子で構成することができ
る。なお、反転回路は端子５の接続されたラインに挿入
する代わりに、端子６の接続されたラインに挿入しても
よい。このときは、３端子負性抵抗素子ＮＴＲ３，ＮＴ
Ｒ４をドーパントＰ型の変調特性を有するものに置換す
る。

【００４０】［第４の実施形態］図７は本発明の第４の
実施形態の電圧比較回路を示す図であって、第１の実施
形態（図１）に示した回路の後段に、２端子負性抵抗素
子ＮＤ２、トランジスタＴＲ４、ドーパントＮ型の３端
子負性抵抗素子ＮＴＲ５を直列した同様の回路を接続し
たもの、すなわち、端子５の電圧ＶｐをトランジスタＴ
Ｒ４のゲートに、端子６の電圧Ｖｑを負性抵抗素子ＮＴ
Ｒ５のゲートに、各々入力させたものである。

【００４１】この回路は、第２の実施形態（図３）の機
能（ＮＲＺ型の電圧比較回路）を別の方法で実現したも
のである。第１の実施形態（図１）で説明したように、
負性抵抗素子ＮＤ１、ＮＴＲ１とトランジスタＴＲ１か
らなる直列回路は、電圧Ｖｐ、Ｖｑとして、図２(a)、
(b)に示したような波形を出力する。このとき、負性抵
抗素子ＮＤ２、ＮＴＲ５の果たす機能は以下のようなも
のである。

【００４２】Ｖin＜Ｖthの場合、クロックＶckが立ち上
がると電圧Ｖｐ、Ｖｑは図８(a)に示すようになる（図
２(a)と同じ）が、この以前、電圧Ｖｐは高い値に保た
れているからトランジスタＴＲ４はＯＮ状態に保たれ、
負性抵抗素子ＮＤ２、ＮＴＲ５はいずれか一方のみが高
電圧（ブランチＢ）側にスイッチした状態が保たれてい
る。負性抵抗素子ＮＤ２がブランチＢにある場合を、
負性抵抗素子ＮＴＲ５がブランチＢにある場合をとし
て説明する。

【００４３】このとき、図８(a)に示すような電圧Ｖｑ
のパルスが加えられるから、負性抵抗素子ＮＴＲ５が導
通してブランチＡの低電圧状態になるが、これは、、
いずれの場合でも同様であり、このときの出力電圧Ｖ
outは図８(a)の下に示すようになる。

【００４４】また、Ｖin＞Ｖthの場合、クロックＶckが
立ち上がると、電圧Ｖｐ、Ｖｑは図８(b)に示すように
なる（図２(b)と同じ）。この際、電圧ＶｐがＬＯＷに
なるとき、トランジスタＴＲ４はＯＦＦ状態になり、負
性抵抗素子ＮＤ２、ＮＴＲ５ともにブランチＡとなり、
出力電圧Ｖoutは、いずれの場合も一旦ＨＩＧＨに
なる。そして、電圧Ｖｐが再び上昇するときは、電圧Ｖ
ｑがＬＯＷであり、このとき、負性抵抗素子ＮＴＲ５の
ピーク電流の方が、負性抵抗素子ＮＤ２のピーク電流よ
りも小さくなるように設定しておくことにより、負性抵
抗素子ＮＴＲ５が一旦ブランチＢにスイッチすることに
なって、出力電圧ＶoutはやはりＨＩＧＨのまま保たれ
る。

【００４５】以上から、図８の(a)、(b)の動作を合わせ
ると、この図７の回路は、ＮＲＺ型の電圧比較回路の動
作をしていることが分かる。

【００４６】［第５の実施形態］図９は本発明の第５の
実施形態の電圧比較回路を示す図であって、第１の実施
形態（図１）における３端子負性抵抗素子ＮＴＲ１を、
２端子負性抵抗素子ＮＤ３とトランジスタＴＲ５を並列
接続した組み合わせで置き換えたものである。このよう
に２端子負性抵抗素子ＮＤ３とトランジスタＴＲ５の２
つの素子で、３端子負性抵抗素子ＮＴＲ１と同様に、図
１３(b)に示したような電流変調が可能になるため、置
きかえることができる。

【００４７】なお、この置き換えは、他の実施形態の３
端子負性抵抗素子の全てについて適用することができ
る。

【００４８】［第６の実施形態］図１０は、本発明の第
６の実施形態の電圧比較回路を示す図であって、第１の
実施形態（図１）における２端子負性抵抗素子ＮＤ１
を、２端子負性抵抗素子を直列にｎ個接続した素子群Ｎ
Ｄａに置き換え、さらに３端子負性抵抗素子を、２端子
負性抵抗素子を直列にｎ個接続した素子群ＮＤｂとその
両端間に接続したトランジスタＴＲ６の組み合わせに置
き換えたものである。

【００４９】この実施形態では、図１１の(a)、(b)に示
したように、端子５，６に相補的な多値（２端子負性抵
抗素子の直列数で決まる）の電圧Ｖｐ、Ｖｑを得ること
ができる。例えば、クロックＶckが立ち上がって素子群
ＮＤａの中の３個の素子が高電圧側のブランチＢにスイ
ッチするときは、素子群ＮＤｂではｎ−３個の素子が高
電圧側のブランチＢにスイッチする。すなわち、出力電
圧Ｖｐのレベル数は、１個の素子も高電圧側のブランチ
Ｂにスイッチしないレベルから全部の素子が高電圧側の
ブランチＢにスイッチするレベルの合計「ｎ＋１」レベ
ルとなる。出力電圧Ｖｑについても同様である。なお、
素子群ＮＤａの素子数と素子群ＮＤｂの素子数は必ずし
も一致させなくてもよい。

【００５０】［その他の実施形態］以上の各実施形態に
おいて、２端子負性抵抗素子ＮＤ１〜ＮＤ３としては共
鳴トンネルダイオードの他にエサキダイオードその他を
使用できる。また、３端子負性抵抗素子ＮＴＲ１〜ＮＴ
Ｒ５としては共鳴トンネルトランジスタを使用できる。
さらに、トランジスタＴＲ１〜ＴＲ６としては電界効果
トランジスタの他にＨＥＭＴやバイポーラトランジスタ
その他を使用できる。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
簡素な構成で２つの相補的な出力を出すＲＺ型の電圧比
較回路を実現できるという効果が有る。さらに、このＲ
Ｚ型の電圧比較回路を利用することによって、簡素で高
性能なＮＲＺ型の電圧比較回路が実現できるという効果
をもたらす。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態の電圧比較回路の回
路図である。

【図２】 (a)は図１の回路においてＶin＜Ｖthのとき
の電圧Ｖｐ、Ｖｑの波形図、(b)は図１の回路において
Ｖin＞Ｖthのときの電圧Ｖｐ、Ｖｑの波形図である。

【図３】 本発明の第２の実施形態の電圧比較器の回路
図である。

【図４】 図３の回路に用いている３端子負性抵抗素子
ＮＴＲ２の電流・電圧変調特性図である。

【図５】 本発明の第３の実施形態の電圧比較器の回路
図である。

【図６】 (a)は図５の回路においてＶin＜Ｖthのとき
の電圧Ｖｐ’、Ｖｑの波形図、(b)は図５の回路におい
てＶin＞Ｖthのときの電圧Ｖｐ’、Ｖｑの波形図であ
る。

【図７】 本発明の第４の実施形態の電圧比較器の回路
図である。

【図８】 (a)は図７の回路においてＶin＜Ｖthのとき
の電圧Ｖｐ、Ｖｑ、Ｖoutの波形図、(b)は図７の回路に
おいてＶin＞Ｖthのときの電圧Ｖｐ、Ｖｑ、Ｖoutの波
形図である。

【図９】 本発明の第５の実施形態の電圧比較器の回路
図である。

【図１０】 本発明の第６の実施形態の電圧比較器の回
路図である。

【図１１】 (a)は図１０の回路においてＶin＜Ｖthの
ときの電圧Ｖｑの波形図、(b)は図１０の回路において
Ｖin＞Ｖthのときの電圧Ｖｐの波形図である。

【図１２】 従来のＲＺ型電圧比較回路の回路図であ
る。

【図１３】 (a)は図１２における２端子負性抵抗素子
ＮＤ１１の電流・電圧特性図、(b)は図１２における３
端子負性抵抗素子ＮＴＲ１１の電流・電圧変調特性図で
ある。

【図１４】 (a)は図１２におけるクロックＶckの波形
図、(b)は図１２のＲＺ電圧比較回路の出力電圧Ｖoutの
波形図である。

【図１５】 従来のＮＲＺ型電圧比較回路の回路図であ
る。

【図１６】 (a)は図１５における素子ＮＴＲ１３、Ｎ
ＴＲ１４からなるラッチ回路のＬＯＷにラツチする際の
負荷曲線図、(b)は図１５における素子ＮＴＲ１３、Ｎ
ＴＲ１４からなるラツチ回路のＨＩＧＨにラツチする際
の負荷曲線図、(c)は図１５における電圧Ｖｍ１（又は
Ｖｍ２）の波形図である。

【符号の説明】

ＮＤ１〜ＮＤ３，ＮＤａ，ＮＤ１１：２端子負性抵抗素
子 ＮＴＲ１〜ＮＴＲ５，ＮＴＲ１１：３端子負性抵抗素子 ＴＲ１〜ＴＲ４：トランジスタ

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】２端子負性抵抗素子とゲート電圧によって
   電圧電流特性を変調可能な３端子負性抵抗素子との間に
   トランジスタを接続してこれら３者を電源間に直列接続
   し、前記トランジスタのゲート又はベースをクロック入
   力端子とし、前記３端子負性抵抗素子のゲートを信号入
   力端子とし、前記トランジスタのソース或いはエミッタ
   及び／又はドレイン或いはコレクタから出力を取り出す
   ことを特徴とするＲＺ型の電圧比較回路。
2. 【請求項２】第１の２端子負性抵抗素子とゲート電圧に
   よって電圧電流特性を変調可能な第１の３端子負性抵抗
   素子の間にトランジスタを接続してこれら３者を電源間
   に直列接続し、前記トランジスタのゲート又はベースを
   クロック入力端子とし、前記第１の３端子負性抵抗素子
   のゲートを信号入力端子とし、前記トランジスタの前記
   第１の２端子負性抵抗素子との接続点を第１のノードと
   し、前記トランジスタの前記第１の３端子負性抵抗素子
   との接続点を第２のノードとし、 前記第１のノードを第２の３端子負性抵抗素子のゲート
   に接続し、前記第２のノードを第３の３端子負性抵抗素
   子のゲートに接続し、前記第２及び第３の３端子負性抵
   抗素子を電源間に直列接続すると共にその極性を異なら
   せ、その共通接続点を出力端子としたことを特徴とする
   ＮＲＺ型の電圧比較回路。
3. 【請求項３】請求項２において、 前記第１のノードと前記第２の３端子負性抵抗素子のゲ
   ートとの間、又は前記第２のノードと前記第３の３端子
   負性抵抗素子のゲートとの間に反転回路を接続し、且つ
   前記第２，第３の３端子負性抵抗素子を同一極性のもの
   にしたことを特徴とするＮＲＺ型の電圧比較回路。
4. 【請求項４】第１の２端子負性抵抗素子とゲート電圧に
   よって電圧電流特性を変調可能な第１の３端子負性抵抗
   素子の間に第１のトランジスタを接続してこれら３者を
   電源間に直列接続し、前記第１のトランジスタのゲート
   又はベースをクロック入力端子とし、前記第１の３端子
   負性抵抗素子のゲートを信号入力端子とし、 第２の２端子負性抵抗素子とゲート電圧によって電圧電
   流特性を変調可能な第２の３端子負性抵抗素子の間に第
   ２のトランジスタを接続してこれら３者を電源間に直列
   接続し、前記第２のトランジスタのゲート又はベースを
   前記第１のトランジスタと前記第１の２端子負性抵抗素
   子の共通接続点に接続し、前記第２の３端子負性抵抗素
   子のゲートを前記第１のトランジスタと前記第１の３端
   子負性抵抗素子の共通接続点に接続し、 前記第２のトランジスタと前記第２の２端子負性抵抗素
   子との共通接続点から出力を取り出すことを特徴とする
   ＮＲＺ型の電圧比較回路。
5. 【請求項５】第１の２端子負性抵抗素子と第２の２端子
   負性抵抗素子の間に第１のトランジスタを接続してこれ
   ら３者を電源間に直列接続し、前記第２の２端子負性抵
   抗素子の両端に第２のトランジスタを接続してなり、 前記第１のトランジスタのゲート又はベースをクロック
   入力端子とし、前記第２のトランジスタのゲート又はベ
   ースを信号入力端子としたことを特徴とするＲＺ型の電
   圧比較回路。
6. 【請求項６】請求項５において、 前記第１の２端子負性抵抗素子と前記第２の２端子負性
   抵抗素子を、各々複数個を直列接続した２端子負性抵抗
   素子直列回路に置換したことを特徴とするＲＺ型の電圧
   比較回路。